KR20010008431A - 반도체장치의 커패시터 제조방법 - Google Patents

반도체장치의 커패시터 제조방법 Download PDF

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Abstract

고유전체 Ta2O5막으로 이루어진 반도체장치의 커패시터 제조방법에 대해 개시되어 있다. 이 방법은 반도체 소자를 구비한 반도체기판 상부에 소자간 절연을 위한 층간절연막의 콘택홀을 통해서 반도체 소자와 접하며 도전층으로 이루어진 하부전극을 형성하는 단계와, 하부전극 상부면에 Ta2O5박막을 형성하는 단계와, Ta2O5박막 상부면에 금속유기화학기상증착법으로 TaN막을 증착하여 제 1상부전극을 형성하는 단계와, 제 1상부전극 상부면에 도전층으로 이루어진 제 2상부전극을 형성하는 단계를 포함하여 이루어진다. 따라서, 본 발명의 TaN으로 이루어진 제 1상부전극에 의해 Ta2O5박막과 상부전극의 계면에서 유전체의 열역학상 확산이 방지되어 높은 커패시턴스를 확보할 수 있다.

Description

반도체장치의 커패시터 제조방법
본 발명은 반도체 장치의 커패시터 제조방법에 관한 것으로서, 특히 커패시터의 유전막을 Ta2O5로 형성할 경우 이 막에 대한 상부 전극과의 계면 안정성을 도모할 수 있도록 TaN막을 추가 형성한 고신뢰성 반도체장치의 커패시터 제조방법에 관한 것이다.
현재 반도체 소자의 고집적화를 달성하기 위하여 셀 면적의 감소 및 동작 전압의 저전압화에 관한 연구/개발이 활발하게 진행되고 있다. 더구나 반도체 소자의 고집적화가 이루어질수록 커패시터의 면적이 급격하게 감소되지만 기억소자의 동작에 필요한 전하 즉, 단위 면적에 확보되는 커패시턴스는 증가되어야만 한다.
커패시터의 충분한 유전 용량을 확보하기 위해서는 유전막의 박막화, 유효 표면적의 증대 등의 구조적인 연구와 기존 실리콘 산화막으로 사용하던 유전막을 NO(Nitride-Oxide) 구조 또는 ONO(Oxide-Nitride-Oxide)구조라든지 Ta2O5또는 BST(BaSrTiO3) 등으로 대체하려는 재료적인 연구가 진행되고 있다. 더욱이 최근에는 향후 256MD 이상의 디바이스에 적용할 수 있도록 정전용량 확보에 어려움이 있는 NO, ONO의 저유전막보다는 높은 커패시턴스(유전상수=20∼25)를 확보할 수 있는 Ta2O5의 고유전막을 더 많이 사용하고 있다.
대개 Ta2O5의 금속유기화학기상증착법(Metal Organic Chemical Vapor Deposition)에 의해 저온에서 비정질상태로 증착이 이루어지기 때문에, 기존의 후속 열처리방법인 BPSG(Boro Phospho Silicate Glass) 플로우(700∼850℃에서 10분간 실시)와 장벽 금속 어닐링(barrier mental annealing)(600℃, 10분간 실시) 공정을 통해 Ta2O5내의 산소와 Ta의 상하부로의 확산이 일어남으로써 계면에서 새로운 상이 형성되어 커패시턴스의 감소가 발생하고, 결국 Ta2O5박막내에는 공공(Void)이 발생하게 되어 이를 통한 누설전류의 전도가 급격하게 이루어지게 된다.
더욱이 상부전극이 TiN로 이루어져 있을 경우 도 1에 도시된 Gibbs 자유에너지 반응("열화학적 데이터물질")에 따라 687K(414℃)이상의 온도에서는 5TiN+2Ta2O5→5TiO2+4TaN+ N2로 반응하여 TiO2의 발생을 야기시켜 Ta2O5의 열화가 일어날 수 있다. 즉, 유전체막과 상부전극 계면에 형성되는 TiO2라는 유전물질은 Ta2O5와 직렬 커패시터를 형성함으로써 전체 커패시턴스를 감소시키며 또한 TiO2가 자체적으로 갖고 있는 높은 누설 특성에 의해 전체 유전체의 누설 전류의 증가를 초래한다.
그리고, TiN 상부전극의 형성방법은 TiCl4와 NH3소스를 사용하기 때문에 TiCl4의 분해를 위해서는 600℃ 이상의 고온이 필요하며 실제 증착공정은 박막내의 Cl 농도를 조절하기 위해서 이보다 더 높은 온도에서 이루어지고 있다. 이와 같은 고온 공정은 Ta2O5막과 하부전극 사이에서 원자들의 상호 확산을 야기시킬 수 있고, 또 반응성이 큰 NH3가스를 사용함으로써 챔버내 기체상에서 반응이 활성화되어 파티클이 다량 발생하여 막의 균일도가 약해서 결국 커패시터의 신뢰성을 저하시키는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 커패시터 제조 공정시 유전물질을 Ta2O5로 사용할 경우 그 유전체막 위에 금속유기화학기상증착공정으로 TaN을 얇게 형성함으로써 이 막에 의해 Ta2O5박막과 상부전극의 계면에서 유전체내의 원자들의 열역학상 확산이 방지되어 높은 커패시턴스와 커패시터의 신뢰성을 향상시킬 수 있는 반도체장치의 커패시터 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체기판의 활성영역과 접촉하는 하부 전극과 그 위의 상부전극 및 상기 전극들에 내재된 고유전체 Ta2O5박막으로 이루어진 커패시터의 제조 공정에 있어서, 반도체 소자를 구비한 반도체기판 상부에 소자간 절연을 위한 층간절연막의 콘택홀을 통해서 반도체 소자와 접하며 도전층으로 이루어진 하부전극을 형성하는 단계와, 하부전극 상부면에 Ta2O5박막을 형성하는 단계와, Ta2O5박막 상부면에 금속유기화학기상증착법으로 TaN막을 증착하여 제 1상부전극을 형성하는 단계와, 제 1상부전극 상부면에 도전층으로 이루어진 제 2상부전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
본 발명의 원리에 따르면, 고유전체 TiO2막과 제 2상부전극 사이에 금속유기물의 형태인 PDEAT(Pentakis Di Ethy Amido Tantalum, Ta(N(C2H5)2)5) 내지 PDMAT(Pentakis Di Methyl Amido Tantalum, Ta(N(CH3)2)5)을 사용한다. 액체상태인 근원물을 챔버내로 운반하는 가스로는 N2, Ar, He를 사용하며 이때 증착공정시 압력은 10mTorr∼ 10Torr이며 증착온도는 300∼450℃로 하는 것이 바람직하다.
이에 따라 금속유기물인 PDEAT와 PDMAT는 그 물질 내부가 결합력이 약한 카본으로 연결되어 있으므로 400℃이하의 저온에서 근원물질이 분해되면서 증착이 이루어진다. 이러한 특성은 기존의 상부전극인 TiN의 근원물질인 TiCl4의 분해가 600℃이상의 고온에서 이루어지는 것에 비해 장점으로 작용한다. 즉, 600℃이상의 고온은 Ta2O5박막내에 불완전한 상태로 결합되어 있던 산소원자들이 하부전극으로 확산되는데 충분한 활성에너지를 공급하기 때문이다.
금속유기물 PDEAT 와 PDMAT를 사용한 저온 증착의 또 다른 장점은 공정이 저온에서 진행됨에 따라 기체상태의 반응이 억제되고 표면에서의 반응이 활성화되어 계단도포성이 향상되며, 박막의 균일도를 높일 수 있다는 점이다. 즉, 기존의 TiN막의 증착시에 반응성이 강한 NH3가스를 사용함으로써 발생하였던, 기체상태의 반응과 그 부산물 형성이 억제되기 때문에 파티클 발생을 방지할 수 있다.
또한, 본 발명은 TaN을 증착하여 제 1상부전극을 형성한 후에 N2와 H2의 혼합기체를 사용한 플라즈마처리를 실시하여 박막의 조밀화를 이루며 동시에 불순물을 제거한다.
도 1은 Ta2O5의 화학반응을 Gibbs 자유에너지 반응과 온도와의 관계에 따라 나타낸 도면,
도 2 내지 도 7은 본 발명에 따른 반도체장치의 커패시터 제조공정을 순서적으로 나타낸 수직 단면도들.
*도면의 주요 부분에 대한 부호의 설명*
10: 실리콘기판
20: 층간절연막
22: 사이드웰 스페이서
30: 하부 전극
32: 실리콘질화막
34: Ta2O5박막
36: 제 1상부전극
38: 제 2상부전극
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2 내지 도 7은 본 발명에 따른 반도체장치의 커패시터 제조공정을 순서적으로 나타낸 수직 단면도들로서, 이를 참조하면 본 발명의 커패시터 제조방법은 다음과 같다.
우선, 도 2에 도시된 바와 같이 반도체기판으로서 실리콘기판(10)의 활성 영역 상부면에 게이트 전극, 소스/드레인을 갖는 반도체소자(도시하지 않음)를 형성하고, 그 기판(10) 전면에 USG(Undoped Silicate Glass), BPSG(Boro Phospho Silicate Glass) 및 SiON 중에서 선택한 물질을 증착하고 화학적기계적연마(Chemical Mechanical Polishing) 공정을 실시하여 층간절연막(20)을 형성한다. 기판(10)의 활성영역 즉, 드레인 영역과 접촉하는 커패시터의 단면적을 확보하기 위하여 사진 및 식각 공정으로 상기 층간절연막(20)을 선택 식각하여 콘택홀(도시하지 않음)을 형성하고, 콘택홀 내측벽에 절연물질로된 사이드웰 스페이서(22)를 형성한다. 그 다음 사이드웰 스페이서(22)가 형성된 콘택홀내에 실리더 구조의 하부 전극의 제조공정을 실시하는데, 평면적을 늘리기 위하여 상부면이 HSG(Hemi Sperical Grain) 형태를 갖는 하부전극을 형성한다. 이에 비정질의 도핑 실리콘으로 상기 콘택홀을 갖는 층간절연막(20) 전면에 매립하도록 증착하고 식각 공정을 이용하여 실리콘층을 실리더 구조 형태로 패터닝한 후에 결정화 온도 이하 상태에서 전극의 상부면에 비정질 상태의 시드(seed)를 반구형 요철형태로 성장시켜서 HSG 구조의 하부전극(30)을 형성한다. 그리고 나서, 상기 하부전극(30)에 충분한 P(phosphorus)를 공급하기 위하여 PH3처리를 실시해준다.
이어서 도 3에 나타난 바와 같이, Ta2O5박막 증착과 후속 열처리시 하부전극의 산화를 방지하기 위해 반응챔버를 상압, NH3분위기 조건에서 800℃, 60초동안 급속 열처리공정(rapid thermal process)을 실시하여 하부전극(30) 상부면에 얇은 실리콘질화막(Si3N4)(32)을 증착한다.
그 다음 도 4에 나타난 바와 같이 고유전물질인 Ta(OC2H5)5와 O2가스를 이용한 금속유기화학기상증착법(metal oxidation chemical vapor deposition)으로 상기 실리콘질화막(32)위에 100∼200Å의 두께를 갖는 Ta2O5박막(34)을 형성한다. 그 다음, Ta2O5박막(34)의 막질강화와 Ta2O5박막(34)내 산소 공간, 카본 계열의 불순물 제거를 위하여 후처리를 실시한다. 이때, 후처리 공정은 저온 O2내지 N2O 플라즈마 처리, 고온의 O2내지 N2O 열처리, UV(Ultra Violet)-O3중에서 어느 하나 내지 둘 이상을 선택하여 실시하도록 한다.
그 다음 도 5에 도시된 바와 같이, 후처리된 Ta2O5박막(34)위에 금속유기화학기상증착법으로 TaN막을 100∼200Å의 두께로 증착하여 제 1상부전극(36)을 형성한다. 이때, TaN의 소스로서 금속유기물인 PDEAT와 PDMAT를 사용하며 액체상태인 근원물을 챔버내로 운반하는 가스로는 N2, Ar, He를 사용하며, 이때 증착공정시 압력은 10mTorr∼ 10Torr이며 또한, 증착온도는 300∼450℃의 표면반응 지배영역(surface reaction controlled region)으로 제한한다.
그 다음 도 6에 도시된 바와 같이, 제 1상부전극(36)의 막을 조밀화시키고 불순물 제거를 위해 N2와 H2의 혼합기체를 사용한 RF 플라즈마처리를 실시한다. 이때, N2플라즈마 처리는 박막의 조밀화를 이루고 H2플라즈마 처리는 박막내 잔존해 있는 카본을 제거한다. 이러한 플라즈마 처리방법은 증착이 이루어진 챔버내에서 인-시튜(in-situ)로 실시하거나 멀티 챔버 시스템을 구성하여 다중 그리드(grid)를 이용한 이온 가속법으로 반응성을 높이거나 또는 플라즈마 처리를 전용 장비로 사용하는 이엑스-시튜(ex-situ) 방법 중에서 어느 하나로 실시한다.
계속해서, 도 7에 도시된 바와 같이, 플라즈마 처리된 제 1상부전극(36') 상부면에 도전층으로서 불순물이 도핑된 다결정실리콘을 증착하고 식각공정으로 이를 패터닝하여 제 2상부전극(38)을 형성한다. 이때, 제 2상부전극(38)의 두께는 1000∼1500Å으로 한다.
상기한 바와 같이 본 발명에 따르면, 고유전체 Ta2O5박막위에 금속유기물의 형태인 PDEAT내지 PDMAT을 소스로 하여 400℃이하의 저온에서 TaN을 증착하고 그 위에 저온플라즈마처리를 함으로써, 기존의 TiN 상부전극 증착과정에서 하부에 적층된 막들이 받게 되는 열적 손상을 방지할 수 있을 뿐만 아니라 Ta2O5박막과 하부전극의 폴리실리콘 계면사이에서 확산을 막아서 전체 커패시턴스를 유지할 수 있다.
종래에는 TiCl4와 NH3를 이용한 화학기상증착법으로 TiN의 상부전극을 형성한데 반하여 본 발명에서는 금속유기화학기상TaN으로 상부전극을 형성함으로써 종래 공정보다 본 발명에 의한 상부전극이 Ta2O5박막과의 계면 안정성이 더 우수하여 계면 반응이 최소화되어 상대적으로 높은 커패시턴스를 확보할 수 있는 효과가 있다.
즉, 종래 TiN 증착 공정시 반응성이 강한 NH3가스에 의해 기체상태의 반응이 활발히 이루어져서 파티클이 발생하였지만 본 발명에서는 TaN 증착이 저온에서 이루어짐에 따라 기체상태의 반응이 억제되고 표면에서의 반응이 활성화되어 계단도포성이 향상되며, 박막의 균일도를 높일 수 있다.
또한, 본 발명은 Ta2O5박막과 실리콘 사이의 확산 방지막으로도 효용성이 있기 때문에 현재 하부전극의 산화방지를 위해 사용되는 실리콘질화박막의 역할을 대신할 수 있어 이 질화박막의 대체 효과도 있다.

Claims (7)

  1. 반도체기판의 활성영역과 접촉하는 하부 전극과 그 위의 상부전극 및 상기 전극들에 내재된 고유전체 Ta2O5박막으로 이루어진 커패시터의 제조 공정에 있어서,
    반도체 소자를 구비한 반도체기판 상부에 소자간 절연을 위한 층간절연막의 콘택홀을 통해서 반도체 소자와 접하며 도전층으로 이루어진 하부전극을 형성하는 단계;
    상기 하부전극 상부면에 Ta2O5박막을 형성하는 단계;
    상기 Ta2O5박막 상부면에 금속유기화학기상증착법으로 TaN막을 증착하여 제 1상부전극을 형성하는 단계; 및
    상기 제 1상부전극 상부면에 도전층으로 이루어진 제 2상부전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  2. 제 1항에 있어서, 상기 제 1상부전극의 형성을 위한 TaN의 소스물질은 PDEAT 내지 PDMAT를 사용하며 그 두께는 200∼500Å으로 하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  3. 제 2항에 있어서, 상기 TaN의 소스물질을 50∼200℃로 유지하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  4. 제 1항에 있어서, 상기 제 1상부전극의 형성을 위한 TaN의 증착공정시 운반가스는 N2, Ar, He이며, 증착압력은 10mTorr∼ 10Torr이며 증착온도는 300∼450℃로 하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  5. 제 1항에 있어서, 상기 Ta2O5박막 형성과 제 1상부전극을 형성하는 단계는 멀티 챔버시스템에서 인-시튜로 실시하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  6. 제 1항에 있어서, 상기 제 1상부전극을 형성한 후에 N2와 H2의 혼합기체를 사용한 플라즈마처리를 실시하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  7. 제 1항에 있어서, 상기 제 2상부전극은 불순물이 도핑된 다결정실리콘막으로 이루어지며 그 두께는 1000∼1500Å으로 하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
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