KR20010007554A - 메모리 장치 및 커플링 노이즈 제거 장치 - Google Patents

메모리 장치 및 커플링 노이즈 제거 장치 Download PDF

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Abstract

본 발명은 오기입이 생기지 않는 신뢰성이 높은 메모리 장치를 얻는 것을 목적으로 한다.
메모리 셀을 복수 배열하여 이루어지는 메모리 장치에서, 판독 워드선 rdwordO과 기입 워드선 wrwordO이 인접하여 배선되어 있는 경우, 기입 워드선 wrword0에 풀다운 트랜지스터(21, 22)를 접속한다. 메모리 셀로부터의 데이터의 판독 기간, 데이터의 판독 워드선 rdword0이 하이 레벨로 되면, 풀다운 트랜지스터(21, 22)가 온으로 되고, 기입 워드선 wdwordO이 로우 레벨로 고정된다. 이 때문에, 판독 워드선 rdwordO이 하이 레벨로 될 때, 기입 워드선 wdwordO에는 미소한 커플링 전압밖에 발생하지 않고, 메모리 셀의 기입용의 트랜스퍼 게이트(1)의 임계치 전압 이하이기 때문에, 이 트랜스퍼 게이트가 온하지 않게 되어, 오기입이 생기지 않는다.

Description

메모리 장치 및 커플링 노이즈 제거 장치{MEMORY DEVICE AND A DEVICE FOR ERASING COUPLING NOISE}
본 발명은 판독 워드선과 기입 워드선이 인접하여 배선되어 있는 메모리 장치에 관한 것으로, 특히 상기 양 워드선의 커플링 노이즈를 제거하는 커플링 노이즈 제거 장치에 관한 것이다.
종래 이러한 종류의 메모리 장치로는 레지스터 파일 등과 같이 기입 포트(write port)와 판독 포트(read port)가 분리되어 있는 다(多) 포트 메모리가 있다.
도 6은 기입 포트와 판독 포트가 분리되어 있는 3 read/2 write의 메모리 셀의 구성예를 나타내는 회로도이다. 메모리 셀은 기입 데이터를 입력하는 트랜스퍼 게이트(1, 2), 데이터를 기억하는 인버터(3l, 32)로 이루어지는 기억 소자(3), 및 이 기억 소자(3)로부터 데이터를 판독하기 위한 NMOS 트랜지스터(4∼9)로 이루어져 있다.
도 7은 도 6에 도시한 메모리 셀을 포함하는 레지스터 파일의 블록 다이아그램을 나타내는 도면이다. 레지스터 파일은 32 entry/32 bit이고, 메모리 셀(100)의 어드레스를 발생하는 어드레스 레지스터(12), 메모리 셀(100)로부터의 판독 데이터를 보유하는 판독 보유 회로(l3), 및 메모리 셀(100)에의 기입 데이터를 보유하는 기입 데이터 보유 회로(14)를 포함하고 있다.
상술한 레지스터 파일의 동작에 대해 도 8의 타이밍 차트를 참조하여 설명한다. 클럭 clock에 동기하여 동작하고, 클럭 clock의 "하이 레벨"로 판독하고 (read), "로우 레벨"로 기입(write)이 행해진다.
클럭 clock이 로우 레벨일 때, 도 7의 기록 어드레스 wr0＜4:0＞으로 지정되는 기입 워드선 wrword0이 하이 레벨로 되고, 도 6의 트랜스퍼 게이트(1)가 온이 된다. 이에 따라, 기입 비트선 wrdata0의 데이터(1 또는 0)가 트랜스퍼 게이트(1)를 통과하여 기억 소자(3)에 기억된다.
클럭 clock이 로우 레벨일 때, 판독 어드레스의 rd0＜4:0＞으로 지정되는 판독 워드선 rdword0이 하이 레벨로 되고, NMOS 트랜지스터(4)가 온된다. 이에 따라, NMOS 트랜지스터(5)를 통해 기억 소자(3)에 기억되어 있는 데이터(1 또는 0)가 판독 비트선 rddata0을 통해서 판독된다.
그런데, 도 6에 도시한 종래의 메모리 셀의 패턴에서는 판독 워드선 rdword0과 기입 워드선 wrword0은 도 9에 도시한 바와 같이 반드시 인접한다. 도 9는 32 word×32 bit로 구성된 메모리 셀 어레이의 1 word분을 나타낸다. 이러한 경우에, 도 1O에 도시한 바와 같이 판독 워드선 rdwordO이 상승하면, 판독 워드선 rdwordO과 기입 워드선 wrwordO의 배선간의 커플링 용량(Cc)의 영향에 의해, 기입 워드선 wrwordO도 일순 상승하게 된다. 통상적으로, 기입 wrwordO은 스태틱이므로, 일순 상승하였다고 해도 시간의 경과와 함께 "로우 레벨"로 고정된다.
그런데, 최근 디바이스의 고속화, 저전압화의 영향으로 인해 임계치 전압(Vth)은 기술의 진보와 함께 저하하고 있다. 또한, LSI (디바이스의 미세화)에 의해, 배선 간격도 축소의 일로를 걷고 있다. 따라서, 상기한 바와 같이, 기입 워드선 wrwordO의 일순 상승한 전압이 기입용의 트랜스퍼 게이트(1)의 NMOS 임계치 전압(Vth)을 초과하면, 기입 비트선 wrdata0의 데이터(0)가 메모리 셀(100)의 기억 소자(3)에 도 10의 (a)에 도시한 바와 같이 기입되는 오기입이 발생하게 된다.
이상의 오동작의 메카니즘을 수치를 사용하여 더욱 상세히 설명한다. 기입 워드선 wrwordO에 따른 용량의 종류로서는,
(1-1) 판독 워드선 rdwordO과 기입 워드선 wrword0의 배선간 커플링 용량(Cc1)
(l-2) wrword1과 wrword0의 배선간 커플링 용량(Cc2)
(2) 기입 워드선 wrword0과 기판(substrate) 사이의 용량(Cs)
(3) 기입 워드선 wrword0에 접속되는 트랜지스터의 게이트 용량(Cg)
의 3 종류가 있다.
여기서는, (3)의 게이트 용량은 계산을 간단히 하기 위해 무시하도록 하고, (1), (2)의 용량에 대해서만 검토한다. 최근, LSI 등의 미세화가 진행함에 따라, 커플링 용량 Cc와 기판 용량 Cs 사이의 용량은 거의 일대일의 비율로 되어 있다.
워드선의 배선 간격은 일반적으로 최소 스페이스로 배선하기 때문에, 상기 Cc1과 Cc2는 동일 값으로 된다.
그래서, Cc=Cs, Cc1=Cc2로 하면, 상기한 커플링에 의해, 기입 워드선 wrwordO이 끌어올려지는 커플링 전압은 커플링 전압=(Cc/(Cc+Cs))·Vdd= Vdd/2로 된다. Vdd= 2.0V로 하면, 커플링 전압=1.0V로 된다.
또한, 워드선의 배선 저항을 R[Ω]으로 하면, 기입 워드선은 wrword0은 판독 워드선 rdword0의 상승 시간 {(2·Cc+Cs)·R}으로, 커플링 전압(1.0V)까지 상승한다.
그 후, 기입 워드선은 wrword0은 (2·Cc+ Cs) ·R 시간을 곱하여 하강하기 때문에, 기입 워드선 wrwordO의 파형은 도 11과 같이 된다.
기입용의 트랜스퍼 게이트(l)의 NMOS 임계치 전압(Vth)을 0.4V로 하면, 커플링 전압=1.0V＞트랜스퍼 게이트의 NMOS 임계치 전압(Vth) 0.4V로 되고, 트랜스퍼 게이트(1)의 NMOS 트랜지스터는가 온하여 오기입이 발생하게 된다.
상술 바와 같은 커플링 전압은 이하에 후술할 바와 같은 경우에도 발생한다. 도 12에 도시한 바와 같이 기입 워드선 wrwordO이 하이 레벨이 될 때에, 판독 워드선 rdword0에 커플링 전압이 발생하고, 이에 따라, NMOS 트랜지스터(4)가 판독 타이밍이 아닌데도 온하게 되고, 기억 소자(3)로부터 데이터가 판독되고, 그 때의 회로의 상태에 의해서는 오판독이 발생한다고 하는 문제도 내포하고 있다.
본 발명은 상술와 같은 종래의 과제를 해결하기 위해 이루어진 것으로, 그 목적은 오기입과 오판독이 생기지 않는 신뢰성이 높은 메모리 장치 및 오기입과 오판독이 생기지 않도록 워드선 사이의 커플링 전압을 제거할 수 있는 커플링 노이즈 제거 장치를 제공하는 것이다.
상기 목적을 달성하기 위해 청구항1에서의 발명의 특징은, 메모리 장치에 있어서, 제1 제어 신호를 전송하는 제1 신호선; 상기 제1 신호선에 인접하여 배선되고, 또한 상기 제1 제어 신호와 동시에는 발생하지 않는 제2 제어 신호를 전송하는 제2 신호선; 및 상기 제2 신호선에 일정 전위를 접촉 분리하고, 상기 제1 제어 신호로 온 오프하는 적어도 1개 이상의 스위치 소자를 포함하는 것이다.
청구항2에서의 발명의 특징은, 상기 제1 신호선에 일정 전위를 접촉 분리하고, 상기 제2 제어 신호로 온 오프하는 적어도 1개 이상의 다른 스위치 소자를 포함하는 것이다.
청구항3의 발명의 상기 제1 제어 신호는 상기 메모리 장치의 기억 소자로부터 데이터를 판독하는 판독 제어 신호이며, 상기 제2 제어 신호는 상기 메모리 장치의 기억 소자에 데이터를 기입하는 기입 제어 신호이다.
청구항4의 발명의 상기 스위치 소자는 MOSFET의 풀다운 트랜지스터이다.
청구항5의 발명의 특징은, 제1 제어 신호를 전송하는 제1 신호선; 상기 제1 신호선에 인접하여 배선되고, 또한 상기 제1 제어 신호와 동시에는 발생하지 않는 제2 제어 신호를 전송하는 제2 신호선; 및 상기 제2 신호선에 일정 전위를 접촉 분리하고, 상기 제1 제어 신호로 온 오프하는 스위치 소자를 포함하는 것이다.
도 1은 본 발명의 메모리 장치의 제1 실시예를 나타내는 회로도.
도 2는 도 1에 도시한 메모리 셀 어레이의 상세예를 나타내는 회로도.
도 3은 도 1에 도시한 판독 워드선과 기입 워드선 사이의 커플링 전압을 설명하는 파형도.
도 4는 본 발명의 메모리 장치의 제2 실시예에 있어서의 /워드분의 메모리 셀 어레이의 개략도.
도 5는 본 발명의 메모리 장치의 제3 실시예에 있어서의 /워드분의 메모리 셀 어레이의 개략도.
도 6은 종래의 메모리 셀의 구성예를 나타내는 회로도.
도 7은 도 6에 도시한 메모리 셀을 포함하는 레지스터 파일의 블록 다이아그램을 나타내는 도면.
도 8은 종래의 레지스터 파일의 동작을 나타내는 타이밍차트.
도 9는 종래의 메모리 장치의 주요부를 나타내는 워드분의 메모리 셀 어레이의 개략도.
도 10은 도 9에 도시한 주요부에 있어서의 판독 워드선과 기입 워드선 사이의 커플링 전압에 의한 오기입을 설명하는 파형도.
도 11은 종래의 기록 워드선에 유기되는 커플링 전압의 상세예를 나타내는 형도.
도 12는 종래의 메모리에 있어서의 데이터 기입 시의 오판독을 설명하는 파형도.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 2 : 트랜스퍼 게이트
3 : 기억 소자
4, 5, 6, 7, 8, 9 : NMOS 트랜지스터
10, 11, 31, 32 : 인버터
21, 22, 41, 51, 52 : 풀다운 트랜지스터
100 : 메모리 셀
이하, 본 발명의 실시예를 도면에 기초하여 설명한다. 도 1은 본 발명의 메모리 장치의 제1 실시예를 나타낸 회로도이다. 단, 종래예와 동일 부분에는 동일 부호를 붙여 설명한다. 메모리 장치는 복수의 메모리 셀(100)을 어레이형으로 배열하여 구성되어 있다. 본 예에서는 32×32의 셀이 어레이형으로 배열되어 있다. 판독 워드선 rdword와 기입 워드선 wrwordO이 인접하여 배선되고, 기입 워드선 wrword0의 16 비트째와 32 비트째에 풀다운 트랜지스터(NMOS 트랜지스터: 21, 22)가 접속되어 있다. 또한, 풀다운 트랜지스터(2l, 22)는 커플링 노이즈 제거 장치를 포함하고 있다.
도 2는 도 1에 도시한 메모리 셀의 구성예를 나타내는 회로도이다. 메모리 셀은 기입 데이터를 입력하는 트랜스퍼 게이트(1, 2), 데이터를 기억하는 인버터(31, 32)로 이루어지는 기억 소자(3), 및 기억 소자(3)로부터 데이터를 판독하기 위한 NMOS 트랜지스터(4∼9)로 이루어져 있다.
다음에 본 실시예의 동작에 대해 도 3의 타이밍차트를 참조하여 설명한다. 클럭 c1ock이 하이 레벨일 때, 예를 들면 판독 워드선 rdword0이 하이 레벨이 되면, NMOS 트랜지스터(4)가 온되고, 기억 소자(3)에 기억되어 있는 데이터가 판독 비트선 rddataO을 통해서 판독된다.
여기서, 상기한 바와 같이 판독 워드선 rdwordO이 하이 레벨이 되면, 풀다운 트랜지스터(21, 22)가 온하여, 기입 워드선 wdwordO이 로우 레벨로 고정된다. 이 때문에, 판독 워드선 rdwordO이 하이 레벨이 될 때, 기입 워드선 wdwordO에는 미소한 커플링 전압밖에 발생하지 않아 오기입이 생기지 않는다.
여기서, 상기한 커플링 전압의 발생 동작을 더욱 상세히 설명한다. 워드선 rdword0의 l6 비트째와 32 비트째에 각각 풀다운 트랜지스터(21, 22)를 부가함으로써, 기입 wrword0의 하강 시간은, 판독 워드선 rdwordO과 기입 워드선 wrwordO의 배선간 커플링 용량을 Cc로 하고, 기입 워드선 wrwordO과 기판 사이의 용량을 Cs로 하여, Cc=Cs=C로 한다. 16b 비트째와 31 비트째에 풀다운 트랜지스터를 부가하고 있으므로, 0 비트째와 15 비트째의 중간 및 l6 비트째와 31비트째의 중간이 커플링 노이즈가 가장 커지기 때문에, 기입 워드선 wrwordO에 유기한 전압(커플링 노이즈)는 이하와 같이 나타낸다.
(2·Cc+ Cs)/4)·(R/4)= 3CR/16
즉, 기입 워드선 wrword0에 유기하는 전압은 3CR/16의 시간으로 하강하기 때문에, 기입 wrword0의 커플링 전압은 0.06V 정도가 된다. 이것은, 기입용의 트랜스퍼 게이트(1)의 NMOS 임계치 전압(Vth) 0.4V보다도 충분히 작기 때문에, 기입용의 트랜스퍼 게이트(1)의 NMOS 트랜지스터는 온하지 않기 때문에, 오기입은 발생되지 않는다.
본 실시예에 따르면, 판독 워드선 rdwordO에 인접하는 기입 워드선 wrword0에 풀다운 트랜지스터(21, 22)를 접속함으로써, 데이터의 판독 시에 오기입이 생기는 것을 방지할 수가 있어 메모리의 신뢰성을 향상시킬 수 있다. 또한, 상기 효과는 풀다운 트랜지스터(21, 22)를 2개 추가하는 것만으로 얻어지고, 레지스터 파일의 사이즈에도 거의 영향이 없기 때문에 메모리의 신뢰성을 높이기 위한 매우 유효한 대책이다.
도 4는 본 발명의 메모리 장치의 제2 실시예를 나타내는 회로도이다. 단, 도 1에 도시한 제1 실시예와 동일 부분에는 동일 부호를 붙여 설명한다. 본 예는 판독 워드선 rdwordO에 인접하는 기입 워드선 wrwordO의 32 비트째에 1개의 풀다운 트랜지스터(NMOS 트랜지스터: 41)가 접속되어 있다.
또한, 풀다운 트랜지스터(41)는 커플링 노이즈 제거 장치를 구성하고 있다.
이 경우에도, 메모리 셀(100)로부터 데이터를 판독할 때에, 판독 워드선 rdword0이 하이 레벨이 되면, 풀다운 트랜지스터(41)가 온으로 되고, 기입 워드선 wrwordO을 로우 레벨로 고정한다.
여기서, 32 비트째에 풀다운 트랜지스터(41)을 부가한 경우의 하강 시간은 판독 워드선 rdwordO과 기입 워드선 wrwordO의 배선간 커플링 용량을 Cc로 하고, 기입 워드선 wrwordO과 기판 사이의 용량을 Cs로 하고, Cc=Cs=C로 하면, 기입 워드선 wrwordO에 유기하는 전압(커플링 노이즈)은 이하와 같이 나타낸다.
(2·Cc+Cs)/2·(R/2)=3CR/4
따라서, 기입 워드선 wrword0의 커플링 전압은, 0.25V가 된다. 이것도, 기입용의 트랜스퍼 게이트의 NMOS 임계치 전압(Vth) 0.4V보다도 작기 때문에, 기입용의 트랜스퍼 게이트의 NMOS 트랜지스터는 온하지 않기 때문에, 오기입은 발생하지 않고, 제1 실시예와 마찬가지의 효과가 있다.
도 5는 본 발명의 메모리 장치의 제3 실시예를 나타내는 회로도이다. 단, 도 1에 도시한 제1 실시예와 동일 부분에는 동일 부호를 붙여 설명한다. 본 예는 판독 워드선 rdwordO에 인접하는 기입 워드선 wrwordO의 32 비트째에 1개의 풀다운 트랜지스터(NMOS 트랜지스터: 5l)가 접속되고, 또한, 판독 워드선 rdword0의 32 비트째에 다른 1개의 풀다운 트랜지스터(NMOS 트랜지스터: 52)가 접속되어 있다. 또한, 풀다운 트랜지스터(51, 52)는 커플링 노이즈 제거 장치를 구성하고 있다.
이 경우에도, 메모리 셀(100)로부터 데이터를 판독할 때, 판독 워드선 rdword0이 하이 레벨이 되면 풀다운 트랜지스터(5l)가 온으로 되어, 기입 워드선 wrwordO을 로우 레벨로 고정하고, 기입 워드선 wrwordO에 유기되는 커플링 전압은 미소 레벨이 되기 때문에, 오기입은 생기지 않는다.
또한, 메모리 셀(lOO)에 데이터를 기입할 때에, 기입 워드선 wrword0이 하이 레벨이 되면, 풀다운 트랜지스터(52)가 온으로 되어, 판독 워드선 rdwordO을 로우 레벨로 고정하고, 판독 워드선 rdwordO에 유기되는 커플링 전압은 미소 레벨이 되기 때문에, 오판독은 생기지 않는다.
본 실시예에 따르면, 판독 워드선 rdwordO과 기입 워드선 wrwordO이 인접하고 있더라도, 오기입과 오판독이 발생되지 않아 메모리의 신뢰성을 향상시킬 수 있다. .
또한, 상기 실시예에서 판독 워드선 rdwordO 또는 기입 워드선 wrword0에 접속한 풀다운 트랜지스터는 각각 3개 이상이어도, 마찬가지의 효과를 얻을 수 있다.
이상 상세히 설명한 바와 같이, 본 발명에 따르면 풀다운 트랜지스터를 1개혹은 2개 추가하는 것만으로 커플링 전압에 의한 오기입과 오판독을 방지할 수 있다.

Claims (5)

  1. 메모리 장치에 있어서,
    제1 제어 신호를 전송하는 제1 신호선;
    상기 제1 신호선에 인접하여 배선되고, 상기 제1 제어 신호와 동시에 발생하지 않은 제2 제어 신호를 전송하는 제2 신호선; 및
    상기 제2 신호선에 일정 전위를 접촉 분리하고, 상기 제1 제어 신호로 온 오프하는 적어도 1개 이상의 스위치 소자
    를 포함하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 신호선에 일정 전위를 접촉 분리하고, 상기 제2 제어 신호로 온 오프하는 적어도 1개 이상의 다른 스위치 소자를 포함하는 것을 특징으로 하는 메모리 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 제어 신호는 상기 메모리 장치의 기억 소자로부터 데이터를 판독하는 판독 제어 신호이고
    상기 제2 제어 신호는 상기 메모리 장치의 기억 소자에 데이터를 기입하는 기입 제어 신호인 것을 특징으로 하는 메모리 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 스위치 소자는 MOSFET의 풀다운 트랜지스터인 것을 특징으로 하는 메모리 장치.
  5. 커플링 노이즈 제거 장치에 있어서,
    제1 제어 신호를 전송하는 제1 신호선;
    상기 제1 신호선에 인접하여 배선되고, 상기 제1 제어 신호와 동시에 발생하지 않는 제2 제어 신호를 전송하는 제2 신호선; 및
    상기 제2 신호선에 일정 전위를 접촉 분리하고, 상기 제1 제어 신호로 온 오프하는 스위치 소자
    를 포함하는 것을 특징으로 하는 커플링 노이즈 제거 장치.
KR10-2000-0035896A 1999-06-29 2000-06-28 메모리 장치 및 커플링 노이즈 제거 장치 KR100369461B1 (ko)

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