KR20010003677A - 반도체 소자의 다층 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 다층 금속배선 형성방법에 관한 것으로, 본 발명의 다층 금속배선 형성방법은, 반도체 기판 상에 그의 소정 부분을 노출시키는 콘택홀을 갖는 절연막 패턴을 형성하는 단계; 상기 콘택홀 내에 금속막을 매립시켜, 하부 금속배선을 형성하는 단계; 상기 하부 금속배선 및 이에 인접된 절연막 패턴 부분 상에 패드 형태의 금속막 패턴을 형성하는 단계; 상기 결과물의 상부에 절연막을 증착하는 단계; 상기 금속막 패턴이 노출될 때까지, 상기 절연막의 상부면을 화학적기계연마 공정으로 연마하는 단계; 및 상기 금속막 패턴 및 절연막 상에 상기 금속막 패턴을 통하여 상기 하부 금속배선과 전기적으로 연결되는 상부 금속배선을 형성하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 다층 금속배선 형성방법{Method for forming multi layered metal interconnection of semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 하부 금속배선과 상부 금속배선간의 전기적 콘택을 안정적으로 수행할 수 있는 다층 금속배선 형성방법에 관한 것이다.
반도체 메모리 소자의 집적도가 증가함에 따라, 셀들은 스택(Stack) 구조화되고 있으며, 이에 따라, 각 셀들간의 전기적 연결을 위한 금속배선도 배선 설계를 용이하게 할 수 있는 다층 구조로 형성되고 있다. 이러한 다층 금속배선 구조는 배선 설계가 자유롭고, 배선저항 및 전류용량 등의 설정을 여유있게 할 수 있다는 잇점이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 다층 금속배선 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
우선, 도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 소정 금속막의 증착 및 패터닝 공정을 통해 하부 금속배선(2)을 형성하고, 상기 하부 금속배선(2) 상에 절연막(3)을 형성한다. 그런다음, 상기 절연막(3) 상에 그의 소정 부분을 노출시키는 감광막 패턴(4)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 감광막 패턴(4)을 마스크로 하는 식각 공정으로, 노출된 절연막(3) 부분을 식각하여 하부 금속배선(2)의 일부분을 노출시키는 콘택홀(5)을 형성한다.
다음으로, 도 1c에 도시된 바와 같이, 식각 마스크로 사용된 감광막 패턴을 제거한 상태에서, 절연막(3) 상에 콘택홀(5)이 완전히 매립될 정도의 충분한 두께로 금속막(6), 예컨데, 알루미늄 금속막 또는 구리 금속막을 증착한다.
그리고나서, 도 1d에 도시된 바와 같이, 금속막에 대한 연마 공정을 수행하여, 콘택홀(5) 내에만 매립되는 연결층(7)를 형성하고, 이어서, 상기 연결층(7) 및 이에 인접된 절연막(3) 부분 상에 소정 금속막의 증착 및 패터닝 공정을 통해 상부 금속배선(8)을 형성한다.
그러나, 상기와 같은 종래의 다층 금속배선 형성방법은 다음과 같은 문제점들이 있다.
첫째, 고집적화에 기인하여 소자 디자인 룰이 작아짐에 따라, 노광 공정상의 다층 금속배선간 오버레이 마진이 작아지는 문제점이 있다.
둘째, 콘택홀을 형성하기 위한 식각시에, 도 1b에 도시된 바와 같이, 하부 금속배선(2)의 표면 일부가 함께 식각(A)되기 때문에, 이러한 결함에 의해 소자 특성이 저하되는 문제점이 있다.
셋째, 알루미늄 금속막 또는 구리 금속막은 매립 특성이 양호하지 못하기 때문에, 도 1c에 도시된 바와 같이, 금속막(6)이 콘택홀(5) 내부를 완전히 매립시키기 못하게 되고, 이에 따라, 콘택홀(5)의 저면에서 보이드(B)를 발생되어, 이러한 보이드(B)에 의해 치명적인 소자 결함이 발생되는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 하부 금속배선과 상부 금속배선간의 전기적 콘택을 안정적으로 수행할 수 있는 다층 금속배선 형성방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 다층 금속배선 형성방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 다층 금속배선 형성방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 반도체 기판 12 : 절연막 패턴
13 : 하부 금속배선 14 : 금속막
14a : 금속막 패턴 15 : 감광막 패턴
16 : 절연막 17 : 상부 금속배선
상기와 같은 목적을 달성하기 위한 본 발명의 다층 금속배선 형성방법은, 반도체 기판 상에 그의 소정 부분을 노출시키는 콘택홀을 갖는 절연막 패턴을 형성하는 단계; 상기 콘택홀 내에 금속막을 매립시켜, 하부 금속배선을 형성하는 단계; 상기 하부 금속배선 및 이에 인접된 절연막 패턴 부분 상에 패드 형태의 금속막 패턴을 형성하는 단계; 상기 결과물의 상부에 절연막을 증착하는 단계; 상기 금속막 패턴이 노출될 때까지, 상기 절연막의 상부면을 화학적기계연마 공정으로 연마하는 단계; 및 상기 금속막 패턴 및 절연막 상에 상기 금속막 패턴을 통하여 상기 하부 금속배선과 전기적으로 연결되는 상부 금속배선을 형성하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 하부 금속배선과 상부 금속배선간을 전기적으로 콘택시키기 위한 연결층을 패드 금속막의 형태로 형성시키기 때문에, 노광 공정 마진을 향상시킬 수 있으며, 특히, 공정 불량이 발생되는 것을 방지할 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 다층 금속배선 형성방법을 설명하기 위한 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(11) 상에 공지된 다마신 (Damascene) 공정을 이용하여 그의 소정 부분, 예컨데, 하부 금속배선이 형성될 부분을 노출시키는 콘택홀(20)을 갖는 절연막 패턴(12)을 형성한다. 그런다음, 상기 결과물의 상부에 상기 콘택홀(20)이 완전히 매립될 정도의 두께로 소정 금속막, 예컨데, 텅스텐 금속막을 증착하고, 이어서, 절연막 패턴(12)이 노출될 때까지, 상기 금속막에 대한 화학적기계연마(Chemacal Mechanical Polishing) 공정을 수행하여, 하부 금속배선(13)을 형성한다. 여기서, 하부 금속배선(13)이 형성될 콘택홀(20)은 그 폭이 크기 때문에, 금속막의 매립이 안정적으로 이루어지며, 이에 따라, 보이드의 발생은 일어나지 않는다.
그 다음, 도 2b에 도시된 바와 같이, 상기 결과물 상에 소정 금속막(14), 예컨데, 알루미늄 금속막 또는 구리 금속막을 증착하고, 이어서, 도 2c에 도시된 바와 같이, 금속막(14) 상에 상기 금속막(14)을 패터닝하기 식각 마스크로서 사용될 감광막 패턴(15)을 형성한다. 여기서, 감광막 패턴(15)은 하부 금속배선(13) 보다는 큰 폭을 갖도록 형성한다.
다음으로, 도 2d에 도시된 바와 같이, 감광막 패턴을 마스크로 하는 식각 공정으로 금속막을 식각해서 하부 금속배선(13) 및 이에 인접된 절연막 패턴(12) 부분 상에 금속막 패턴(14a)을 형성한다. 그런다음, 감광막 패턴을 제거한 상태에서, 상기 결과물의 상부에 금속막 패턴(14a)을 덮을 수 있는 충분한 두께로 절연막(16)을 증착한다. 여기서, 금속막 패턴(14a)의 재질은 알루미늄 또는 구리 금속막이고, 하부 금속배선의 재질은 텅스텐 금속막이고, 이때, 알루미늄 또는 구리 금속막은 텅스텐 금속막에 비해 식각 선택비가 5배 이상 크기 때문에, 상기 금속막 패턴(14a)을 형성하기 위한 식각 공정시에 하부 금속배선(13)의 손상은 발생되지 않는다.
한편, 도시하지는 않았으나, 하부 금속배선(13)의 재질과 금속막 패턴(14a)의 재질간의 식각 선택비를 더욱 향상시키기 위하여, 상기 금속막 패턴(14a)을 형성하기 위한 금속막(14)의 증착 전에, 티타늄/티타늄질화막을 얇게 증착할 수도 있다.
그 다음, 도 2e에 도시된 바와 같이, 금속막 패턴(14a)이 노출되도록, 화학적기계연마 공정으로 절연막(16)의 상부면을 연마하고, 이어서, 상기 절연막(16) 및 금속막 패턴(14a) 상에 상기 금속막 패턴(14a)을 통하여 하부 금속배선(13)과 전기적으로 연결되는 상부 금속배선(17)을 형성한다.
상기와 같은 본 발명의 실시예에 따른 다층 금속배선 공정은 다음과 같은 잇점을 갖는다.
첫째, 하부 금속배선과 상부 금속배선을 전기적으로 연결시키는 금속막 패턴은 콘택홀을 이용하는 종래 기술과는 달리 패드 형태로 형성되기 때문에, 식각 공정에 의한 하부 금속배선의 손상이 발생되지 않는다.
둘째, 금속막 패턴은 하부 금속배선 및 상부 금속배선 보다는 큰 폭으로 형성하기 때문에, 노광 공정의 마진을 향상시킬 수 있다.
셋째, 미세 폭의 콘택홀에 금속막을 매립시키는 공정이 삭제되기 때문에, 보이드의 발생으로 인한 소자 특성의 저하를 방지할 수 있다.
이상에서와 같이, 본 발명은 하부 금속배선과 상부 금속배선간의 연결을 패드 형태로된 금속막 패턴으로 달성하기 때문에, 정렬 마진의 향상을 얻을 수 있으며, 또한, 하부 금속배선의 식각 손상을 방지할 수 있고, 아울러, 금속막의 매립 불량으로 보이드가 발생되는 것을 방지할 수 있기 때문에, 소자 특성의 향상을 얻을 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (5)

  1. 반도체 기판 상에 그의 소정 부분을 노출시키는 콘택홀을 갖는 절연막 패턴을 형성하는 단계;
    상기 콘택홀 내에 금속막을 매립시켜, 하부 금속배선을 형성하는 단계;
    상기 하부 금속배선 및 이에 인접된 절연막 패턴 부분 상에 패드 형태의 금속막 패턴을 형성하는 단계;
    상기 결과물의 상부에 절연막을 증착하는 단계;
    상기 금속막 패턴이 노출될 때까지, 상기 절연막의 상부면을 화학적기계연마 공정으로 연마하는 단계; 및
    상기 금속막 패턴 및 절연막 상에 상기 금속막 패턴을 통하여 상기 하부 금속배선과 전기적으로 연결되는 상부 금속배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성방법.
  2. 제 1 항에 있어서, 상기 하부 금속배선을 형성하는 단계는,
    상기 절연막 패턴 및 콘택홀 내에 상기 콘택홀이 완전히 매립될 정도의 두께로 금속막을 증착하는 단계; 및 상기 절연막 패턴이 노출될 때까지, 상기 금속막의 상부면을 화학적기계연마 공정으로 연마하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성방법.
  3. 제 1 항에 있어서, 상기 금속막 패턴을 형성하는 단계는,
    상기 하부 금속배선 및 절연막 패턴 상에 금속막을 증착하는 단계; 상기 금속막 상에 상기 하부 금속배선 보다 큰 폭을 갖는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각 마스크로해서, 상기 금속막을 식각하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성방법.
  4. 제 1 항에 있어서, 상기 하부 금속배선은 텅스텐 금속막으로 형성하고, 상기 금속막 패턴은 알루미늄 또는 구리 금속막으로 형성하는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성방법.
  5. 제 1 항에 있어서, 상기 하부 금속배선과 금속막 패턴 사이에 티타늄/티타늄질화막을 개재시키는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성방법.
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