KR20010003675A - 반도체 소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 전극 높이의 증가없이도 표면적을 증가시키는 것에 의해 용량 증대를 얻을 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것으로, 본 발명의 캐패시터 형성방법은, 하부 패턴이 형성되고, 상기 하부 패턴을 덮도록 층간절연막이 증착된 반도체 기판을 제공하는 단계; 상기 층간절연막에 콘택홀을 형성하고, 상기 콘택홀 내에 콘택 플러그를 매립시키는 단계; 상기 층간절연막 상에 제1폴리실리콘막, 희생산화막, 비반사막 및 상이한 특성을 갖는 제1감광막과 제2감광막을 차례로 형성하는 단계; 상기 제2 및 제1감광막을 노광 및 현상하여 마스크 패턴을 형성하는 단계; 상기 마스크 패턴의 표면 상에 감광성 물질막을 도포하고, 상기 마스크 패턴에 대한 재노광 또는 베이크 공정을 수행하여 상기 제1감광막의 측부에 소정 폭의 반응 물질층을 형성하는 단계; 상기 마스크 패턴을 식각 마스크로해서, 비반사막과 희생산화막 및 제1폴리실리콘막을 연속적으로 식각하는 단계; 잔류된 마스크 패턴을 제거하는 단계; 상기 결과물의 상부에 제2폴리실리콘막을 증착하고, 상기 제2폴리실리콘막을 에치백하여 스페이서를 형성하는 단계; 비반사막과 희생산화막을 제거하여, 내측면에 절곡부를 갖는 스페이서와 제2폴리실리콘막으로 이루어진 스토리지 노드 전극을 형성하는 단계; 및 상기 스토리지 노드 전극을 감싸도록 유전체막과 플레이트 전극을 차례로 형성하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 캐패시터 형성방법{Method for forming capacitor of semiconductor device}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 전극 높이의 증가없이 캐패시터 용량을 증가시킬 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.

반도체 메모리 소자의 수요가 급증함에 따라, 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다. 캐패시터는 소위 스토리지 노드 전극과 플레이트 전극으로 불리우는 캐패시터 전극들 사이에 유전체막이 개재된 구조로서, 이러한 구조를 갖는 캐패시터에서의 그 용량은 전극 표면적과 유전체막의 유전율에 비례하고, 전극들간의 간격에 반비례한다.

따라서, 고용량의 캐패시터를 얻기 위해서는, 유전율이 큰 유전체막을 사용하거나, 전극의 표면적을 확대시키거나, 또는, 전극들간의 거리를 줄이는 것이 필수적이다.

그런데, 전극들간의 거리, 즉, 유전체막의 두께를 줄이는 것은 그 한계가 있기 때문에, 고용량의 캐패시터를 제조하기 위한 연구는 유전상수 값이 큰 유전체막을 사용하거나, 또는, 전극 면적을 넓히는 방식으로 진행되어 왔다.

예를들어, 유전체막의 재질로 탄탈륨산화막(Ta₂O₅)를 이용하는 것은 유전율을 증가시키기 위한 하나의 방법이며, MPS(Meta-stable Poly Silicon) 공정을 적용하는 것과, 핀(Fin) 구조, 스택(Stack) 구조 및 원통(Cylinder) 구조 등으로 캐패시터 전극을 형성하는 것은 전극 면적을 넓혀 캐패시터 용량을 향상시킨 한 형태이다. 특히, 상기한 구조들 중에서 실린더 구조는 비교적 간단한 공정으로 넓은 전극 면적으로 확보할 수 있다는 잇점이 있기 때문에, 현재 대부분의 캐패시터는 이러한 실린더 구조로 제작되고 있다.

한편, MPS 공정을 적용하는 방법은 공정 조건의 제어가 매우 어렵기 때문에, 그 적용이 실질적으로 어렵다.

도 1a 내지 도 1e은 종래 기술에 따른 실린더 구조의 캐패시터 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.

먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 트랜지스터와 같은 하부 패턴들(도시안됨)을 형성하고, 이러한 하부 패턴들이 덮혀지도록 상기 반도체 기판(1)의 전면 상에 층간절연막(2)을 증착한다. 그런다음, 상기 층간절연막(2)의 소정 부분을 선택적으로 식각하여, 상기 반도체 기판(1)의 소정 부분, 예컨데, 트랜지스터의 소오스 영역을 노출시키는 콘택홀들(3)을 형성한다.

그 다음, 도 1b에 도시된 바와 같이, 콘택홀(3)이 매립될 정도의 충분한 두께로 층간절연막(2) 상에 스토리지 노드 전극용 폴리실리콘막(4)을 증착하고, 연이어서, 이 상부에 희생산화막(5)과 실리콘질산화막으로 이루어진 비반사막(6)을 차례로 증착한 후, 상기 비반사막(6) 상에 후속 공정에서 식각 마스크로 사용될 감광막 패턴(7)을 형성한다.

다음으로, 도 1c에 도시된 바와 같이, 감광막 패턴(7)을 이용한 식각 공정을 수행하여 비반사막(6), 희생산화막(5) 및 스토리지 노드 전극용 폴리실리콘막(7)을 패터닝한다.

이어서, 식각 마스크로 사용된 감광막 패턴을 제거한 상태에서, 도 1d에 도시된 바와 같이, 상기 결과물의 상부에 스페이서용 폴리실리콘막을 증착한 후, 상기 스페이서용 폴리실리콘막에 대한 에치백 공정을 수행하여, 패터닝된 스토리지 노드 전극용 폴리실리콘막(4)의 측부에 스페이서(8)를 형성하고, 그리고나서, 비반사막 및 희생산화막을 제거함으로써, 실리콘 구조의 스토리지 노드 전극(10)을 형성한다.

이후, 도 1e에 도시된 바와 같이, 상기 결과물의 상부에 유전체막(11)과 폴리실리콘막 재질의 플레이트 전극(12)을 차례로 형성시킴으로써, 실린더 구조의 캐패시터(20)를 완성한다.

그러나, 상기와 같은 종래의 캐패시터 형성방법은, 고집적 반도체 소자의 제조에 적용할 경우에는 다음과 같은 문제점이 발생하게 된다.

일반적으로, 반도체 소자의 고집적화는 소자 면적의 축소를 수반하게 되고, 이에 따라, 캐패시터가 형성되는 단위 면적의 감소도 아울러 수반하게 된다. 그런데, 전술한 바와 같이, 캐패시터의 용량은 전면 표면적에 비례하기 때문에, 수평적으로 감소된 전극 면적을 보상하기 위해서는, 즉, 일정 용량 이상의 캐패시터의 용량을 확보하기 위해서는 스페이서를 포함하는 스토리지 노드 전극의 높이를 증가시켜야만 한다.

그러나, 이 경우에는 캐패시터 자체의 용량은 증가시킬 수 있는 반면, 도 2에 도시된 바와 같이, 결과물의 상부에 평탄화막(13)을 형성한 상태에서는 셀 영역과 주변회로 영역간의 단차가 커지게 되고, 이 결과로, 후속의 금속배선 공정에서 포토 공정의 마진 및 그 신뢰성이 저하되는 것에 의해 주변회로 영역에 콘택홀을 형성하기 어려울 뿐만 아니라, 금속배선들간의 브릿지 등이 발생하게 되는 문제점이 있다.

따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 서로 다른 물질 특성을 갖는 두 개의 감광성 물질막을 이용함으로써, 높이 증가 없이도 캐패시터 용량을 증가시킬 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데, 그 목적이 있다.

도 1a 내지 도 1e는 종래 기술에 따라 캐패시터 형성방법을 설명하기 위한 공정 단면도.

도 2는 종래 문제점을 설명하기 위한 도면.

도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정 단면도.

(도면의 주요 부분에 대한 부호의 설명)

21 : 반도체 기판 22 : 층간절연막

23 : 콘택홀 24 : 콘택 플러그

25 : 제1폴리실리콘막 26 : 희생산화막

27 : 비반사막 28 : 제1감광막

28a : 반응 물질층 29 : 제2감광막

30,30′: 마스크 패턴 31 : 제2폴리실리콘막

32 : 스페이서 33 : 스토리지 노드 전극

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터 형성방법은, 하부 패턴이 형성되고, 상기 하부 패턴을 덮도록 층간절연막이 증착된 반도체 기판을 제공하는 단계; 상기 층간절연막에 하부 패턴의 일부분을 노출시키는 콘택홀을 형성하고, 상기 콘택홀 내에 콘택 플러그를 매립시키는 단계; 상기 콘택 플러그 및 층간절연막 상에 제1폴리실리콘막, 희생산화막, 비반사막 및 서로 다른 물질 특성을 갖는 제1감광막과 제2감광막을 순차적으로 형성하는 단계; 상기 제2 및 제1감광막을 노광 및 현상하여 마스크 패턴을 형성하는 단계; 상기 마스크 패턴의 표면에 소정의 감광성 물질막을 도포하고, 상기 감광성 물질막과 상기 마스크 패턴의 제1감광막이 반응하도록, 상기 마스크 패턴에 대한 재노광 또는 베이크 공정을 수행하여 상기 제1감광막의 측부에 소정 폭의 반응 물질층을 형성하는 단계; 상기 마스크 패턴을 식각 마스크로해서, 비반사막과 희생산화막 및 제1폴리실리콘막을 연속적으로 식각하는 단계; 잔류된 마스크 패턴을 제거하는 단계; 상기 결과물의 상부에 제2폴리실리콘막을 증착하고, 상기 제2폴리실리콘막을 에치백하여 스페이서를 형성하는 단계; 잔류된 비반사막과 희생산화막을 제거하여, 내측면에 절곡부를 갖는 스페이서와 제2폴리실리콘막으로 이루어진 스토리지 노드 전극을 형성하는 단계; 및 상기 스토리지 노드 전극을 감싸도록 유전체막을 증착하고, 상기 유전체막 상에 플레이트 전극을 형성하는 단계를 포함하여 이루어진다.

본 발명에 따르면, 서로 다른 물질 특성을 갖는 제1 및 제2감광막을 이용하여, 스토리지 노드 전극의 표면적을 증가시킬 수 있기 때문에, 캐패시터의 높이 증가없이도 그 용량을 증가시킬 수 있으며, 이에 따라, 셀 영역과 주변회로 영역간의 단차 증가를 방지할 수 있다.

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 3a 내지 도 3g는 본 발명의 실시예에 따른 캐패시터 형성방법을 설명하기 위한 공정 단면도이다.

먼저, 도 3a에 도시된 바와 같이, 트랜지스터와 하부 패턴들이 형성된 반도체 기판(21) 상에 층간절연막(22)을 증착하고, 상기 층간절연막(22)의 일부분을 선택적으로 식각하여, 상기 층간절연막(22)에 상기 반도체 기판(21)의 소정 부분, 예를들어, 트랜지스터의 소오스 영역을 노출시키는 콘택홀(23)을 형성한 후, 상기 콘택홀(23) 내에 콘택 플러그(24)를 매립시킨다. 여기서, 콘택 플러그(24)는 하부 패턴과 후속에서 형성될 스토리지 노드 전극간의 전기적 콘택이 안정적으로 이루어지게 하기 위하여 형성하는 것이다.

계속해서, 층간절연막(22) 및 콘택 플러그(24) 상에 제1폴리실리콘막(25)을 900∼1,100Å 두께로 증착하고, 그 상부에 5,500∼6,500Å 두께의 희생산화막(26)과 300∼400Å 두께의 비반사막(27)을 차례로 증착한 후, 상기 비반사막(27) 상에 서로 다른 특성을 갖는 감광성 물질막, 즉, 빛을 받으면 수소 이온을 발생시키는 물질 특성을 갖는 제1감광막(28)과 빛을 받더라도 수소 이온을 발생시키지 않는 물질 특성을 갖는 제2감광막(29)을 차례로 도포한다. 이때, 상기 제1 및 제2감광막(28, 29)의 두께는 후속에서 수행될 식각시에 그 식각 속도를 고려한 두께로 한다.

다음으로, 도 3b에 도시된 바와 같이, 제2 및 제1감광막(29, 28)에 대한 노광 및 현상 공정을 수행하여, 후속 공정에서 식각 마스크로 이용될 적층 구조의 마스크 패턴(30)을 형성한다. 여기서, 제2 및 제1감광막(29, 28)에 대한 노광 공정은 공지된 DUV(Deep Ultra Violet) 공정으로 수행함이 바람직하다.

그 다음, 도 3c에 도시된 바와 같이, 마스크 패턴(30)의 표면에 감광성 물질막(도시안됨), 예컨데, RELACS막(Resolution Enhancement Lithography Assist Chemical Supplies)를 도포하고, 이어서, 상기 마스크 패턴(30)에 대한 재노광 또는 베이크 공정을 수행한다. 이때, 제1감광막(28)은 빛을 받으면 수소 이온을 발생시키는 물질 특성을 갖기 때문에, 이러한 수소 이온과 RELACS막이 반응하여 상기 제1감광막(28)의 측면에 반응 물질층(28a)이 형성되는 반면, 제2감광막(29)은 빛을 받더라도 내부적으로 수소 이온의 발생이 없기 때문에, 그 측면에 반응 물질층(28a)이 형성되지 않는다.

따라서, 상기 공정의 결과로 얻어진 마스크 패턴(30′)은, 도시된 바와 같이, 하부에 배치된 제1감광막(28)의 측면에 반응 물질층(28a)이 형성된 것에 의해, 전체적으로 계단 형태가 된다.

한편, 반응 물질층(28a)은 재노광 및 베이크 공정 조건에 따라 그 폭을 조절할 수 있다. 또한, 반응하지 않고 잔류된 RELACS막은 상기 열공정이 수행된 후에, 제거된다.

다음으로, 계단 형태를 갖는 마스크 패턴(30′)을 식각 마스크로해서, 도 3d에 도시된 바와 같이, 층간절연막(22)이 노출될 때까지, 비반사막(27)과 희생산화막(26) 및 제1폴리실리콘막(25)을 순차적으로 식각한다. 이때, 마스크 패턴은 계단 형태를 갖고 있기 때문에, 이러한 마스크 패턴을 이용하여 식각 공정을 수행함에 따라, 상기 희생산화막(26)의 측면은 계단 형태를 갖게 된다.

한편, 마스크 패턴은 계단 형태이기 때문에, 식각 공정이 진행되는 동안, 그 일부, 예컨데, 제2감광막과 상기 제1감광막의 측면의 반응 물질층이 함께 식각되고, 이 결과로, 비반사막(27) 상에는 제1감광막(28)만이 잔류된다.

그 다음, 잔류된 마스크 패턴을 제거한 상태에서, 도 3e에 도시된 바와 같이, 상기 결과물의 상부에 제2폴리실리콘막(31)을 증착하고, 이어서, 도 3f에 도시된 바와 같이, 제2폴리실리콘막에 대한 에치백 공정을 수행하여 스페이서(32)를 형성한다.

그리고나서, 도 3g에 도시된 바와 같이, 비반사막과 희생산화막을 제거하여 제1폴리실리콘막(25)과 내측면에 절곡부가 구비된 스페이서(32)로 이루어지는 스토리지 노드 전극(33)을 형성한다. 이때, 스페이서(32)는 희생산화막의 측면이 계단 형태를 갖고 있던 것에 기인하여, 그 내측면에 절곡부가 발생되며, 이에 따라, 전극 표면적은 증가하게 된다.

이후, 도시하지는 않았으나, 스토리지 노드 전극(33)을 감싸도록 유전체막을 증착하고, 상기 유전체막 상에 플레이트 전극을 증착하여 캐패시터를 완성한다.

여기서, 본 발명의 캐패시터는 스토리지 노드 전극(33)의 표면적인 증가된 것에 기인하여, 높이 증가없이도 캐패시터 용량을 증가시킬 수 있게 된다. 따라서, 캐패시터의 높이를 증가시키지 않고도, 그 용량을 증가시킬 수 있기 때문에, 이러한 캐패시터가 형성되는 셀 영역과 캐패시터가 형성되지 않는 주변회로 영역간의 단차 증가를 방지할 수 있게 된다.

이상에서와 같이, 본 발명은 실린더 구조의 캐패시터 전극을 형성함에 있어서, 서로 다른 물질 특성을 갖는 제1 및 제2감광막을 이용하여 그 표면적을 증가시키기 때문에, 고 용량의 캐패시터를 제조할 수 있다.

또한, 캐패시터 전극의 높이 증가없이도 고 용량의 캐패시터를 형성할 수 있기 때문에, 셀 영역과 주변회로 영역간의 단차 증가를 방지할 수 있으며, 이에 따라, 후속 공정, 예컨데, 금속배선 공정의 안정화를 도모할 수 있다.

게다가, 기존의 공정을 그대로 적용하면서도, 고 용량의 캐패시터를 형성할 수 있기 때문에, 추가적인 설비 비용을 절감할 수 있다.

한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (5)

1. 하부 패턴이 형성되고, 상기 하부 패턴을 덮도록 층간절연막이 증착된 반도체 기판을 제공하는 단계;

   상기 층간절연막에 하부 패턴의 일부분을 노출시키는 콘택홀을 형성하고, 상기 콘택홀 내에 콘택 플러그를 매립시키는 단계;

   상기 콘택 플러그 및 층간절연막 상에 제1폴리실리콘막, 희생산화막, 비반사막 및 서로 다른 물질 특성을 갖는 제1감광막과 제2감광막을 순차적으로 형성하는 단계;

   상기 제2 및 제1감광막을 노광 및 현상하여 마스크 패턴을 형성하는 단계;

   상기 마스크 패턴의 표면에 소정의 감광성 물질막을 도포하고, 상기 감광성 물질막과 상기 마스크 패턴의 제1감광막이 반응하도록, 상기 마스크 패턴에 대한 재노광 또는 베이크 공정을 수행하여 상기 제1감광막의 측부에 소정 폭의 반응 물질층을 형성하는 단계;

   상기 마스크 패턴을 식각 마스크로해서, 비반사막과 희생산화막 및 제1폴리실리콘막을 연속적으로 식각하는 단계;

   잔류된 마스크 패턴을 제거하는 단계;

   상기 결과물의 상부에 제2폴리실리콘막을 증착하고, 상기 제2폴리실리콘막을 에치백하여 스페이서를 형성하는 단계;

   잔류된 비반사막과 희생산화막을 제거하여, 내측면에 절곡부를 갖는 스페이서와 제2폴리실리콘막으로 이루어진 스토리지 노드 전극을 형성하는 단계; 및

   상기 스토리지 노드 전극을 감싸도록 유전체막을 증착하고, 상기 유전체막 상에 플레이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
2. 제 1 항에 있어서, 상기 제1폴리실리콘막은 900∼1,100Å 두께로 증착하고, 상기 희생산화막은 5,500∼6,500Å 두께로 증착하며, 상기 비반사막은 300∼400Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
3. 제 1 항에 있어서, 상기 제1감광막은 빛을 받으면 수소 이온을 발생시키는 물질 특성을 갖으며, 상기 제2감광막은 빛을 받더라도 수소 이온을 발생시키지 않는 물질 특성을 갖는 감광성 물질막인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
4. 제 1 항에 있어서, 상기 감광성 물질막은 RELACS(Resolution Enhancement Lithography Assist Chemical Supplies)막인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
5. 제 1 항에 있어서, 상기 마스크 패턴에 대한 재노광 또는 베이크 공정을 수행한 후에, 반응하지 않고 잔류된 감광성 물질막을 제거하는 단계를 더 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.