KR20010003456A - wafer level package and method of fabricating the same - Google Patents
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Abstract
Description
본 발명은 웨이퍼 레벨 패키지 및 그의 제조 방법에 관한 것으로서, 보다 구체적으로는 웨이퍼 상태에서 패키징 공정이 이루어지는 패키지 및 이를 제조하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wafer level package and a method of manufacturing the same, and more particularly to a package in which a packaging process is performed in a wafer state and a method of manufacturing the same.
기존의 패키지는 웨이퍼를 먼저 스크라이브 라인을 따라 절단하여 개개의 반도체 칩으로 분리한 후, 개개의 반도체 칩별로 여러 가지 패키징 공정을 실시하는 것에 의해 제조되었다.Existing packages are manufactured by first cutting a wafer along a scribe line, separating the wafer into individual semiconductor chips, and then performing various packaging processes for each semiconductor chip.
그러나, 상기된 기존의 패키지는 개개의 반도체 칩별로 많은 단위 공정이 실시되어야 하기 때문에, 하나의 웨이퍼에서 제조되는 반도체 칩들을 고려하게 되면, 공정수가 너무 많다는 문제점을 안고 있다.However, since the conventional package described above requires many unit processes to be performed for each semiconductor chip, considering the semiconductor chips manufactured from one wafer, there is a problem that the number of processes is too large.
그래서, 최근에는 웨이퍼를 먼저 절단하지 않고 웨이퍼 상태에서 상기된 패키징 공정을 우선적으로 실시한 후, 최종적으로 스크라이브 라인을 따라 절단하여 패키지를 제조하는 방안이 제시되었다. 이러한 방법으로 제조된 패키지를 웨이퍼 레벨 패키지라 하는데, 이를 제조하는 방법을 도 1을 참고로 하여 개략적으로 설명하면 다음과 같다.Therefore, in recent years, a method of manufacturing a package by first performing the above-described packaging process in a wafer state without cutting the wafer first and finally cutting along the scribe line has been proposed. A package manufactured by this method is called a wafer level package. A method of manufacturing the package will be described below with reference to FIG. 1.
웨이퍼(1) 표면에는 실리콘 질화막인 보호막(미도시)이 도포되어 있다. 웨이퍼(1)에 구성된 반도체 칩의 본딩 패드(2)는 식각에 의해 보호막에 형성된 홈을 통해 노출되어 있다.A protective film (not shown), which is a silicon nitride film, is coated on the wafer 1 surface. The bonding pads 2 of the semiconductor chip formed in the wafer 1 are exposed through grooves formed in the protective film by etching.
이러한 상태에서, 보호막 전체 표면에 하부 절연층(3)을 도포한다. 본딩 패드(2) 상부에 위치한 하부 절연층(3) 부분을 식각하여 본딩 패드(2)를 노출시킨다. 구리 재질의 금속층을 하부 절연층(3)상에 진공 증착한 후, 금속층을 식각하여 일단은 본딩 패드에(2) 전기적으로 연결된 금속 패턴(4)을 형성한다.In this state, the lower insulating layer 3 is applied to the entire surface of the protective film. A portion of the lower insulating layer 3 positioned on the bonding pad 2 is etched to expose the bonding pad 2. After vacuum depositing a metal layer made of copper on the lower insulating layer 3, the metal layer is etched to form a metal pattern 4 electrically connected to the bonding pad 2.
하부 절연층(3) 표면에 상부 절연층(5)을 도포하고, 금속 패턴(4)의 타단 상부에 위치한 상부 절연층(5) 부분을 식각하여 금속 패턴(4)의 타단을 노출시킨다. 노출된 금속 패턴(4)의 타단이 솔더 볼(7)이 마운트되는 볼 랜드가 된다. 볼 랜드에 접합 보조층(6)을 형성하고, 솔더 볼(7)을 접합 보조층(6)에 마운트한다. 마지막으로, 스크라이브 라인을 따라 웨이퍼(1)를 절단하여 개개의 반도체 칩으로 분리하면, 웨이퍼 레벨 패키지가 완성된다.The upper insulating layer 5 is coated on the surface of the lower insulating layer 3, and a portion of the upper insulating layer 5 positioned on the other end of the metal pattern 4 is etched to expose the other end of the metal pattern 4. The other end of the exposed metal pattern 4 becomes a ball land on which the solder balls 7 are mounted. The bonding auxiliary layer 6 is formed in the ball land, and the solder ball 7 is mounted on the bonding auxiliary layer 6. Finally, the wafer 1 is cut along the scribe line and separated into individual semiconductor chips to complete the wafer level package.
그런데, 종래의 웨이퍼 레벨 패키지는 솔더 볼의 접합 강도가 매우 취약하다. 그 이유는 다음과 같다. 종래에는 금속 패턴이 서로 분리된 2개의 절연층에 의해 상하에서 지지되므로 금속 패턴의 지지 구조가 매우 취약하다. 따라서, 볼 랜드는 상부 절연층에서 노출되는 금속 패턴의 일부가 되므로, 이러한 볼 랜드에 마운트된 솔더 볼의 접합 강도가 매우 취약하게 된다.However, the conventional wafer level package is very weak in the bonding strength of the solder ball. The reason for this is as follows. Conventionally, since the metal pattern is supported up and down by two insulating layers separated from each other, the support structure of the metal pattern is very weak. Therefore, since the ball lands become part of the metal pattern exposed in the upper insulating layer, the bonding strength of the solder balls mounted on these ball lands becomes very weak.
특히, 솔더 볼이 크랙되는 주된 요인은 솔더 볼이 기판에 마운트된 후, 수평 방향으로 작용하는 전단 응력을 받기 때문이다. 그런데, 전술된 바와 같이 종래에는 솔더 볼이 지지 구조, 특히 측부 지지 구조가 매우 취약한 볼 랜드에 마운트되어 있기 때문에, 전단 응력에 의해 쉽게 파손되는 문제점이 있었다.In particular, the main reason for cracking the solder ball is that the solder ball is subjected to a shear stress acting in the horizontal direction after the solder ball is mounted on the substrate. However, as described above, since the solder ball is mounted on a ball land in which a support structure, in particular, a side support structure is very weak, there is a problem that the solder ball is easily broken by the shear stress.
이와 같이, 웨이퍼 레벨 패키지에서 솔더 볼의 접합 강도 측면에서 문제가 있는데도, 굳이 솔더 볼을 계속 사용하는 이유는 리드 프레임과 같은 다른 수단보다 솔더 볼이 전기 신호 전달 경로를 단축시킬 수 있기 때문이다. 전기 신호 전달 경로의 단축은 반도체 칩이 고집적화되어 감에 따라 필연적으로 요구되는 사항이다.As such, even though there are problems in terms of bonding strength of solder balls in wafer-level packages, the reason why solder balls continue to be used is that solder balls can shorten the electrical signal transmission path than other means such as lead frames. Shortening of the electrical signal transmission path is inevitably required as semiconductor chips become highly integrated.
따라서, 본 발명은 종래의 웨이퍼 레벨 패키지가 안고 있는 제반 문제점을 해소하기 위해 안출된 것으로서, 수평 방향으로 작용하는 전단 응력에 대한 솔더 볼의 접합 강도가 강화되도록 하여, 신호 전달 경로는 짧게 유지하면서도 솔더 볼의 크랙을 억제할 수 있는 웨이퍼 레벨 패키지 및 그의 제조 방법을 제공하는데 목적이 있다.Accordingly, the present invention has been made to solve all the problems of the conventional wafer-level package, to enhance the bonding strength of the solder ball against the shear stress acting in the horizontal direction, so that the signal transmission path is short while solder An object of the present invention is to provide a wafer-level package capable of suppressing cracking of a ball and a method of manufacturing the same.
도 1은 종래의 웨이퍼 레벨 패키지를 나타낸 단면도.1 is a cross-sectional view showing a conventional wafer level package.
도 2 내지 도 12는 본 발명의 실시예 1에 따른 웨이퍼 레벨 패키지를 제조 공정 순서대로 나타낸 도면.2 to 12 show wafer level packages according to Embodiment 1 of the present invention in the order of manufacturing process;
도 13은 본 발명의 실시예 3에 따른 웨이퍼 레벨 패키지를 나타낸 단면도.Fig. 13 is a sectional view showing a wafer level package according to Embodiment 3 of the present invention.
도 14는 본 발명의 실시예 3에서 제시되는 금속 링 패턴의 상세 구조를 나타낸 사시도.14 is a perspective view showing a detailed structure of a metal ring pattern presented in Example 3 of the present invention.
도 15는 본 발명의 실시예 3에 따른 웨이퍼 레벨 패키지를 나타낸 단면도.Fig. 15 is a sectional view showing a wafer level package according to Embodiment 3 of the present invention.
도 16은 도 15에 도시된 패키지가 기판에 실장된 상태를 나타낸 단면도.16 is a cross-sectional view showing a state in which the package shown in FIG. 15 is mounted on a substrate.
- 도면의 주요 부분에 대한 부호의 설명 -Description of symbols for the main parts of the drawings
10 ; 웨이퍼 11 ; 본딩 패드10; Wafer 11; Bonding pads
20 ; 하부 절연층 30 ; 패턴 필름20; Lower insulating layer 30; Pattern film
31 ; 절연층 32 ; 원형공31; Insulating layer 32; Circular ball
33 ; 슬롯 36,70 ; 금속 라인 패턴33; Slot 36,70; Metal lines pattern
37 ; 금속 링 패턴 38 ; 범프 랜드37; Metal ring patterns 38; Bump land
39 ; 볼 랜드 40 ; 도전성 범프39; Borland 40; Conductive bump
50 ; 솔더 볼 51 ; 더미 솔더 볼50; Solder balls 51; Pile solder ball
71 ; 링 72 ; 스포크71; Ring 72; Spoke
상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 웨이퍼 레벨 패키지는 다음과 같은 구성으로 이루어진다.In order to achieve the above object, the wafer level package according to the present invention has the following configuration.
반도체 칩의 본딩 패드 형성면과 소정 간격을 두고 패턴 필름이 배치된다. 패턴 필름은 원형공이 형성된 절연층과, 이 절연층의 일측면에 형성된 금속 라인 패턴 및 절연층의 타측면에 원형공의 가장자리를 따라 형성된 금속 링 패턴으로 구성된다. 금속 라인 패턴의 일단에는 범프 랜드가 원형으로 형성되고, 절연층의 원형공을 통해 노출되는 타단에는 볼 랜드가 형성된다. 금속 라인 패턴의 범프 랜드에 도전성 범프가 형성되고, 이 도전성 범프가 반도체 칩의 본딩 패드에 접합된다. 반도체 칩과 패턴 필름 사이와 패턴 필름의 절연층 타측면 상부에 상부 절연층이 도포되고, 볼 랜드는 원형공을 통해 상부 절연층으로부터 노출된다. 절연층의 원형공에 솔더 볼이 마운트되어, 이 솔더 볼이 볼 랜드에 전기적으로 접합되면서 금속 링 패턴으로 지지된다.The pattern film is disposed at a predetermined distance from the bonding pad formation surface of the semiconductor chip. The pattern film is composed of an insulating layer having circular holes, a metal line pattern formed on one side of the insulating layer, and a metal ring pattern formed along the edge of the circular hole on the other side of the insulating layer. Bump lands are formed in a circular shape at one end of the metal line pattern, and ball lands are formed at the other end exposed through a circular hole of the insulating layer. A conductive bump is formed in the bump land of the metal line pattern, and the conductive bump is bonded to the bonding pad of the semiconductor chip. An upper insulating layer is applied between the semiconductor chip and the pattern film and above the other side of the insulating layer of the pattern film, and the ball lands are exposed from the upper insulating layer through circular holes. Solder balls are mounted in circular holes of the insulating layer, which are supported by a metal ring pattern while being electrically bonded to the ball lands.
상기된 구성으로 이루어진 웨이퍼 레벨 패키지를 제조하는 방법은 다음과 같다.A method of manufacturing a wafer level package having the above-described configuration is as follows.
복수개의 반도체 칩이 구성된 웨이퍼 크기로 패턴 필름을 다음과 같이 제조한다. 절연층의 가장자리를 따라 슬롯을 형성하고 중앙에는 원형공을 형성한다. 절연층의 상하면 각각에 금속박막을 접착한 후, 상부 금속박막을 패터닝하여 일단에 범프 랜드를 갖고 타단에는 볼 랜드를 갖는 금속 라인 패턴을 형성한다. 또한, 하부 금속박막을 식각하여 원형공의 주위를 따라 배열되는 금속 링 패턴을 형성한다. 금속 라인 패턴의 범프 랜드에 도전성 범프를 형성한다.A pattern film is manufactured as follows with a wafer size composed of a plurality of semiconductor chips. A slot is formed along the edge of the insulating layer and a circular hole is formed in the center. After attaching a metal thin film to each of the upper and lower surfaces of the insulating layer, the upper metal thin film is patterned to form a metal line pattern having a bump land at one end and a ball land at the other end. In addition, the lower metal thin film is etched to form a metal ring pattern arranged along the circumference of the circular hole. Conductive bumps are formed in the bump lands of the metal line patterns.
한편, 웨이퍼의 본딩 패드 형성면에 하부 절연층을 도포하고 이를 식각하여, 각 반도체 칩의 본딩 패드를 노출시킨다. 각 도전성 범프를 노출된 본딩 패드에 접합한다. 원형공에 솔더 볼을 마운트하여 볼 랜드에 접합한다. 웨이퍼의 본딩 패드 형성면 상부에 상부 절연층을 도포하여, 웨이퍼와 패턴 필름 사이와 원형공 상부를 상부 절연층으로 채운다. 스크라이브 라인을 따라 웨이퍼를 절단하여 개개의 반도체 칩으로 분리한다.Meanwhile, a lower insulating layer is coated on the bonding pad forming surface of the wafer and etched to expose the bonding pads of the semiconductor chips. Each conductive bump is bonded to the exposed bonding pads. Mount solder balls on the round holes and join them to the ball lands. An upper insulating layer is applied on the bonding pad forming surface of the wafer to fill the upper insulating layer between the wafer and the pattern film and the upper portion of the circular hole. The wafer is cut along the scribe line and separated into individual semiconductor chips.
상기된 본 발명의 구성에 의하면, 솔더 볼이 일체로 연결된 상부 절연층에 의해 상하에서 지지를 받고, 또한 금속 링 패턴에 의해 측면에서 지지를 받게 되므로, 전단 응력에 대한 솔더 볼의 접합 강도가 강화된다.According to the above-described configuration of the present invention, the solder ball is supported up and down by the upper insulating layer which is integrally connected, and is also supported by the side by the metal ring pattern, so that the bonding strength of the solder ball with respect to the shear stress is enhanced. do.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.Best Mode for Carrying Out the Invention Preferred embodiments of the present invention will now be described based on the accompanying drawings.
[실시예 1]Example 1
도 2 내지 도 12는 본 발명의 실시예 1에 따른 웨이퍼 레벨 패키지를 제조 공정 순서대로 나타낸 도면이다.2 to 12 illustrate wafer level packages according to Embodiment 1 of the present invention in the order of manufacturing process.
먼저, 패턴 필름(30)을 제작한다. 도 2에 도시된 바와 같이, 폴리이미드 재질의 절연층(31)을 식각하여 원형공(32)과 슬롯(33)을 형성한다. 그런 다음, 절연층(31)의 상하면에 구리 재질의 금속박막(34,35)을 접착한다.First, the pattern film 30 is produced. As shown in FIG. 2, the insulating layer 31 made of polyimide is etched to form a circular hole 32 and a slot 33. Then, the metal thin films 34 and 35 made of copper are adhered to the upper and lower surfaces of the insulating layer 31.
상부 금속박막(34)을 식각하여 도 3과 같이, 금속 라인 패턴(36)을 형성한다. 도 4에는 금속 라인 패턴(36)의 구조가 사시도로 도시되어 있다. 도시된 바와 같이, 절연층(31)의 상면에는 금속 라인 패턴(36)이 형성되는데, 그의 일단에는 원형의 범프 랜드(38)가 형성되고, 타단에는 원형의 볼 랜드(39)가 형성된다. 한편, 상부 금속박막(34)은 모두 제거되는 것이 아니라 도 4에서와 같이, 슬롯(33)을 따라 일부가 남게 된다. 슬롯(33)을 따라 남아 있는 상부 금속박막(34)은 전기가 흐르지 않는 부분이므로, 반드시 남게 둘 필요는 없다.The upper metal thin film 34 is etched to form a metal line pattern 36 as shown in FIG. 3. 4 shows the structure of the metal line pattern 36 in a perspective view. As shown, a metal line pattern 36 is formed on the upper surface of the insulating layer 31, and a circular bump land 38 is formed at one end thereof, and a circular ball land 39 is formed at the other end thereof. On the other hand, not all of the upper metal film 34 is removed, as shown in Figure 4, a portion is left along the slot 33. The upper metal thin film 34 remaining along the slot 33 is a portion in which electricity does not flow, and thus it is not necessarily left.
다시 도 3을 참조로 하여, 하부 금속박막(35)을 식각하여 원형공(32)의 주위를 따라 배열되는 금속 링 패턴(37)을 형성한다. 금속 링 패턴(37)의 상세한 형상은 도 5에 사시도로 도시되어 있다. 도 5에 도시된 바와 같이, 원형공(33)을 통해 볼 랜드(39)가 노출되고, 원형공(33)의 주위를 따라 금속 링 패턴(37)이 절연층(31)에 형성된다.Referring to FIG. 3 again, the lower metal thin film 35 is etched to form a metal ring pattern 37 arranged along the circumference of the circular hole 32. The detailed shape of the metal ring pattern 37 is shown in perspective in FIG. 5. As shown in FIG. 5, the ball land 39 is exposed through the circular hole 33, and a metal ring pattern 37 is formed in the insulating layer 31 around the circular hole 33.
이러한 구조로 패턴 필름(30)을 제작한 후, 도 6과 같이 금 재질의 전도성 범프(40)를 범프 랜드(38)에 형성한다.After the pattern film 30 is manufactured in such a structure, the conductive bumps 40 made of gold are formed in the bump lands 38 as shown in FIG. 6.
한편, 도 8에 도시된 바와 같이, 복수개의 반도체 칩이 구성된 웨이퍼(10)의 본딩 패드 형성면, 즉 도 8에서 밑면에 하부 절연층(20)을 도포한 후, 이를 식각하여 본딩 패드(11)를 노출시킨다.Meanwhile, as shown in FIG. 8, after the lower insulating layer 20 is coated on the bonding pad forming surface of the wafer 10 including the plurality of semiconductor chips, that is, the bottom surface of FIG. 8, the bonding pad 11 is etched to form a bonding pad 11. ).
그런 다음, 도 9와 같이, 각 전도성 범프(40)를 노출된 본딩 패드(11)에 접합하여 전기적으로 연결시킨다. 따라서, 웨이퍼(10)와 패턴 필름(30)은 소정 간격을 두고 배된다. 이어서, 도 10에 도시된 바와 같이, 전체 결과물을 뒤집어서 볼 랜드(39)가 상부를 향하도록 한 후, 솔더 볼(50)을 원형공(32)을 통해 마운트하여 볼 랜드(39)와 전기적으로 접합시킨다. 이때, 솔더 볼(50)은 금속 링 패턴(37)에 의해서 측면으로부터 지지를 받기 때문에, 수평 방향으로 작용하는 전단 응력에 대한 강도가 강화된다.Then, as shown in FIG. 9, each conductive bump 40 is bonded to the exposed bonding pad 11 and electrically connected thereto. Therefore, the wafer 10 and the pattern film 30 are doubled at predetermined intervals. Then, as shown in FIG. 10, the entire result is turned upside down so that the ball lands 39 face upwards, and then the solder balls 50 are mounted through the circular holes 32 to electrically connect with the ball lands 39. Bond. At this time, since the solder ball 50 is supported from the side by the metal ring pattern 37, the strength against the shear stress acting in the horizontal direction is enhanced.
이어서, 전체 구조 상부에 상부 절연층(21)을 도포한다. 그러면, 상부 절연층(21)은 슬롯(33)을 통해서 웨이퍼(10)와 패턴 필름(30) 사이로도 진입되므로, 상부 절연층(21)은 패턴 필름(30)의 절연층(31)상에 소정 두께로 형성됨과 아울러 웨이퍼(10)와 패턴 필름(30) 사이 공간을 매우게 된다.Next, an upper insulating layer 21 is applied over the entire structure. Then, since the upper insulating layer 21 also enters between the wafer 10 and the pattern film 30 through the slot 33, the upper insulating layer 21 is formed on the insulating layer 31 of the pattern film 30. In addition to being formed to a predetermined thickness, the space between the wafer 10 and the pattern film 30 becomes very large.
여기서, 솔더 볼(50)의 지지 구조를 종래와 비교해보면, 종래에는 솔더 볼(50)이 그의 측부를 따라 도포된 절연층으로만 지지를 받았다. 반면에, 본 발명에서는 상부 절연층(21)이 솔더 볼(50)의 측부에만 도포된 것이 아니라 웨이퍼(10)와 패턴 필름(30) 사이에도 도포되어 있다. 따라서, 솔더 볼(50)은 일체로 연결된 2층의 절연층에 의해 지지를 받게 되므로, 솔더 볼(50)의 지지 강도, 특히 측면 지지 강도가 대폭 강화된다.Here, compared with the conventional support structure of the solder ball 50, conventionally, the solder ball 50 was supported only by the insulating layer applied along its side. On the other hand, in the present invention, the upper insulating layer 21 is applied not only to the side of the solder ball 50 but also between the wafer 10 and the pattern film 30. Therefore, since the solder ball 50 is supported by the two insulating layers connected integrally, the support strength, especially the side support strength of the solder ball 50 is greatly strengthened.
또한, 상부 절연층(21)은 도전성 범프(40)와 본딩 패드(11)의 접합 강도를 강화시키는 역할도 한다. 즉, 범프 랜드(38)와 도전성 범프(40)간의 접합부는 구리와 금이 반응하여 금속간 화합물을 형성하므로써 접합 강도는 우수하다. 그러나, 도전성 범프(40)와 본딩 패드(11)간의 접합부는 각각의 재질이 접합성이 우수하지 못한 금과 알루미늄이다. 이로 인하여, 4ppm 정도의 열팽창계수를 갖는 반도체 칩과 20ppm 정도의 열팽창계수를 갖는 패턴 필름(30)간의 열팽창계수 차이로 인해서, 도전성 범프(40)와 본딩 패드(11)간의 접합력이 취약해지게 된다. 이를 보완하기 위해서, 웨이퍼(10)와 패턴 필름(30) 사이에 도포된 상부 절연층(21)이 도전성 범프(40)와 본딩 패드(11)간의 접합부를 지지하게 된다. 특히, 상부 절연층(21)으로는 반도체 칩과 패턴 필름(30) 각각의 열팽창 정도를 완화시키기 위해서, 반도체 칩과 패턴 필름(30)의 각 열팽창계수의 중간 정도인 12ppm의 열팽창계수는 갖는 재질인 것이 바람직하다.In addition, the upper insulating layer 21 also serves to strengthen the bonding strength between the conductive bumps 40 and the bonding pads 11. That is, the joint portion between the bump land 38 and the conductive bump 40 reacts with copper and gold to form an intermetallic compound so that the bonding strength is excellent. However, the joint between the conductive bumps 40 and the bonding pads 11 is gold and aluminum in which the respective materials are not excellent in bonding. As a result, the difference in thermal expansion coefficient between the semiconductor chip having a thermal expansion coefficient of about 4 ppm and the pattern film 30 having a thermal expansion coefficient of about 20 ppm causes a weak bonding force between the conductive bumps 40 and the bonding pads 11. . To compensate for this, the upper insulating layer 21 applied between the wafer 10 and the pattern film 30 supports the junction between the conductive bump 40 and the bonding pad 11. In particular, the upper insulating layer 21 is a material having a thermal expansion coefficient of 12 ppm, which is about the middle of each of the thermal expansion coefficients of the semiconductor chip and the pattern film 30, in order to alleviate the thermal expansion of the semiconductor chip and the pattern film 30. Is preferably.
마지막으로, 도 12와 같이 스크라이브 라인을 따라 블레이드(60)로 웨이퍼(10)를 절단하여 개개의 반도체 칩으로 분리하면, 본 발명의 실시예 1에 따른 웨이퍼 레벨 패키지가 완성된다.Lastly, as shown in FIG. 12, when the wafer 10 is cut along the scribe line with the blade 60 and separated into individual semiconductor chips, the wafer level package according to the first embodiment of the present invention is completed.
[실시예 2]Example 2
도 13은 본 발명의 실시예 2에 따른 웨이퍼 레벨 패키지를 나타낸 단면도이다. 도시된 바와 같이, 본 실시예 2에서는 더미 솔더 볼(51)이 사용된다. 즉, 패턴 필름(30)의 중앙과 가장자리 각각에 더미 솔더 볼(51)이 마운트된다. 각 더미 솔더 볼(51) 마운트를 위해서, 하부 금속박막(35) 패터닝시 중앙 절연층(31) 부분과 슬롯(33)을 따라 하부 금속박막(35)을 남긴다. 남겨진 하부 금속박막(35)에 더미 솔더 볼(51)이 마운트된다.13 is a sectional view showing a wafer level package according to a second embodiment of the present invention. As shown, in the second embodiment, a dummy solder ball 51 is used. That is, the dummy solder balls 51 are mounted at the center and the edge of the pattern film 30, respectively. For mounting the dummy solder balls 51, the lower metal thin film 35 is left along the central insulating layer 31 and the slot 33 when the lower metal thin film 35 is patterned. The dummy solder ball 51 is mounted on the remaining lower metal film 35.
여기서, 각 더미 솔더 볼(51)은 본딩 패드(11)와 연결되지 않으므로, 전기는 흐르지 않는다. 다만, 각 더미 솔더 볼(51)은 솔더 볼(50)과 함께 기판에 실장되므로써, 패키지와 기판간의 접촉 면적을 확장시켜서 접합 강도를 보강해주는 역할을 한다. 특히, 외곽에 배치된 더미 솔더 볼(51)은 전단 응력이 외곽으로부터 인가되므로, 이 전단 응력을 솔더 볼(51)에 앞서 먼저 받으므로써, 전단 응력에 의해 솔더 볼(51) 크랙을 억제하는 기능을 하게 된다.Here, since each dummy solder ball 51 is not connected to the bonding pad 11, electricity does not flow. However, since each dummy solder ball 51 is mounted on the substrate together with the solder balls 50, the dummy solder balls 51 expand the contact area between the package and the substrate to serve to reinforce the bonding strength. In particular, since the shear stress is applied from the outer side of the dummy solder ball 51 disposed at the outer side, the shear stress is first received before the solder ball 51, thereby suppressing the solder ball 51 crack by the shear stress. Will be
[실시예 3]Example 3
도 14는 본 발명의 실시예 3에서 제시되는 금속 링 패턴의 상세 구조를 나타낸 사시도이고, 도 15는 본 발명의 실시예 3에 따른 웨이퍼 레벨 패키지를 나타낸 단면도이며, 도 16은 도 15에 도시된 패키지가 기판에 실장된 상태를 나타낸 단면도이다.14 is a perspective view showing a detailed structure of a metal ring pattern shown in Example 3 of the present invention, Figure 15 is a cross-sectional view showing a wafer level package according to Example 3 of the present invention, Figure 16 is shown in Figure 15 A cross-sectional view showing a state in which a package is mounted on a substrate.
도 14에 도시된 바와 같이, 금속 링 패턴(70)이 실시예 1과는 달리 단순 링 구조가 아니라 링(71)의 내부에 수 개의 스포크(spoke:72)가 지름선을 따라 형성된 구조이다. 본 실시예 3에서는 스포크(72)가 십자형으로 배열된 2개로 제시되었다.As shown in FIG. 14, unlike the first embodiment, the metal ring pattern 70 is not a simple ring structure, but a structure in which several spokes 72 are formed along the diameter line of the ring 71. In the third embodiment, the spokes 72 are presented in two crosswise arrangements.
상기와 같이 스포크(72)를 형성하기 위해서, 패턴 필름(30)의 절연층(31) 형상도 변경된다. 즉, 볼 랜드(39)는 원형공을 통해 완전히 노출되지 않고 원형공내에는 십자형 스포트(72)와 동일 형상으로 십자형 구조의 절연층(31a) 부분이 형성된다. 따라서, 볼 랜드(39)는 십자형 구조의 절연층(31a)을 통해서 1/4 원호 형상씩 구분되어 노출된다. 하부 금속박막(35)이 이러한 십자형 구조의 절연층(31a)에 접착된 상태에서 식각되므로써, 링(71)과 스포크(72)로 구성된 금속 링 패턴(70)이 형성된다.In order to form the spokes 72 as described above, the shape of the insulating layer 31 of the pattern film 30 is also changed. That is, the ball land 39 is not completely exposed through the circular hole, and a portion of the insulating layer 31a of the cross-shaped structure is formed in the circular hole in the same shape as the cross-shaped spot 72. Accordingly, the ball lands 39 are divided and exposed by quarter arc shapes through the insulating layer 31a having a cross structure. The lower metal thin film 35 is etched in a state where the lower metal film 35 is adhered to the insulating layer 31a of the cross-shaped structure, thereby forming a metal ring pattern 70 composed of the ring 71 and the spokes 72.
솔더 볼(50)은 이러한 구조의 금속 링 패턴(70)을 통해서 볼 랜드(39)에 마운트된다. 따라서, 도 15에 도시된 바와 같이, 솔더 볼(50)의 하부는 십자형 스포크(72)와 절연층(31a)에 의해 견고히 지지된다.The solder ball 50 is mounted to the ball land 39 through the metal ring pattern 70 of this structure. Thus, as shown in FIG. 15, the lower portion of the solder ball 50 is firmly supported by the cross spokes 72 and the insulating layer 31a.
그러므로, 도 16과 같이 실시예 3에 따른 웨이퍼 레벨 패키지를 기판(B)에 실장하게 되면, 수평 방향으로 작용하는 전단 응력에 대한 솔더 볼(50)의 접합 강도가 실시예 1보다 대폭 강화된다.Therefore, as shown in FIG. 16, when the wafer level package according to the third embodiment is mounted on the substrate B, the bonding strength of the solder ball 50 to the shear stress acting in the horizontal direction is significantly enhanced than that of the first embodiment.
이상에서 설명한 바와 같이 본 발명에 의하면, 솔더 볼이 금속 링 패턴으로 지지됨과 아울러 반도체 칩과 패턴 필름 사이에 채워진 상부 절연층에 의해서 지지를 받게 되므로, 수평 방향으로 작용하는 전단 응력에 대한 솔더 볼의 접합 강도가 대폭 강화된다.As described above, according to the present invention, since the solder ball is supported by the metal ring pattern and is supported by the upper insulating layer filled between the semiconductor chip and the pattern film, the solder ball against the shear stress acting in the horizontal direction Bonding strength is greatly strengthened.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.Although the preferred embodiments of the present invention have been illustrated and described above, the present invention is not limited to the above-described embodiments, and the present invention is not limited to the above-described claims, and the present invention is not limited to the scope of the present invention. Anyone with knowledge will be able to make various changes.
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990023753A KR20010003456A (en) | 1999-06-23 | 1999-06-23 | wafer level package and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990023753A KR20010003456A (en) | 1999-06-23 | 1999-06-23 | wafer level package and method of fabricating the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010003456A true KR20010003456A (en) | 2001-01-15 |
Family
ID=19594614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990023753A KR20010003456A (en) | 1999-06-23 | 1999-06-23 | wafer level package and method of fabricating the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010003456A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100429856B1 (en) * | 2001-11-15 | 2004-05-03 | 페어차일드코리아반도체 주식회사 | Wafer level chip scale package having stud bump and method for fabricating the same |
| KR100451511B1 (en) * | 2002-03-13 | 2004-10-06 | 주식회사 하이닉스반도체 | Method for fabricating wafer level flip-chip array package |
-
1999
- 1999-06-23 KR KR1019990023753A patent/KR20010003456A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100429856B1 (en) * | 2001-11-15 | 2004-05-03 | 페어차일드코리아반도체 주식회사 | Wafer level chip scale package having stud bump and method for fabricating the same |
| KR100451511B1 (en) * | 2002-03-13 | 2004-10-06 | 주식회사 하이닉스반도체 | Method for fabricating wafer level flip-chip array package |
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