KR100336576B1

KR100336576B1 - Wafer level package

Info

Publication number: KR100336576B1
Application number: KR1020000036141A
Authority: KR
Inventors: 김종헌
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 2000-06-28
Filing date: 2000-06-28
Publication date: 2002-05-16
Also published as: KR20020000693A

Abstract

본 발명은 웨이퍼 레벨 패키지를 개시한다. 개시된 본 발명은, 반도체 칩의 표면에 복수개의 본드 패드들이 형성된다. 각 본드 패드가 노출되도록 하부 절연층이 반도체 칩 표면에 도포된다. 일단이 본드 패드와 연결되고 타단에는 본딩 랜드가 형성된 금속 패턴들이 하부 절연층상에 증착된다. S자 형태의 금속 와이어 하단이 금속 패턴의 본딩 랜드에 본딩된다. 금속 와이어의 상단이 노출되도록, 저탄성계수를 갖는 상부 절연층이 하부 절연층상에 형성된다. 노출된 금속 와이어의 상단에 솔더 볼이 마운트된다.The present invention discloses a wafer level package. In the disclosed invention, a plurality of bond pads are formed on a surface of a semiconductor chip. A lower insulating layer is applied to the surface of the semiconductor chip so that each bond pad is exposed. Metal patterns having one end connected to the bond pad and the other end formed with a bonding land are deposited on the lower insulating layer. The lower end of the S-shaped metal wire is bonded to the bonding land of the metal pattern. An upper insulating layer having a low modulus of elasticity is formed on the lower insulating layer so that the top of the metal wire is exposed. Solder balls are mounted on top of exposed metal wires.

Description

Wafer Level Package {WAFER LEVEL PACKAGE}

본 발명은 웨이퍼 레벨 패키지에 관한 것으로서, 보다 구체적으로는 웨이퍼상태에서 각종 패키징 공정이 실시되는 웨이퍼 레벨 패키지에 관한 것이다.The present invention relates to a wafer level package, and more particularly, to a wafer level package in which various packaging processes are performed in a wafer state.

기존의 일반적인 패키지는 웨이퍼를 먼저 스크라이브 라인을 따라 절단하여 개개의 반도체 칩으로 분리한 후, 개개의 반도체 칩별로 여러 가지 패키징 공정을 실시하는 것에 의해 제조되었다.Existing general packages were manufactured by first cutting a wafer along a scribe line, separating the wafer into individual semiconductor chips, and then performing various packaging processes for each semiconductor chip.

그러나, 상기된 기존의 패키지는 개개의 반도체 칩별로 많은 단위 공정이 실시되어야 하기 때문에, 하나의 웨이퍼에서 제조되는 반도체 칩들을 고려하게 되면, 공정수가 너무 많다는 문제점을 안고 있다.However, since the conventional package described above requires many unit processes to be performed for each semiconductor chip, considering the semiconductor chips manufactured from one wafer, there is a problem that the number of processes is too large.

그래서, 최근에는 웨이퍼를 먼저 절단하지 않고 웨이퍼 상태에서 상기된 패키징 공정을 우선적으로 실시한 후, 최종적으로 스크라이브 라인을 따라 절단하여 패키지를 제조하는 방안이 제시되었다. 이러한 방법으로 제조된 패키지를 웨이퍼 레벨 패키지라 하는데, 이러한 웨이퍼 레벨 패키지중 종래의 2가지 유형을 도 1 및 도 2를 참고로 해서 설명하면 다음과 같다.Therefore, in recent years, a method of manufacturing a package by first performing the above-described packaging process in a wafer state without cutting the wafer first and finally cutting along the scribe line has been proposed. Packages manufactured in this manner are referred to as wafer level packages. Two conventional types of such wafer level packages will be described with reference to FIGS. 1 and 2 as follows.

먼저, 도 1에 도시된 패키지는 외부 접속 단자로서 솔더 볼(6)을 갖는 구조이다. 웨이퍼(1) 표면에는 실리콘 질화막인 보호막이 도포되어 있다. 웨이퍼(1)에 구성된 복수개의 반도체 칩의 본드 패드(2)는 보호막에 형성된 홈을 통해 노출되어 있다.First, the package shown in FIG. 1 has a structure having solder balls 6 as external connection terminals. The protective film which is a silicon nitride film is apply | coated to the wafer 1 surface. The bond pads 2 of the plurality of semiconductor chips formed in the wafer 1 are exposed through the grooves formed in the protective film.

보호막 전체 표면에 하부 절연층(3)이 도포되고, 본드 패드(2) 상부에 위치한 하부 절연층(3) 부분이 식각되어, 본드 패드(2)가 노출된다. 하부 절연층(4)상에 금속막이 증착되고 이 금속막이 패터닝되어, 일단이 본드 패드(2)에 전기적으로 연결된 금속 패턴(4)이 형성된다. 금속 패턴(4)의 타단은 원형의 볼 랜드를 갖는다. 하부 절연층(3) 표면에 상부 절연층(5)이 도포되고, 금속 패턴(4)의 타단 상부, 즉 볼 랜드에 위치한 상부 절연층(5) 부분이 식각되어 비아홀이 형성되므로써, 볼 랜드가 비아홀을 통해서 노출된다. 솔더 볼(6)이 볼 랜드상에 마운트된다.The lower insulating layer 3 is applied to the entire surface of the passivation layer, and a portion of the lower insulating layer 3 positioned on the bond pad 2 is etched to expose the bond pad 2. A metal film is deposited on the lower insulating layer 4 and the metal film is patterned to form a metal pattern 4 having one end electrically connected to the bond pad 2. The other end of the metal pattern 4 has a circular ball land. The upper insulating layer 5 is applied to the surface of the lower insulating layer 3, and a portion of the upper insulating layer 5 located at the other end of the metal pattern 4, ie, the ball land, is etched to form a via hole. Exposed through the via hole. Solder balls 6 are mounted on the ball lands.

이러한 공정은 웨이퍼 레벨에서 실시되고, 마지막으로 스크라이브 라인을 따라 웨이퍼(1)를 절단하여 개개의 반도체 칩으로 분리하므로써, 웨이퍼 레벨 패키지가 완성된다.This process is carried out at the wafer level, and finally the wafer 1 package is completed by cutting the wafer 1 along the scribe line and separating it into individual semiconductor chips.

한편, 도 2에 도시된 패키지는 외부 접속 단자로서 금속 와이어(7)를 갖는다. 금속 패턴(4)이 형성된 구조까지는 도 1과 동일하고, 다만 금속 패턴(4)의 볼 랜드에 금속 와이어(7)의 하단이 본딩된다. 금속 와이어(7)의 타단이 외부 기기, 즉 보드에 실장되는 외부 접속 단자가 된다.On the other hand, the package shown in FIG. 2 has a metal wire 7 as an external connection terminal. The structure up to which the metal pattern 4 is formed is the same as that of FIG. 1, except that the lower end of the metal wire 7 is bonded to the ball land of the metal pattern 4. The other end of the metal wire 7 becomes an external device, that is, an external connection terminal mounted on a board.

금속 와이어(7)는 단층 구조가 되면 강도적인 측면에서 매우 취약하므로, 이를 보완하기 위해서 도 3에 도시된 바와 같이, 3층 구조가 된다. 즉, 금속 와이어는 내부로부터 금(7a), 니켈(7b) 및 금(7c)으로 배치된 3층 구조로 이루어진다.Since the metal wire 7 has a single layer structure, the metal wire 7 is very fragile in terms of strength. As shown in FIG. 3, the metal wire 7 has a three layer structure. That is, the metal wire has a three-layer structure arranged from the inside with gold 7a, nickel 7b and gold 7c.

그런데, 도 1에 도시된 웨이퍼 레벨 패키지는 솔더 볼의 접합 강도가 매우 취약하다. 그 이유는 다음과 같다. 종래에는 금속 패턴이 서로 분리된 2개의 절연층에 의해 상하에서 지지되므로 금속 패턴의 지지 구조가 매우 취약하다. 따라서, 볼 랜드는 상부 절연층에서 노출되는 금속 패턴의 일부가 되므로, 이러한 볼 랜드에 마운트된 솔더 볼의 접합 강도가 매우 취약하게 된다.However, the wafer level package shown in FIG. 1 is very weak in bonding strength of solder balls. The reason for this is as follows. Conventionally, since the metal pattern is supported up and down by two insulating layers separated from each other, the support structure of the metal pattern is very weak. Therefore, since the ball lands become part of the metal pattern exposed in the upper insulating layer, the bonding strength of the solder balls mounted on these ball lands becomes very weak.

특히, 솔더 볼이 크랙되는 주된 요인은 솔더 볼이 보드에 마운트된 후, 수평방향으로 작용하는 전단 응력을 받기 때문이다. 이러한 이유는, 반도체 칩의 열팽창계수가 3ppm인데 비해서 보드의 열팽창계수는 14ppm으로 매우 높기 때문이다. 따라서, 보드가 반도체 칩보다 매우 많이 팽창되므로, 그 사이에 배치된 솔더 볼이 측면으로부터 전단 응력을 심하게 받아서, 솔더 볼에 크랙이 발생되는 문제점이 있었다.In particular, the main reason for cracking the solder ball is that the solder ball is subjected to a shear stress acting in the horizontal direction after the solder ball is mounted on the board. The reason for this is that the thermal expansion coefficient of the board is very high (14 ppm), while the thermal expansion coefficient of the semiconductor chip is 3 ppm. Therefore, since the board is expanded much more than the semiconductor chip, the solder balls disposed therebetween receive severe shear stresses from the side surfaces, and there is a problem that cracks occur in the solder balls.

이와 같이, 웨이퍼 레벨 패키지에서 솔더 볼의 접합 강도 측면에서 문제가 있는데도, 굳이 솔더 볼을 계속 사용하는 이유는 리드 프레임과 같은 다른 수단보다 솔더 볼이 전기 신호 전달 경로를 단축시킬 수 있기 때문이다. 전기 신호 전달 경로의 단축은 반도체 칩이 고집적화되어 감에 따라 필연적으로 요구되는 사항이다.As such, even though there are problems in terms of bonding strength of solder balls in wafer-level packages, the reason why solder balls continue to be used is that solder balls can shorten the electrical signal transmission path than other means such as lead frames. Shortening of the electrical signal transmission path is inevitably required as semiconductor chips become highly integrated.

이와 같이, 솔더 볼을 이용한 패키지에서 우선적으로 해결해야 될 문제가 바로 전술된 솔더 볼의 접합 강도이다. 이러한 문제를 해소하기 위해서는, 현재로서는 응력 흡수층의 두께를 늘이는 방법 외에는 제시된 방안이 별로 없다. 웨이퍼 레벨 패키지에서 응력 흡수층이란 바로 보드의 열팽창계수와 거의 동일한 열팽창계수를 갖는 절연층을 의미한다.As such, the problem to be solved first in a package using solder balls is the bonding strength of the solder balls described above. In order to solve this problem, there are currently few proposed methods other than increasing the thickness of the stress absorbing layer. In a wafer-level package, the stress absorbing layer means an insulating layer having a coefficient of thermal expansion almost equal to that of the board.

그러므로, 절연층의 두께를 두껍게 형성하기만 하면 상기된 문제가 해소될 것으로 일견 생각될 수 있지만, 바로 이 점에 있어서 현재의 기술로는 해결될 수 없는 장애가 있다. 그 장애란 절연층의 두께가 20㎛ 이하로 제한된다는 것이다. 그 이유는, 절연층, 특히 하부 절연층의 두께를 너무 두껍게 형성하게 되면, 두꺼운 하부 절연층을 부분 식각하여 본드 패드 전체를 완벽하게 노출시키기가 매우 곤란하기 때문이다. 설사, 본드 패드가 하부 절연층으로부터 노출된다고 하더라도, 금속막을 매우 깊게 위치한 본드 패드에 정확하게 접촉시키기가 곤란하다는 공정상의 새로운 문제가 유발된다.Therefore, it can be conceived that the above-mentioned problems will be solved only by forming the thickness of the insulating layer thickly, but at this point, there are obstacles that cannot be solved by the current technology. The obstacle is that the thickness of the insulating layer is limited to 20 µm or less. The reason is that if the thickness of the insulating layer, especially the lower insulating layer is formed too thick, it is very difficult to partially etch the thick lower insulating layer to completely expose the entire bond pad. Even if the bond pad is exposed from the lower insulating layer, a new process problem arises that it is difficult to accurately contact the metal film with the bond pad located very deeply.

한편, 도 2에 도시된 패키지는 솔더 볼을 사용하지 않으므로 전술된 문제는 없으나, 비록 3중 구조라 해도 금속 와이어 자체의 강도가 취약해서 외부 충격에 의해 손쉽게 파손되는 문제가 있다. 특히, 금속 와이어의 횡단면적이 너무 좁아서, 접촉 면적이 줄어드는 관계로 접합 강도 측면에서도 상당한 취약점이 있다.On the other hand, the package shown in Figure 2 does not use the solder ball, so there is no problem described above, even in the triple structure there is a problem that the strength of the metal wire itself is fragile easily damaged by an external impact. In particular, the cross-sectional area of the metal wire is so narrow that there is a significant weakness in terms of joint strength due to the reduced contact area.

따라서, 본 발명은 상기된 종래의 웨이퍼 레벨 패키지들이 안고 있는 제반 문제점들을 해소하기 위해 안출된 것으로서, 솔더 볼과 금속 와이어가 안고 있는 문제는 배제하면서 그들이 갖고 있는 장점만을 채용하여, 열적 응력에 대한 내구성을 확보함과 아울러 접합 강도도 강화시킬 수 있는 웨이퍼 레벨 패키지를 제공하는데 목적이 있다.Accordingly, the present invention has been made to solve all the problems of the conventional wafer-level packages described above, and adopts only the advantages they have while eliminating the problems of solder balls and metal wires, and thus endurance against thermal stress. It is an object of the present invention to provide a wafer-level package that can secure the bonding strength and enhance the bonding strength.

도 1 및 도 2는 종래의 웨이퍼 레벨 패키지의 2가지 유형을 나타낸 단면도.1 and 2 are cross-sectional views illustrating two types of conventional wafer level packages.

도 3은 도 2에 도시된 웨이퍼 레벨 패키지에 사용되는 금속 와이어의 내부 구조를 나타낸 단면도.3 is a cross-sectional view showing an internal structure of a metal wire used in the wafer level package shown in FIG.

도 4 내지 도 9는 본 발명의 실시예 1에 따른 웨이퍼 레벨 패키지를 제조 공정 순서대로 나타낸 단면도.4 to 9 are cross-sectional views showing wafer level packages according to Embodiment 1 of the present invention in the order of manufacturing process.

도 10 및 도 11은 본 발명의 실시예 2에 따른 웨이퍼 레벨 패키지를 제조 공정 순서대로 나타낸 단면도.10 and 11 are cross-sectional views showing a wafer level package according to a second embodiment of the present invention in the order of manufacturing process.

- 도면의 주요 부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawing-

10 ; 웨이퍼 11 ; 본드 패드10; Wafer 11; Bond pad

20 ; 하부 절연층 30 ; 금속 패턴20; Lower insulating layer 30; Metal pattern

40 ; 금속 와이어 50 ; 상부 절연층40; Metal wire 50; Upper insulation layer

70 ; 접합 보조층 80 ; 솔더 볼70; Bonding auxiliary layer 80; Solder ball

상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 웨이퍼 레벨 패키지는 다음과 같은 구성으로 이루어진다.In order to achieve the above object, the wafer level package according to the present invention has the following configuration.

반도체 칩의 표면에 복수개의 본드 패드들이 형성된다. 각 본드 패드가 노출되도록 하부 절연층이 반도체 칩 표면에 도포된다. 일단이 본드 패드와 연결되고 타단에는 본딩 랜드가 형성된 금속 패턴들이 하부 절연층상에 증착된다. S자 형태의 금속 와이어 하단이 금속 패턴의 본딩 랜드에 본딩된다. 금속 와이어의 상단이 노출되도록, 저탄성계수를 갖는 상부 절연층이 하부 절연층상에 형성된다. 노출된금속 와이어의 상단에 솔더 볼이 마운트된다.A plurality of bond pads are formed on the surface of the semiconductor chip. A lower insulating layer is applied to the surface of the semiconductor chip so that each bond pad is exposed. Metal patterns having one end connected to the bond pad and the other end formed with a bonding land are deposited on the lower insulating layer. The lower end of the S-shaped metal wire is bonded to the bonding land of the metal pattern. An upper insulating layer having a low modulus of elasticity is formed on the lower insulating layer so that the top of the metal wire is exposed. Solder balls are mounted on top of exposed metal wires.

상기된 본 발명의 구성에 의하면, 금속 와이어가 저탄성계수를 갖는 상부 절연층으로 지지를 받게 되므로써, 금속 와이어를 지지하는 강도가 강화되고, 또한 두꺼운 상부 절연층이 열적 응력을 흡수하는 기능을 하게 되어 솔더 볼에 크랙이 발생되는 현상이 억제된다.According to the above-described configuration of the present invention, the metal wire is supported by the upper insulating layer having a low elastic modulus, so that the strength of supporting the metal wire is strengthened, and the thick upper insulating layer functions to absorb thermal stress. As a result, cracking of solder balls is suppressed.

이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.Best Mode for Carrying Out the Invention Preferred embodiments of the present invention will now be described based on the accompanying drawings.

[실시예 1]Example 1

도 4 내지 도 9는 본 발명의 실시예 1에 따른 웨이퍼 레벨 패키지를 제조 공정 순서대로 나타낸 단면도이다.4 to 9 are cross-sectional views illustrating wafer level packages according to Embodiment 1 of the present invention in the order of manufacturing process.

도 4를 참조로, 복수개의 반도체 칩이 구성된 웨이퍼(10) 표면에 하부 절연층(20)을 도포한 후 이를 식각하여, 각 반도체 칩의 본드 패드(11)를 노출시킨다. 그런 다음, 금속막을 하부 절연층(20) 표면에 증착한 후 이를 패터닝하여, 일단이 본드 패드(11)와 전기적으로 연결된 금속 패턴(30)을 형성한다. 금속 패턴(30)의 타단은 본딩 랜드를 갖는다.Referring to FIG. 4, the lower insulating layer 20 is coated on the surface of the wafer 10 including a plurality of semiconductor chips and then etched to expose the bond pads 11 of the semiconductor chips. Then, a metal film is deposited on the surface of the lower insulating layer 20 and then patterned to form a metal pattern 30 having one end electrically connected to the bond pad 11. The other end of the metal pattern 30 has a bonding land.

이어서, 도 5에 도시된 바와 같이, S자 형태의 금속 와이어(40)의 하단을 금속 패턴(30)의 본딩 랜드에 본딩한다. 그런 다음, 도 6과 같이 하부 절연층(20)의 상부 영역에 저탄성계수를 갖는 폴리머 계열의 상부 절연층(50)을 도포하여, 금속 와이어(40)의 상단이 상부 절연층(50)에 수용되어 노출되지 않도록 한다. 상부 절연층(50)의 두께는 S자 형태의 금속 와이어(40)의 높이에 의존되므로, 응력 흡수 기능을 하는 상부 절연층(50)의 두께를 높이기 위해 금속 와이어(40)의 높이를 적절하게 설정하는 것이 중요하다.Subsequently, as shown in FIG. 5, the lower end of the S-shaped metal wire 40 is bonded to the bonding land of the metal pattern 30. Then, as shown in FIG. 6, a polymer-based upper insulating layer 50 having a low modulus of elasticity is applied to the upper region of the lower insulating layer 20, so that the upper end of the metal wire 40 is attached to the upper insulating layer 50. Do not accept and expose. Since the thickness of the upper insulating layer 50 depends on the height of the S-shaped metal wire 40, the height of the metal wire 40 is appropriately increased to increase the thickness of the upper insulating layer 50 serving as the stress absorbing function. It is important to set.

이어서, 도 7과 같이 상부 절연층(50) 상에 포토레지스트 패턴(60)을 형성하고, 이 포토레지스트 패턴(60)을 이용해서 노광 공정을 실시하여, 도 8과 같이 금속 와이어(40)의 상단을 상부 절연층(50)으로부터 노출시킨다. 이러한 노광 공정이 완료되면, 스트립 공정을 통해서 포토레지스트 패턴(60)을 제거한다.Subsequently, a photoresist pattern 60 is formed on the upper insulating layer 50 as shown in FIG. 7, and an exposure process is performed using the photoresist pattern 60. As shown in FIG. 8, the metal wire 40 is formed. The top is exposed from the upper insulating layer 50. When the exposure process is completed, the photoresist pattern 60 is removed through the strip process.

마지막으로, 도 9에 도시된 바와 같이 솔더 볼(80)을 노출된 금속 와이어(40)의 상단에 마운트한 후, 스크라이브 라인을 따라 웨이퍼(10)를 절단하여 개개의 반도체 칩으로 분리한다.Finally, as shown in FIG. 9, the solder balls 80 are mounted on top of the exposed metal wires 40, and then the wafers 10 are cut along the scribe lines and separated into individual semiconductor chips.

[실시예 2]Example 2

도 10 및 도 11은 본 발명의 실시예 2에 따른 웨이퍼 레벨 패키지를 제조 공정 순서대로 나타낸 단면도이다.10 and 11 are cross-sectional views illustrating a wafer level package according to a second embodiment of the present invention in the order of manufacturing process.

실시예 1에서는 솔더 볼(80)이 금속 와이어(40)의 상단에 직접 마운트되므로, 솔더 볼(80)과 금속 와이어(40)간의 접촉 면적이 좁아서 접합 강도 측면에서 약간 문제가 있을 수 있다.In the first embodiment, since the solder ball 80 is mounted directly on the top of the metal wire 40, the contact area between the solder ball 80 and the metal wire 40 is narrow, which may cause some problems in terms of bonding strength.

이러한 문제 해결을 위해, 본 실시예 2에서는 도 10에서와 같이 금속 와이어(40)의 상단을 노출시키기 위해 상부 절연층(50)에 형성된 식각홈 내벽에 접합 보조층(70)을 증착한다. 접합 보조층(70)은 명칭대로 솔더 볼(80)과 금속 와이어(40)간의 접합을 보조하는 층으로서, 습윤성이 우수하고 솔더 성분의 확산을 방지하는 특성을 갖는다.In order to solve this problem, in the second embodiment, as shown in FIG. 10, the bonding auxiliary layer 70 is deposited on the inner wall of the etch groove formed in the upper insulating layer 50 to expose the upper end of the metal wire 40. The bonding auxiliary layer 70 is a layer that assists the bonding between the solder ball 80 and the metal wire 40 as its name, and has excellent wettability and prevents diffusion of solder components.

계속해서, 도 11을 참조로 솔더 볼(80)을 접합 보조층(70)상에 마운트한 후,스크라이브 라인을 따라 웨이퍼(10)를 절단하여 개개의 반도체 칩으로 분리한다.Subsequently, after mounting the solder ball 80 on the bonding auxiliary layer 70 with reference to FIG. 11, the wafer 10 is cut along the scribe line and separated into individual semiconductor chips.

이상에서 설명한 바와 같이 본 발명에 의하면, 금속 와이어가 상부 절연층으로 지지를 받게 되고, 이러한 금속 와이어 상단에 솔더 볼이 마운트되므로써, 우선 금속 와이어를 지지하는 강도가 강화되고, 또한 솔더 볼에 가해지는 열적 응력이 두꺼운 상부 절연층에서 흡수되므로써 솔더 볼에 크랙이 발생되는 현상이 억제된다.As described above, according to the present invention, since the metal wire is supported by the upper insulating layer and the solder ball is mounted on the upper end of the metal wire, the strength of supporting the metal wire is first strengthened, and the solder ball is applied to the solder ball. The thermal stress is absorbed in the thick upper insulating layer, thereby suppressing cracks in the solder balls.

이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.Although the preferred embodiments of the present invention have been illustrated and described above, the present invention is not limited to the above-described embodiments, and the present invention is not limited to the above-described claims, and the present invention is not limited to the scope of the present invention. Anyone with knowledge will be able to make various changes.

Claims

A semiconductor chip having bond pads formed on a surface thereof;

A lower insulating layer applied to a surface of the semiconductor chip to expose the bond pads;

Metal patterns deposited on the lower insulating layer, one end of which is connected to the respective bond pads and the other end of which has a bonding land;

An S-shaped metal wire having a lower end bonded to the bonding land of the metal pattern;

An upper insulating layer having a low modulus of elasticity formed on the lower insulating layer such that only an upper end of the metal wire is exposed; And

And a solder ball mounted on top of the metal wire exposed from the upper insulating layer.

The wafer level package of claim 1, wherein a bonding auxiliary layer is interposed between an upper end of the metal wire and a solder ball.