KR100321160B1 - Wafer level package - Google Patents
Wafer level package Download PDFInfo
- Publication number
- KR100321160B1 KR100321160B1 KR1019990064340A KR19990064340A KR100321160B1 KR 100321160 B1 KR100321160 B1 KR 100321160B1 KR 1019990064340 A KR1019990064340 A KR 1019990064340A KR 19990064340 A KR19990064340 A KR 19990064340A KR 100321160 B1 KR100321160 B1 KR 100321160B1
- Authority
- KR
- South Korea
- Prior art keywords
- ball
- insulating layer
- solder
- semiconductor chip
- wafer level
- Prior art date
Links
- 229910052751 metal Inorganic materials 0.000 claims abstract description 41
- 239000002184 metal Substances 0.000 claims abstract description 41
- 229910000679 solder Inorganic materials 0.000 claims abstract description 33
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 239000011810 insulating material Substances 0.000 claims 1
- 239000008393 encapsulating agent Substances 0.000 abstract description 4
- 239000007788 liquid Substances 0.000 abstract description 3
- 239000004642 Polyimide Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000012858 packaging process Methods 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000008646 thermal stress Effects 0.000 description 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 238000004148 unit process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Abstract
본 발명은 웨이퍼 레벨 패키지를 개시한다. 개시된 본 발명은, 반도체 칩의 일면에 본드 패드와 볼 랜드가 형성된다. 반도체 칩의 일면에 절연층이 형성되는데, 절연층에는 패드 노출홈과 볼 랜드 노출홈 각각이 형성되며, 각 노출홈은 트레이스 통로를 통해 연결된다. 트레이스 통로를 통해 지나가는 금속 와이어에 의해 본드 패드와 볼 랜드가 전기적으로 연결된다. 볼 랜드에 솔더 볼이 마운트되는데, 솔더 볼은 금속 와이어와 함께 볼 랜드에 마운트된다. 금속 와이어를 사용하는 대신에, 트레이스 통로에 융융성 솔더가 매립되어, 액상의 봉지제로 절연될 수도 있다.The present invention discloses a wafer level package. In the disclosed invention, a bond pad and a ball land are formed on one surface of a semiconductor chip. An insulating layer is formed on one surface of the semiconductor chip. Each of the pad exposing grooves and the ball land exposing grooves is formed in the insulating layer, and each of the exposing grooves is connected through a trace passage. The bond pads and the ball lands are electrically connected by metal wires passing through the trace passages. Solder balls are mounted on the ball lands, which are mounted on the ball lands with metal wires. Instead of using metal wires, fusible solder may be embedded in the trace passages and insulated with liquid encapsulant.
Description
본 발명은 웨이퍼 레벨 패키지에 관한 것으로서, 보다 구체적으로는 웨이퍼 상태에서 패키징 공정이 이루어지는 패키지에 관한 것이다.The present invention relates to a wafer level package, and more particularly to a package in which a packaging process is performed in a wafer state.
기존의 패키지는 웨이퍼를 먼저 스크라이브 라인을 따라 절단하여 개개의 반도체 칩으로 분리한 후, 개개의 반도체 칩별로 여러 가지 패키징 공정을 실시하는 것에 의해 제조되었다.Existing packages are manufactured by first cutting a wafer along a scribe line, separating the wafer into individual semiconductor chips, and then performing various packaging processes for each semiconductor chip.
그러나, 상기된 기존의 패키지는 개개의 반도체 칩별로 많은 단위 공정이 실시되어야 하기 때문에, 하나의 웨이퍼에서 제조되는 반도체 칩들을 고려하게 되면, 공정수가 너무 많다는 문제점을 안고 있다.However, since the conventional package described above requires many unit processes to be performed for each semiconductor chip, considering the semiconductor chips manufactured from one wafer, there is a problem that the number of processes is too large.
그래서, 최근에는 웨이퍼를 먼저 절단하지 않고 웨이퍼 상태에서 상기된 패키징 공정을 우선적으로 실시한 후, 최종적으로 스크라이브 라인을 따라 절단하여 패키지를 제조하는 방안이 제시되었다. 이러한 방법으로 제조된 패키지를 웨이퍼 레벨 패키지라 하는데, 이러한 종래의 패키지 3가지 유형을 도 1 내지 도 3을 참고로 하여 개략적으로 설명하면 다음과 같다.Therefore, in recent years, a method of manufacturing a package by first performing the above-described packaging process in a wafer state without cutting the wafer first and finally cutting along the scribe line has been proposed. A package manufactured in this manner is called a wafer level package. The three types of such conventional packages will be briefly described with reference to FIGS. 1 to 3.
먼저, 도 1을 참조로, 웨이퍼(1a)에 구성된 반도체 칩의 본드 패드(2a)가 웨이퍼(1a) 표면에 형성되어 있다. 본드 패드(2a)가 노출되도록, 폴리이미드와 같은 하부 절연층(3a)이 웨이퍼(1a) 표면에 형성되어 있다. 하부 절연층(3a) 표면에 하부 금속 패턴(4a)이 증착되어서 그의 일단이 본드 패드(2a)에 연결되어 있다. 하부 금속 패턴(4a)의 타단이 노출되도록, 폴리이미드와 같은 상부 절연층(5a)이 하부 절연층(3a) 표면에 형성되어 있다. 상부 절연층(5a)으로부터 노출된 하부 금속 패턴(4a)에 상부 금속 패턴(7a)이 증착되어 있다. 상부 금속 패턴(7a)에 솔더 볼(6a)이 마운트되어 있다.First, with reference to FIG. 1, the bond pad 2a of the semiconductor chip comprised in the wafer 1a is formed in the surface of the wafer 1a. The lower insulating layer 3a such as polyimide is formed on the surface of the wafer 1a so that the bond pads 2a are exposed. The lower metal pattern 4a is deposited on the surface of the lower insulating layer 3a, and one end thereof is connected to the bond pad 2a. An upper insulating layer 5a such as polyimide is formed on the surface of the lower insulating layer 3a so that the other end of the lower metal pattern 4a is exposed. The upper metal pattern 7a is deposited on the lower metal pattern 4a exposed from the upper insulating layer 5a. The solder ball 6a is mounted on the upper metal pattern 7a.
도 2에 도시된 패키지에서는 도전성 범프(3b)가 이용된다. 즉, 웨이퍼(1b)표면에는 금속 패턴(4b)이 증착되어 그의 일단이 본드 패드(2b)에 전기적으로 연결되어 있다. 금속 패턴(4b)의 타단을 노출시키는 비아홀을 갖는 레진과 같은 절연층(5b)이 웨이퍼(1b) 표면에 형성되어 있다. 절연층(5b)에 형성된 비아홀에 도전성 범프(3b)가 형성되고, 금속막(7b)이 도전성 범프(3b) 표면에 도금된다. 솔더 볼(6b)이 금속막(7b)상에 마운트된다.In the package shown in Fig. 2, a conductive bump 3b is used. That is, the metal pattern 4b is deposited on the surface of the wafer 1b, and one end thereof is electrically connected to the bond pad 2b. An insulating layer 5b such as a resin having a via hole exposing the other end of the metal pattern 4b is formed on the surface of the wafer 1b. The conductive bumps 3b are formed in the via holes formed in the insulating layer 5b, and the metal film 7b is plated on the surface of the conductive bumps 3b. The solder ball 6b is mounted on the metal film 7b.
한편, 도 3에 도시된 패키지는 도 1 및 도 2에 도시된 패키지 구조와 유사하고, 다만 절연층으로 BCB라는 레진이 이용된다. 즉, 웨이퍼(1c) 표면에 본드 패드(1c)가 노출되도록, 하부 절연층(3c)이 형성되어 있다. 금속 패턴(4c)이 하부 절연층(3c) 표면에 증착되어 그의 일단이 본드 패드(2c)에 연결되어 있다. 금속 패턴(4c)의 타단이 노출되도록, 상부 절연층(5c)이 하부 절연층(3c) 표면에 형성되어 있다. 노출된 금속 패턴(4c)의 타단에 접합 보조층(7c)이 형성되고, 솔더 볼(6c)이 접합 보조층(7c)상에 마운트되어 있다.Meanwhile, the package shown in FIG. 3 is similar to the package structure shown in FIGS. 1 and 2, except that BCB is used as the insulating layer. That is, the lower insulating layer 3c is formed so that the bond pad 1c may be exposed on the surface of the wafer 1c. A metal pattern 4c is deposited on the surface of the lower insulating layer 3c so that one end thereof is connected to the bond pad 2c. The upper insulating layer 5c is formed on the surface of the lower insulating layer 3c so that the other end of the metal pattern 4c is exposed. The bonding auxiliary layer 7c is formed at the other end of the exposed metal pattern 4c, and the solder balls 6c are mounted on the bonding auxiliary layer 7c.
상기된 3가지 유형의 종래 웨이퍼 레벨 패키지에서는 본드 패드와 솔더 볼간의 접속 매개체로서, 모두 동일하게 금속 패턴이 적용된다. 그런데, 금속 패턴은 전술된 바와 같이, 절연층 표면을 따라 배열되므로, 지지 구조가 매우 취약하다. 특히, 금속 패턴의 일부분이 솔더 볼이 마운트되는 볼 랜드로 이용되는데, 전술된 바와 같이 금속 패턴의 지지 구조가 매우 취약하기 때문에, 솔더 볼의 접합 강도도 당연히 취약해진다.In the above three types of conventional wafer level packages, the same metal pattern is applied as the connection medium between the bond pads and the solder balls. However, the metal pattern is arranged along the surface of the insulating layer, as described above, so that the support structure is very fragile. In particular, a part of the metal pattern is used as the ball land on which the solder ball is mounted. As described above, since the supporting structure of the metal pattern is very weak, the joint strength of the solder ball also becomes weak.
또한, 주지된 사실대로 반도체 칩과 패키지가 실장되는 보드간의 열팽창계수차이는 매우 크다. 따라서, 반도체 칩과 보드의 신축 정도가 크게 차이가 나게 되고, 이에 의해 솔더 볼에 열적 응력이 매우 심하게 인가된다. 그러므로, 솔더 볼은 이러한 열적 응력에 견딜 수 있는 강도를 가져야 하는데, 전술된 바와 같이 솔더 볼이 마운트되는 금속 패턴의 지지 구조가 매우 취약하기 때문에, 솔더 볼에 열적 응력에 의한 균열이 쉽게 발생되는 문제점이 있다. 뿐만 아니라, 지지 구조가 취약한 금속 패턴과 절연층 사이에서도 균열이 쉽게 발생된다.Also, as is well known, the thermal expansion coefficient difference between the semiconductor chip and the board on which the package is mounted is very large. Therefore, the degree of expansion and contraction of the semiconductor chip and the board is greatly different, whereby thermal stress is very severely applied to the solder ball. Therefore, the solder ball must have a strength that can withstand such thermal stress. As described above, since the support structure of the metal pattern on which the solder ball is mounted is very weak, the solder ball is easily cracked due to thermal stress. There is this. In addition, cracking easily occurs between the metal pattern and the insulating layer having a weak supporting structure.
따라서, 본 발명은 종래의 웨이퍼 레벨 패키지가 안고 있는 문제점을 해소하기 위해 안출된 것으로서, 금속 패턴 사용을 배제하고 대신에 지지 구조가 대폭 강화되는 다른 접속 매개체를 사용하므로써, 솔더 볼의 접합 강도를 대폭 강화시킬 수 있는 웨이퍼 레벨 패키지를 제공하는데 목적이 있다.Accordingly, the present invention has been made to solve the problems of the conventional wafer level package, and by using other connection media, which eliminates the use of metal patterns and greatly strengthens the support structure, the bonding strength of the solder balls can be greatly improved. The objective is to provide a wafer level package that can be enhanced.
도 1 내지 도 3은 종래의 웨이퍼 레벨 패키지의 3가지 유형을 나타낸 단면도.1 to 3 are cross-sectional views illustrating three types of conventional wafer level packages.
도 4 내지 도 8은 본 발명의 실시예 1에 따른 웨이퍼 레벨 패키지를 제조 공정 순서대로 나타낸 도면.4 through 8 illustrate wafer level packages according to Embodiment 1 of the present invention in the order of manufacturing process;
도 9는 본 발명의 주요부인 볼 랜드를 확대해서 나타낸 상세도.9 is an enlarged detail view of a ball land which is a main part of the present invention.
도 10은 본 발명의 실시예 2에 따른 웨이퍼 레벨 패키지를 나타낸 단면도.10 is a sectional view showing a wafer level package according to a second embodiment of the present invention.
- 도면의 주요 부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawing-
10 ; 웨이퍼 11 ; 본드 패드10; Wafer 11; Bond pad
20 ; 절연층 21 ; 트레이스 통로20; Insulating layer 21; Trace passage
30 ; 금속 와이어 31 ; 용융성 솔더30; Metal wire 31; Melt solder
40 ; 솔더 볼40; Solder ball
상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 웨이퍼 레벨 패키지는 다음과 같은 구성으로 이루어진다.In order to achieve the above object, the wafer level package according to the present invention has the following configuration.
반도체 칩의 일면에 본드 패드와 볼 랜드가 형성된다. 반도체 칩의 일면에 절연층이 형성되는데, 절연층에는 패드 노출홈과 볼 랜드 노출홈 각각이 형성되며, 각 노출홈은 트레이스 통로를 통해 연결된다. 트레이스 통로를 통해 지나가는 금속 와이어에 의해 본드 패드와 볼 랜드가 전기적으로 연결된다. 볼 랜드에 솔더 볼이 마운트되는데, 솔더 볼은 금속 와이어와 함께 볼 랜드에 마운트된다.Bond pads and ball lands are formed on one surface of the semiconductor chip. An insulating layer is formed on one surface of the semiconductor chip. Each of the pad exposing grooves and the ball land exposing grooves is formed in the insulating layer, and each of the exposing grooves is connected through a trace passage. The bond pads and the ball lands are electrically connected by metal wires passing through the trace passages. Solder balls are mounted on the ball lands, which are mounted on the ball lands with metal wires.
금속 와이어를 사용하는 대신에, 트레이스 통로에 융융성 솔더가 매립되어, 액상의 봉지제로 절연될 수도 있다. 물론, 볼 랜드는 솔더 볼 마운트를 위해 봉지제로부터 노출됨은 당연하다.Instead of using metal wires, fusible solder may be embedded in the trace passages and insulated with liquid encapsulant. Of course, the ball land is naturally exposed from the encapsulant for the solder ball mount.
상기된 본 발명의 구성에 의하면, 금속 패턴 대신에 금속 와이어가 사용되는데, 이 금속 와이어는 절연층에 형성된 트레이스 통로를 따라 지나가게 되므로, 그의 지지 구조가 매우 강화된다. 또한, 볼 랜드는 미리 반도체 칩에 형성되어 있으므로, 솔더 볼이 금속 와이어와 함께 볼 랜드에 마운트되면, 솔더 볼의 접합 강도 역시 대폭 강화된다.According to the above-described configuration of the present invention, a metal wire is used instead of the metal pattern, which passes along the trace passage formed in the insulating layer, so that its supporting structure is greatly strengthened. In addition, since the ball land is formed in the semiconductor chip in advance, when the solder ball is mounted on the ball land together with the metal wire, the bonding strength of the solder ball is also greatly enhanced.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.Best Mode for Carrying Out the Invention Preferred embodiments of the present invention will now be described based on the accompanying drawings.
[실시예 1]Example 1
도 4 내지 도 8은 본 발명의 실시예 1에 따른 웨이퍼 레벨 패키지를 제조 공정 순서대로 나타낸 도면이고, 도 9는 본 발명의 주요부인 볼 랜드를 확대해서 나타낸 상세도이다.4 to 8 are views showing the wafer level package according to the first embodiment of the present invention in the order of manufacturing process, and Fig. 9 is an enlarged detailed view showing the ball land which is the main part of the present invention.
먼저, 도 6을 참조로 하여, 웨이퍼(10)에는 복수개의 반도체 칩이 구성되고, 각 반도체 칩의 본드 패드(11)가 반도체 칩의 중앙 표면을 따라 배치되는데, 이에 부가하여 볼 랜드(12)가 반도체 칩의 외곽을 따라 배치된다. 즉, 본 발명에서는 반도체 칩에 미리 볼 랜드(12)를 형성하게 된다.First, referring to FIG. 6, a plurality of semiconductor chips are formed on the wafer 10, and bond pads 11 of each semiconductor chip are disposed along the central surface of the semiconductor chip, in addition to the ball lands 12. Is disposed along the periphery of the semiconductor chip. That is, in the present invention, the ball land 12 is formed in advance on the semiconductor chip.
이를 전제로, 도 4와 같이 웨이퍼(10) 표면에 폴리이미드와 같은 절연층(20)을 도포한다. 이어서, 도 5 및 도 5의 Ⅵ 부위를 확대해서 나타낸 도 6에 도시된 바와 같이, 절연층(20)을 식각하여 트레이스 통로(21)를 형성한다. 도 6에 명확학게 도시된 바와 같이, 트레이스 통로(21)의 양단 각각은 본드 패드(11)와 볼 랜드(12)를 노출시키게 된다. 따라서, 트레이스 통로(21)의 일단이 패드 노출홈이되고, 타단이 볼 랜드 노출홈이 된다.On this premise, an insulating layer 20 such as polyimide is coated on the surface of the wafer 10 as shown in FIG. 4. Subsequently, as illustrated in FIG. 6, which shows an enlarged portion VI of FIGS. 5 and 5, the insulating layer 20 is etched to form a trace passage 21. As clearly shown in FIG. 6, each end of the trace passage 21 exposes the bond pad 11 and the ball land 12. Accordingly, one end of the trace passage 21 becomes a pad exposure groove and the other end becomes a ball land exposure groove.
한편, 본드 패드(11)와 볼 랜드(12)는 도 7과 같이, 금속 와이어(30)에 의해 전기적으로 연결된다. 보다 구체적으로, 도 9에 도시된 바와 같이, 볼 랜드(12)의 중앙 부위가 금속 와이어(30)가 본딩되는 본딩 랜드(13)가 된다. 한편, 본딩 랜드(13)를 포함한 볼 랜드(12) 전체에 후술되는 솔더 볼이 마운트되는 영역이 되므로, 솔더 볼의 접합 강도 향상을 위해 구리, 은, 금, 팔라듐을 볼 랜드(12) 표면에 도금하는 것이 바람직하다. 또는, 공지된 기술인 3층 구조의 접합 보조층을 볼 랜드(12)에 형성할 수도 있다.Meanwhile, the bond pad 11 and the ball land 12 are electrically connected to each other by the metal wire 30 as shown in FIG. 7. More specifically, as shown in FIG. 9, the central portion of the ball land 12 becomes the bonding land 13 to which the metal wire 30 is bonded. On the other hand, since the solder balls described later are mounted on the entire ball land 12 including the bonding land 13, copper, silver, gold, and palladium are placed on the surface of the ball land 12 in order to improve the bonding strength of the solder balls. It is preferable to plate. Alternatively, the joining auxiliary layer having a three-layer structure, which is a known technique, may be formed on the ball land 12.
계속해서, 도 7을 참조로, 본드 패드(11)와 볼 랜드(12)를 연결하는 금속 와이어(30)는 절연층(20)으로부터 돌출되지 않고 트레이스 통로(21)를 통해 지나가게 된다. 즉, 와이어 본딩 후, 도 7에 도시된 화살표 방향으로 금속 와이어(30)을 눌러서 트레이스 통로(21)에 수용되도록 한다.7, the metal wire 30 connecting the bond pad 11 and the ball lands 12 passes through the trace passage 21 without protruding from the insulating layer 20. That is, after wire bonding, the metal wire 30 is pressed in the direction of the arrow shown in FIG. 7 to be accommodated in the trace passage 21.
이어서, 도 8에 도시된 바와 같이, 솔더 볼(40)을 볼 랜드(12)에 마운트하는데, 이때 솔더 볼(40)은 금속 와이어(30)와 함께 볼 랜드(12)에 견고히 마운트된다. 마지막으로, 스크라이브 라인을 따라 웨이퍼(10)를 절단하여 개개의 반도체 칩으로 분리한다.Subsequently, as shown in FIG. 8, the solder balls 40 are mounted to the ball lands 12, wherein the solder balls 40 are firmly mounted to the ball lands 12 together with the metal wires 30. Finally, the wafer 10 is cut along the scribe line and separated into individual semiconductor chips.
[실시예 2]Example 2
도 10은 본 발명의 실시예 2에 따른 웨이퍼 레벨 패키지를 나타낸 단면도이다. 도 10에 도시된 바와 같이, 실시예 2에 따른 패키지에서는 접속 매개체로서 금속 와이어 대신에 용융성 솔더(31)가 사용된다. 즉, 절연층(20)에 형성된 트레이스통로를 용융성 솔더(31)를 채운 다음, 액상 봉지제 또는 폴리이미드로 솔더(31)를 덮어서 절연시킨다. 용융성 솔더(31)는 시간이 경과하게 되면 자연히 경화되어 견고한 고체 상태가 변하게 된다.10 is a cross-sectional view showing a wafer level package according to a second embodiment of the present invention. As shown in Fig. 10, in the package according to the second embodiment, a molten solder 31 is used instead of a metal wire as a connection medium. That is, the trace passage formed in the insulating layer 20 is filled with the molten solder 31, and then insulated by covering the solder 31 with a liquid encapsulant or polyimide. The molten solder 31 hardens naturally over time to change the solid solid state.
이상에서 설명한 바와 같이 본 발명에 의하면, 금속 패턴 대신에 절연층의 트레이스 통로에 수용되는 금속 와이어가 사용되므로써, 금속 와이어를 지지하는 구조가 대폭 강화된다. 특히, 볼 랜드는 반도체 칩에 미리 형성되어 있고, 이 볼 랜드에 금속 와이어와 함께 솔더 볼이 마운트되므로써, 솔더 볼의 접합 강도 역시 대폭 강화된다.As described above, according to the present invention, the metal wire accommodated in the trace passage of the insulating layer is used instead of the metal pattern, thereby greatly strengthening the structure for supporting the metal wire. In particular, the ball land is formed in advance in the semiconductor chip, and the solder ball is mounted together with the metal wire on the ball land, so that the bonding strength of the solder ball is also greatly enhanced.
특히, 본 발명에서는 금속을 패터닝하는 공정 전체가 배제되고 대신에 간단한 와이어 본딩 공정이 적용되므로써, 패키징 공정이 매우 간단해지는 잇점도 있다.In particular, in the present invention, the entire process of patterning the metal is eliminated, and a simple wire bonding process is applied instead, thereby making the packaging process very simple.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.Although the preferred embodiments of the present invention have been illustrated and described above, the present invention is not limited to the above-described embodiments, and the present invention is not limited to the above-described claims, and the present invention is not limited to the scope of the present invention. Anyone with knowledge will be able to make various changes.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990064340A KR100321160B1 (en) | 1999-12-29 | 1999-12-29 | Wafer level package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990064340A KR100321160B1 (en) | 1999-12-29 | 1999-12-29 | Wafer level package |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010061798A KR20010061798A (en) | 2001-07-07 |
| KR100321160B1 true KR100321160B1 (en) | 2002-03-18 |
Family
ID=19631639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990064340A KR100321160B1 (en) | 1999-12-29 | 1999-12-29 | Wafer level package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100321160B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100915761B1 (en) * | 2007-07-27 | 2009-09-04 | 주식회사 네패스 | Semiconductor and fabricating method thereof |
-
1999
- 1999-12-29 KR KR1019990064340A patent/KR100321160B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010061798A (en) | 2001-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2825083B2 (en) | Semiconductor element mounting structure | |
| US5874784A (en) | Semiconductor device having external connection terminals provided on an interconnection plate and fabrication process therefor | |
| KR101376265B1 (en) | Wiring board and its fabricating method | |
| KR100315030B1 (en) | Manufacturing method of semiconductor package | |
| KR960019680A (en) | Semiconductor device package method and device package | |
| KR20030008616A (en) | Bumped chip carrier package using lead frame and method for manufacturing the same | |
| US6252178B1 (en) | Semiconductor device with bonding anchors in build-up layers | |
| KR980012316A (en) | Semiconductor device and manufacturing method thereof | |
| US7384805B2 (en) | Transfer mold semiconductor packaging processes | |
| KR100321160B1 (en) | Wafer level package | |
| KR20010061784A (en) | Chip scale package and method of fabricating the same | |
| KR100343454B1 (en) | Wafer level package | |
| JP3889311B2 (en) | Printed wiring board | |
| KR100596764B1 (en) | wafer level package and method of fabricating the same | |
| KR100321162B1 (en) | Wafer level package and method of fabricating the same | |
| KR100303354B1 (en) | chip size package and method of fabricating the same | |
| KR100336576B1 (en) | Wafer level package | |
| KR100481424B1 (en) | Method for manufacturing chip scale package | |
| KR100325459B1 (en) | Chip size package manufacturing method | |
| KR20010061792A (en) | Wafer level package | |
| KR100753403B1 (en) | Wafer level package and method for fabricating the same | |
| KR20010061786A (en) | Wafer level package and method of fabricating the same | |
| KR20010003456A (en) | wafer level package and method of fabricating the same | |
| JPH0362937A (en) | Manufacture of film carrier type semiconductor device | |
| JPH03268438A (en) | Semiconductor device and manufacture thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101224 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |