KR100343454B1 - Wafer level package - Google Patents
Wafer level package Download PDFInfo
- Publication number
- KR100343454B1 KR100343454B1 KR1019990049435A KR19990049435A KR100343454B1 KR 100343454 B1 KR100343454 B1 KR 100343454B1 KR 1019990049435 A KR1019990049435 A KR 1019990049435A KR 19990049435 A KR19990049435 A KR 19990049435A KR 100343454 B1 KR100343454 B1 KR 100343454B1
- Authority
- KR
- South Korea
- Prior art keywords
- pad
- metal wiring
- package
- wafer level
- insulating layer
- Prior art date
Links
- 239000002184 metal Substances 0.000 claims abstract description 57
- 229910052751 metal Inorganic materials 0.000 claims abstract description 57
- 239000004065 semiconductor Substances 0.000 claims abstract description 35
- 239000000463 material Substances 0.000 claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 abstract description 29
- 229910000679 solder Inorganic materials 0.000 abstract description 27
- 238000000034 method Methods 0.000 description 42
- 230000008569 process Effects 0.000 description 40
- 230000008707 rearrangement Effects 0.000 description 8
- 238000001459 lithography Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 229920000642 polymer Polymers 0.000 description 6
- 239000010409 thin film Substances 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 238000001465 metallisation Methods 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 3
- 230000004907 flux Effects 0.000 description 3
- 238000007639 printing Methods 0.000 description 3
- 238000007650 screen-printing Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 238000005304 joining Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 239000007779 soft material Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000013013 elastic material Substances 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 웨이퍼 레벨 패키지에 관한 것으로서, 칩패드가 형성된 반도체칩과, 상기 칩패드의 상면이 노출되도록 상기 반도체칩의 상측에 형성된 하부 절연층과, 상기 칩패드에 일단이 연결되도록 상기 하부 절연층의 상측에 형성된 금속배선과, 상기 금속배선의 타단 상면이 노출되도록 금속배선의 상측에 형성된 상부 절연층과, 상기 금속배선의 타단에 형성되고 전기전도성을 갖는 저탄성계수의 재료로 만들어진 완충패드와, 상기 완충패드에 솔더볼이 접합되어 형성된 범프로 구성된 것을 포함한 여러 가지 형태의 웨이퍼 레벨 패키지와 이러한 패키지를 구현하기 위한 제조방법을 제공함으로써 패키지와 인쇄회로기판 사이에서 발생되어 범프에 집중되는 응력을 완화시켜 패키지의 솔더 접합 신뢰성이 향상되도록 한 것이다.The present invention relates to a wafer-level package, comprising a semiconductor chip having a chip pad, a lower insulating layer formed on an upper side of the semiconductor chip to expose an upper surface of the chip pad, and a lower insulating layer connected to one end of the chip pad. A metal wiring formed on the upper side of the metal wiring, an upper insulating layer formed on the upper side of the metal wiring so that the other end surface of the metal wiring is exposed, a buffer pad made of a material of low elastic modulus formed on the other end of the metal wiring and having electrical conductivity; In addition, the present invention provides various types of wafer-level packages, including bumps formed by solder balls bonded to the buffer pads, and a manufacturing method for implementing the packages, thereby relieving stress generated between the package and the printed circuit board. This is to improve the solder joint reliability of the package.
Description
본 발명은 웨이퍼 레벨 패키지에 관한 것으로서, 특히 패키지의 솔더 접합 신뢰성이 향상되도록 패키지를 인쇄회로기판에 실장하는 경우 패키지와 인쇄회로기판 사이에서 발생되어 범프 및 배선에 집중되는 응력을 완화시키는 구조의 웨이퍼 레벨 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wafer level package, and more particularly, to a wafer structured to relieve stress generated between a package and a printed circuit board to concentrate on bumps and wiring when the package is mounted on a printed circuit board to improve solder bonding reliability of the package. It's about a level package.
도 1은 종래 기술에 따른 웨이퍼 레벨 패키지가 도시된 단면도이고, 도 2 및 도 3은 종래 기술에 따른 웨이퍼 레벨 패키지를 제조하는 과정이 도시된 플로우챠트 및 구성도이고, 도 4는 종래의 웨이퍼 레벨 패키지가 인쇄회로기판에 실장된 상태가 도시된 단면도이다.1 is a cross-sectional view showing a wafer level package according to the prior art, Figures 2 and 3 is a flow chart and configuration diagram showing a process of manufacturing a wafer level package according to the prior art, Figure 4 is a conventional wafer level A cross-sectional view showing a state in which a package is mounted on a printed circuit board.
상기한 도 1을 참조하면, 종래 기술에 따른 웨이퍼 레벨 패키지는 소정 위치에 칩패드(2)가 형성된 반도체칩(1)과, 상기 칩패드(2)의 상면이 노출되도록 상기 반도체칩(1)의 상측에 형성된 하부 절연층(3)과, 상기 칩패드(2)에 일단이 연결되도록 상기 하부 절연층(3)의 상면에 형성된 금속배선(4)과, 상기 금속배선(4)의 타단 상면이 노출되도록 금속배선(4)의 상측에 형성된 상부 절연층(5)과, 상기 금속배선(4) 중 상부 절연층(5)이 형성되지 않은 타단 부분의 상면에 형성된 UBM층(6)과, 상기 UBM층(6)의 상면에 솔더볼이 접합되어 형성된 범프(7)로 구성된다.Referring to FIG. 1, a wafer level package according to the related art includes a semiconductor chip 1 having a chip pad 2 formed at a predetermined position, and the semiconductor chip 1 so that the top surface of the chip pad 2 is exposed. A lower insulating layer 3 formed on the upper side of the upper surface, a metal wiring 4 formed on the upper surface of the lower insulating layer 3 so that one end is connected to the chip pad 2, and an upper surface of the other end of the metal wiring 4. The upper insulating layer 5 formed on the upper side of the metal wiring 4 so as to be exposed, the UBM layer 6 formed on the upper surface of the other end of the metal wiring 4 on which the upper insulating layer 5 is not formed; It is composed of a bump (7) formed by bonding a solder ball to the upper surface of the UBM layer (6).
상기와 같이 구성된 종래의 웨이퍼 레벨 패키지를 제조하는 과정을 도 2 및도 3을 참조하여 설명하면 다음과 같다.A process of manufacturing a conventional wafer level package configured as described above will be described with reference to FIGS. 2 and 3.
먼저, S1에서 반도체칩(1)의 상측에 고분자 절연 재료를 코팅한 후 S3에서 포토레지스트를 이용한 리쏘그라피 공정을 수행함으로써 S5에서 반도체칩(1)에 형성된 칩패드(2)의 상면이 노출되도록 상기 반도체칩(1)의 상측에 하부 절연층(3)을 형성시킨다.First, by coating a polymer insulating material on the upper side of the semiconductor chip 1 in S1 and performing a lithography process using a photoresist in S3 to expose the top surface of the chip pad 2 formed on the semiconductor chip 1 in S5. The lower insulating layer 3 is formed on the semiconductor chip 1.
여기서, 상기한 S3의 과정은 반도체칩(1)에 코팅된 고분자 절연 재료의 상면에 포토레지스트를 도포하는 단계와, 상기 포토레지스트를 마스크를 이용하여 선택적으로 노광한 후 현상하는 단계와, 상기 고분자 절연 재료 중 상기 칩패드(2)의 상측에 위치된 부분이 제거되도록 식각하는 단계와, 상기 고분자 절연 재료의 상측에 남아있는 포토레지스트를 박리하는 단계로 이루어지며, 상기한 단계들을 통해 원하는 형태로 패터닝된 고분자 절연 재료가 노에서 소정 온도로 가열되어 경화되는 단계를 거치면 상기 하부 절연층(3)의 형성이 끝난다.Here, the process of S3 is a step of applying a photoresist on the upper surface of the polymer insulating material coated on the semiconductor chip 1, the step of selectively exposing the photoresist using a mask and then developing, and the polymer Etching to remove the portion of the insulating material located on the upper side of the chip pad 2, and peeling off the photoresist remaining on the upper side of the polymer insulating material, through the steps described above When the patterned polymer insulating material is heated to a predetermined temperature in a furnace and cured, formation of the lower insulating layer 3 is completed.
상기와 같이 하부 절연층(3)이 형성되면 S7에서 상기 칩패드(2)를 재배치하기 위한 금속배선(4)을 형성시키기 위하여 상기 하부 절연층(3)의 상면에 스퍼터링을 통해 3층 구조의 금속 박막을 형성한다. 이후, S9에서 포토레지스트를 이용한 리쏘그라피 공정을 수행함으로써 S11에서 상기 하부 절연층(3)의 상측에 일단이 상기 칩패드(2)에 연결된 금속배선(4)을 형성시킨다.When the lower insulating layer 3 is formed as described above, a three-layer structure is formed through sputtering on the upper surface of the lower insulating layer 3 to form the metal wiring 4 for repositioning the chip pad 2 in S7. Form a metal thin film. Thereafter, a lithography process using a photoresist is performed at S9 to form a metal interconnection 4 having one end connected to the chip pad 2 at an upper side of the lower insulating layer 3 in S11.
이때, 상기한 S7의 과정은 3층 구조의 금속 박막을 형성하기 위하여 3가지 종류의 금속을 각각 순차적으로 증착하는 단계를 포함하고, 상기 금속 박막의 두께는 필요에 따라 전해도금을 이용하여 증가시킬 수 있다.In this case, the process of S7 includes the step of sequentially depositing three kinds of metals, respectively, to form a metal thin film having a three-layer structure, the thickness of the metal thin film may be increased by using electroplating as needed. Can be.
또한, 상기한 S9의 과정은 금속 박막 종류에 따라 알맞은 식각액을 선택하여 각각의 금속 박막을 순차적으로 식각하는 단계를 포함한다.In addition, the process of S9 includes the steps of sequentially etching each metal thin film by selecting an appropriate etchant according to the metal thin film type.
상기와 같이 금속배선(4)이 형성되면 S13, S15에서 상기 금속배선(4)의 상측에 다시 고분자 절연 재료를 코팅한 후 리쏘그라피 공정을 수행함으로써 S17에서 금속배선(4)의 상측에 상기 금속배선(4)의 타단 상면이 노출되도록 상부 절연층(5)을 형성시킨다.When the metal wiring 4 is formed as described above, the polymer insulating material is coated on the upper side of the metal wiring 4 again in S13 and S15, and then the lithography process is performed, thereby performing the lithography process on the metal wiring 4 above the metal wiring 4. The upper insulating layer 5 is formed to expose the other end surface of the wiring 4.
이후, S19에서 상기 금속배선(4)의 타단에 스크린 마스크를 이용하여 UBM층(6)을 형성한 다음, S21에서 상기 UBM층(6) 위에 솔더볼을 부착하고 S23에서 리플로우 공정을 수행하여 S25에서 상기 UBM층(6)의 상면에 접합된 솔더볼로 이루어진 범프(7)를 형성한다.Subsequently, in step S19, a UBM layer 6 is formed on the other end of the metal wiring 4 by using a screen mask. Then, in S21, a solder ball is attached onto the UBM layer 6 and a reflow process is performed in S23. In to form a bump (7) consisting of a solder ball bonded to the upper surface of the UBM layer (6).
이때, 상기한 S21의 과정은 UBM층(6)에 솔더볼을 부착하기 전에 상기 솔더볼과 UBM층(6)의 접합성을 좋게 하기 위해 상기 UBM층(6)의 상면에 플럭스나 솔더 페이스트를 도포하는 단계를 포함한다.At this time, the process of S21 is a step of applying a flux or solder paste on the upper surface of the UBM layer 6 in order to improve the adhesion between the solder ball and the UBM layer 6 before attaching the solder ball to the UBM layer 6 It includes.
상기한 바와 같이 범프(7) 형성 과정까지 끝나면 S27에서 소정 크기로 자르는 소잉(Sawing) 공정을 수행하여 웨이퍼 레벨 패키지를 완성한다.As described above, when the bump 7 is formed, a sawing process of cutting to a predetermined size is performed in S27 to complete the wafer level package.
이와 같이 웨이퍼 레벨 패키지가 완성되면 도 4에 도시된 바와 같이 상기한 웨이퍼 레벨 패키지의 범프(7)가 인쇄회로기판(11)의 기판패드(12)와 대응되어 접합되도록 상기 인쇄회로기판(11)의 상측에 웨이퍼 레벨 패키지를 실장한다.When the wafer level package is completed as described above, as shown in FIG. 4, the bump 7 of the wafer level package corresponds to the substrate pad 12 of the printed circuit board 11 to be bonded to each other. The wafer level package is mounted on the upper side.
그런데, 상기와 같은 종래의 웨이퍼 레벨 패키지 및 그 제조방법에서는, 반도체칩(1)과 인쇄회로기판(11) 사이에서 발생되어 범프(7)로 집중되는 응력을 완화시키기 위하여 상기 범프(7)를 형성하는 솔더볼의 크기를 마이크로 비지에이의 경우보다 약 1.5배 정도 크게 하는 방법(마이크로 비지에이의 솔더볼 직경: 0.33㎜, 웨이퍼 레벨 패키지의 솔더볼 직경: 0.45㎜)을 사용하는데, 이렇게 솔더볼의 크기를 키우는 방법은 50핀 이상의 다핀 구조를 가진 패키지에서는 허용 가능한 솔더볼의 피치로 인해 한계가 있으므로 종래 기술은 다핀 구조의 패키지에 적용시 반도체칩(1)과 인쇄회로기판(11) 사이에서 발생되는 응력을 완화시킬 수 없게 된다.However, in the conventional wafer level package and the method of manufacturing the same, the bump 7 is removed to relieve stress generated between the semiconductor chip 1 and the printed circuit board 11 and concentrated on the bump 7. The size of the solder balls to be formed is about 1.5 times larger than that of the micro-visi (the solder ball diameter of the micro-visi is 0.33 mm and the solder ball diameter of the wafer-level package is 0.45 mm). The method has limitations due to the allowable pitch of solder balls in a package having a multi-pin structure of 50 pins or more, so that the prior art reduces stress generated between the semiconductor chip 1 and the printed circuit board 11 when applied to a multi-pin package. You won't be able to.
따라서, 종래 기술에 따른 웨이퍼 레벨 패키지 및 그 제조방법은 반도체칩(1)과 인쇄회로기판(11) 사이에서 발생하는 응력이 모두 범프(7)로 집중될 수밖에 없는 구조이기 때문에 상기 범프(7) 및 그 접합 구조가 취약해져 범프(7)에 크랙이 발생하는 등 패키지의 솔더 접합 신뢰성이 크게 떨어지는 문제점이 있었다.Therefore, the wafer level package according to the prior art and the method of manufacturing the bump 7 because the stress generated between the semiconductor chip 1 and the printed circuit board 11 must be concentrated in the bump (7). And there is a problem in that the solder joint reliability of the package is greatly reduced, such as the bonding structure is weak and cracks in the bump (7).
또한, 종래의 패키지 및 그 제조방법은, 범프(7)에 집중되는 응력을 완화하기 위하여 금속배선(4)의 하측에 형성된 하부 절연층(3)에 열팽창률이 큰 저탄성 재료를 사용하기 때문에 결과적으로 상기 범프(7)의 응력이 조금 감소되는 대신 상기 금속배선(4)에 응력이 발생되어 배선 신뢰성이 저하되는 문제점이 있었다.In addition, the conventional package and its manufacturing method use a low-elastic material having a high thermal expansion coefficient for the lower insulating layer 3 formed under the metal wiring 4 in order to alleviate the stress concentrated on the bumps 7. As a result, the stress of the bumps 7 is slightly reduced, but a stress is generated in the metal wires 4, thereby deteriorating wiring reliability.
또한, 종래의 패키지 및 그 제조방법은, 금속배선(4)이 3층 금속막 구조로 되어 있을 뿐만 아니라 상기 금속배선(4)을 보호하기 위한 상, 하부 절연층(5)(3)을 형성시켜야 하기 때문에 금속배선(4) 및 상, 하부 절연층(5)(3)으로 인해 제조공정이 매우 복잡함은 물론 상기 금속배선(4)을 형성하기 위해 고가의 금속 증착 장비 및 금속 도금 장비가 필요하여 제조단가가 높은 문제점이 있었다.In addition, in the conventional package and its manufacturing method, not only the metal wiring 4 has a three-layer metal film structure but also upper and lower insulating layers 5 and 3 for protecting the metal wiring 4. Since the metallization (4) and the upper and lower insulating layers (5) and (3) must be complicated, expensive metal deposition equipment and metal plating equipment are needed to form the metallization (4). There was a problem that the manufacturing cost is high.
상기한 바와 같은 문제점을 감안하여 안출한 본 발명의 목적은, 패키지를 인쇄회로기판에 실장하는 경우 패키지와 인쇄회로기판 사이에서 발생되어 범프에 집중되는 응력을 전기전도성을 갖는 저탄성계수의 재료를 이용하여 완화함으로써 패키지의 솔더 접합 신뢰성이 향상되도록 하는 웨이퍼 레벨 패키지를 제공함에 있다.SUMMARY OF THE INVENTION An object of the present invention devised in view of the above-described problems is to provide a low elastic modulus material having electrical conductivity in a stress generated between a package and a printed circuit board and concentrated on a bump when the package is mounted on a printed circuit board. The present invention provides a wafer-level package that can be alleviated to improve solder joint reliability of the package.
또한, 본 발명의 다른 목적은, 반도체칩의 칩패드와 범프를 전기적으로 연결하기 위한 배선을 전기전도성을 갖는 저탄성계수의 재료를 이용하여 형성함으로써 배선 신뢰성이 향상됨은 물론, 제조공정이 단순화되고 제조단가가 낮아지도록 하는 웨이퍼 레벨 패키지을 제공함에 있다.In addition, another object of the present invention is to form a wiring for electrically connecting the chip pad and the bump of the semiconductor chip using a material of low elastic modulus having electrical conductivity, thereby improving wiring reliability and simplifying the manufacturing process. It is to provide a wafer-level package to lower the manufacturing cost.
도 1은 종래 기술에 따른 웨이퍼 레벨 패키지가 도시된 단면도,1 is a cross-sectional view showing a wafer level package according to the prior art;
도 2 및 도 3은 종래 기술에 따른 웨이퍼 레벨 패키지를 제조하는 과정이 도시된 플로우챠트 및 구성도,2 and 3 are a flowchart and a configuration diagram showing a process of manufacturing a wafer level package according to the prior art,
도 4는 종래의 웨이퍼 레벨 패키지가 인쇄회로기판에 실장된 상태가 도시된 단면도,4 is a cross-sectional view showing a state in which a conventional wafer level package is mounted on a printed circuit board;
도 5는 본 발명의 제 1실시 예에 따른 웨이퍼 레벨 패키지가 도시된 단면도,5 is a cross-sectional view showing a wafer level package according to a first embodiment of the present invention;
도 6은 본 발명의 제 1실시 예에 따른 패키지를 제조하는 과정이 도시된 구성도,6 is a configuration diagram illustrating a process of manufacturing a package according to a first embodiment of the present invention;
도 7은 본 발명의 제 1실시 예에 따른 패키지가 인쇄회로기판에 실장된 상태의 일례가 도시된 단면도,7 is a cross-sectional view showing an example of a state in which a package according to the first embodiment of the present invention is mounted on a printed circuit board;
도 8은 본 발명의 제 1실시 예에 따른 패키지가 인쇄회로기판에 실장된 상태의 또 다른 일례가 도시된 단면도,8 is a cross-sectional view showing another example of a state in which a package according to the first embodiment of the present invention is mounted on a printed circuit board;
도 9는 본 발명의 제 2실시 예에 따른 웨이퍼 레벨 패키지가 도시된 단면도,9 is a sectional view showing a wafer level package according to a second embodiment of the present invention;
도 10은 본 발명의 제 2실시 예에 따른 패키지가 인쇄회로기판에 실장된 상태가 도시된 단면도,10 is a cross-sectional view showing a state in which a package is mounted on a printed circuit board according to a second embodiment of the present invention;
도 11은 본 발명의 제 3실시 예에 따른 웨이퍼 레벨 패키지가 도시된 단면도,11 is a sectional view showing a wafer level package according to a third embodiment of the present invention;
도 12 및 도 13은 본 발명의 제 3실시 예에 따른 패키지를 제조하는 과정이 도시된 플로우챠트 및 구성도,12 and 13 are a flowchart and a configuration diagram illustrating a process of manufacturing a package according to a third embodiment of the present invention;
도 14는 본 발명의 제 3실시 예에 따른 패키지가 인쇄회로기판에 실장된 상태가 도시된 단면도,14 is a cross-sectional view showing a state in which a package is mounted on a printed circuit board according to a third embodiment of the present invention;
도 15는 본 발명의 제 3실시 예에 따른 웨이퍼 레벨 패키지의 변형례가 도시된 단면도,15 is a sectional view showing a modification of the wafer-level package according to the third embodiment of the present invention;
도 16은 상기한 제 3실시 예의 변형례에 따른 패키지가 인쇄회로기판에 실장된 상태가 도시된 단면도,16 is a cross-sectional view showing a state in which a package according to a modification of the third embodiment is mounted on a printed circuit board;
도 17은 본 발명의 제 4실시 예에 따른 웨이퍼 레벨 패키지가 도시된 단면도,17 is a cross-sectional view showing a wafer level package according to a fourth embodiment of the present invention;
도 18 및 도 19는 본 발명의 제 4실시 예에 따른 패키지를 제조하는 과정이 도시된 플로우챠트 및 구성도,18 and 19 are a flowchart and a configuration diagram illustrating a process of manufacturing a package according to a fourth embodiment of the present invention;
도 20은 본 발명의 제 4실시 예에 따른 패키지가 인쇄회로기판에 실장된 상태가 도시된 단면도이다.20 is a cross-sectional view illustrating a package mounted on a printed circuit board according to a fourth embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
50, 150, 250, 350 : 반도체칩 52, 152, 252, 352 : 칩패드50, 150, 250, 350: semiconductor chips 52, 152, 252, 352: chip pads
54, 154 : 하부 절연층 56, 156 : 금속배선54, 154: lower insulation layer 56, 156: metal wiring
58, 158 : 상부 절연층 60 : 완충패드58, 158: upper insulating layer 60: buffer pad
62, 162, 262, 362 : 범프 256, 356 : 패드 재배치용 연결배선62, 162, 262, 362: bump 256, 356: pad repositioning wiring
상기한 바와 같은 본 발명의 목적을 달성하기 위하여, 칩패드가 형성된 반도체칩과, 상기 칩패드의 상면이 노출되도록 상기 반도체칩의 상측에 형성된 하부 절연층과, 상기 칩패드에 일단이 연결되도록 상기 하부 절연층의 상측에 형성된 금속배선과, 상기 금속배선의 타단 상면이 노출되도록 금속배선의 상측에 형성된 상부 절연층과, 상기 금속배선의 타단에 소정 높이를 갖도록 형성되고 전기전도성을 갖는 저탄성계수의 재료로 만들어진 범프로 구성된 것을 특징으로 하는 웨이퍼 레벨 패키지가 제공된다.In order to achieve the object of the present invention as described above, a semiconductor chip with a chip pad, a lower insulating layer formed on the upper side of the semiconductor chip so that the upper surface of the chip pad is exposed, and the one end is connected to the chip pad A low elastic modulus having an electrical conductivity and a metal wiring formed on the upper side of the lower insulating layer, an upper insulating layer formed on the upper side of the metal wiring so as to expose the other end surface of the metal wiring, and having a predetermined height on the other end of the metal wiring. A wafer level package is provided, comprising a bump made of a material.
이하, 본 발명의 실시 예를 첨부한 도면을 참조하여 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
도 5는 본 발명의 제 1실시 예에 따른 웨이퍼 레벨 패키지가 도시된 단면도이고, 도 6은 본 발명의 제 1실시 예에 따른 패키지를 제조하는 과정이 도시된 구성도이고, 도 7은 본 발명의 제 1실시 예에 따른 패키지가 인쇄회로기판에 실장된 상태의 일례가 도시된 단면도이고, 도 8은 본 발명의 제 1실시 예에 따른 패키지가 인쇄회로기판에 실장된 상태의 또 다른 일례가 도시된 단면도이다.5 is a cross-sectional view showing a wafer level package according to a first embodiment of the present invention, Figure 6 is a block diagram showing a process of manufacturing a package according to a first embodiment of the present invention, Figure 7 is a view of the present invention 8 is a cross-sectional view illustrating an example in which a package according to a first embodiment of the present invention is mounted on a printed circuit board. FIG. 8 illustrates another example of a state in which a package according to the first embodiment of the present invention is mounted on a printed circuit board. It is a sectional view shown.
상기한 도 5를 참조하면, 본 발명의 제 1실시 예에 따른 웨이퍼 레벨 패키지는 칩패드(52)가 형성된 반도체칩(50)과, 상기 칩패드(52)의 상면이 노출되도록 상기 반도체칩(50)의 상측에 형성된 하부 절연층(54)과, 상기 칩패드(52)에 일단이 연결되도록 상기 하부 절연층(54)의 상측에 형성된 금속배선(56)과, 상기 금속배선(56)의 타단 상면이 노출되도록 금속배선(56)의 상측에 형성된 상부 절연층(58)과, 상기 금속배선(56)의 타단에 형성되고 전기전도성을 갖는 저탄성계수의 재료로 만들어진 완충패드(60)와, 상기 완충패드(60)에 솔더볼이 접합되어 형성된 범프(62)로 구성된다.Referring to FIG. 5, a wafer level package according to a first embodiment of the present invention includes a semiconductor chip 50 having a chip pad 52 formed thereon, and the semiconductor chip 50 such that an upper surface of the chip pad 52 is exposed. The lower insulating layer 54 formed on the upper side of the 50, the metal wiring 56 formed on the upper side of the lower insulating layer 54 so that one end is connected to the chip pad 52, and the metal wiring 56 of the lower insulating layer 54. An upper insulating layer 58 formed on the upper side of the metal wiring 56 so that the other end surface is exposed, a buffer pad 60 formed on the other end of the metal wiring 56 and made of a material having low elastic modulus and having electrical conductivity; The bump pad 62 is formed by bonding a solder ball to the buffer pad 60.
상기와 같이 구성된 제 1실시 예의 웨이퍼 레벨 패키지를 제조하기 위해서는, 먼저 반도체칩(50)의 상면에 칩패드(52)를 형성시킨 후 상기 칩패드(52)의 상면이 노출되도록 상기 반도체칩(50)의 상측에 하부 절연층(54)을 형성시키다. 상기와 같이 하부 절연층(54)이 형성되면 상기 칩패드(52)에 일단이 연결되어 칩패드(52)와 이후에 형성될 범프(62)를 전기적으로 연결할 수 있도록 상기 하부 절연층(54)의 상측에 금속배선(56)을 형성시킨다.In order to manufacture the wafer level package of the first embodiment configured as described above, first, the chip pad 52 is formed on the top surface of the semiconductor chip 50, and then the top surface of the chip pad 52 is exposed. ) Forms a lower insulating layer 54 on the upper side. When the lower insulating layer 54 is formed as described above, one end is connected to the chip pad 52 to electrically connect the chip pad 52 and the bump 62 to be formed later. The metal wiring 56 is formed on the upper side of the.
이후, 상기 금속배선(56)의 타단 상면이 노출되도록 금속배선(56)의 상측에 상부 절연층(58)을 형성시키고, 상기 금속배선(56)의 타단에 전기전도성을 갖는 저탄성계수의 재료로 완충패드(60)를 형성시킨다.Subsequently, an upper insulating layer 58 is formed on the upper side of the metal wiring 56 so that the other end surface of the metal wiring 56 is exposed, and a material having a low elastic modulus having electrical conductivity at the other end of the metal wiring 56. To form a buffer pad 60.
이때, 상기 완충패드(60)는 패키지를 인쇄회로기판에 실장하는 경우 상기한 인쇄회로기판과 패키지 사이에 발생되는 응력을 완화시킬 수 있도록 고무와 같이 부드러운 재료로 만들어져 버퍼(Buffer) 역할을 하는 것으로서, 도 6에 도시된 바와 같이 스크린 프린팅 공정을 통하여 약 100㎛ 정도의 높이로 형성된다.In this case, when the package is mounted on a printed circuit board, the buffer pad 60 is made of a soft material such as rubber to relieve stress generated between the printed circuit board and the package, and serves as a buffer. 6, it is formed to a height of about 100㎛ through the screen printing process.
더 상세하게는, 상기한 반도체칩(50)의 상측에 소정 패턴에 따라개구부(65')가 형성된 스크린 마스크(65)를 위치 결정시킨다. 이후, 스퀴지(66)를 이용하여 상기 스크린 마스크(65)의 개구부(65')에 전기전도성을 갖는 저탄성계수의 재료(M)를 충진시킨 다음 상기 반도체칩(50)으로부터 상기 스크린 마스크(65)를 분리한다. 이로써, 상기 금속배선(56)의 타단에 완충패드(60)가 형성되며, 이러한 완충패드(60)의 높이는 메모리 디바이스의 종류에 따라 변경시킬 수 있다.In more detail, the screen mask 65 in which the opening part 65 'is formed according to a predetermined pattern is positioned on the semiconductor chip 50 above. Subsequently, a low elastic modulus material M having electrical conductivity is filled in the opening 65 ′ of the screen mask 65 using a squeegee 66, and then the screen mask 65 is removed from the semiconductor chip 50. ). As a result, a buffer pad 60 is formed at the other end of the metal wiring 56, and the height of the buffer pad 60 can be changed according to the type of memory device.
이후, 상기 완충패드(60) 위에 리플로우 공정을 통해 솔더볼을 접합하여 범프(62)를 형성한 다음 적정 크기로 자르는 소잉(Sawing) 공정을 거치면 패키지가 완성된다.Thereafter, the solder pad is bonded to the buffer pad 60 through a reflow process to form a bump 62, and then a sawing process is cut to an appropriate size to complete the package.
상기한 바와 같은 과정을 통해 웨이퍼 레벨 패키지가 완성되면 도 7에 도시된 바와 같이 인쇄회로기판(70)의 기판패드(72)에 범프(62)가 대응되어 접합되도록 상기 인쇄회로기판(70)의 상측에 패키지를 실장한다.When the wafer level package is completed through the process as described above, as shown in FIG. 7, the bumps 62 are joined to the substrate pads 72 of the printed circuit board 70 to be bonded to each other. Mount the package on the top.
도 8에 도시된 또 다른 일례에 의하면, 인쇄회로기판(70)과 패키지 사이에서 발생되는 응력이 한층 더 완화되도록 상기 인쇄회로기판(70)의 기판패드(72) 상측에도 전기전도성을 갖는 저탄성계수의 재료로 만들어진 보조 완충패드(74)를 형성시킬 수 있다.According to another example shown in FIG. 8, low elasticity is also provided in the upper side of the substrate pad 72 of the printed circuit board 70 so that the stress generated between the printed circuit board 70 and the package is further relaxed. Auxiliary buffer pad 74 made of modulus material can be formed.
또한, 도면에 도시되어 있지는 않지만, 상기한 패키지에는 기존과 같이 완충패드 대신 UBM층을 그대로 사용하고 상기 인쇄회로기판(70)의 기판패드(72) 상측에만 상기 보조 완충패드를 형성시킬 수 있다.In addition, although not shown in the drawing, the auxiliary buffer pad may be formed only on the upper side of the substrate pad 72 of the printed circuit board 70 and using the UBM layer as it is, instead of the buffer pad.
한편, 도 9는 본 발명의 제 2실시 예에 따른 웨이퍼 레벨 패키지가 도시된 단면도이고, 도 10은 본 발명의 제 2실시 예에 따른 패키지가 인쇄회로기판에 실장된상태가 도시된 단면도이다.9 is a cross-sectional view illustrating a wafer level package according to a second embodiment of the present invention, and FIG. 10 is a cross-sectional view illustrating a state in which a package according to a second embodiment of the present invention is mounted on a printed circuit board.
상기한 도 9를 참조하면, 본 발명의 제 2실시 예에 따른 웨이퍼 레벨 패키지는 칩패드(152)가 형성된 반도체칩(150)과, 상기 칩패드(152)의 상면이 노출되도록 상기 반도체칩(150)의 상측에 형성된 하부 절연층(154)과, 상기 칩패드(152)에 일단이 연결되도록 상기 하부 절연층(154)의 상측에 형성된 금속배선(156)과, 상기 금속배선(156)의 타단 상면이 노출되도록 금속배선(156)의 상측에 형성된 상부 절연층(158)과, 상기 금속배선(156)의 타단에 소정 높이를 갖도록 형성되고 전기전도성을 갖는 저탄성계수의 재료로 만들어진 범프(162)로 구성된다.Referring to FIG. 9, a wafer level package according to a second embodiment of the present invention may include a semiconductor chip 150 having a chip pad 152 and a semiconductor chip 150 to expose an upper surface of the chip pad 152. The lower insulating layer 154 formed on the upper side of the 150, the metal wiring 156 formed on the upper side of the lower insulating layer 154 so that one end is connected to the chip pad 152, and the metal wiring 156. An upper insulating layer 158 formed on the upper side of the metal wiring 156 to expose the other end surface, and a bump formed of a material having a low elastic modulus having a predetermined height at the other end of the metal wiring 156 and having electrical conductivity. 162).
여기서, 상기 범프(162)는 고무와 같이 부드러운 재료로 만들어져 패키지의 칩패드(152)와 인쇄회로기판(170)의 기판패드(172)를 전기적으로 연결하는 본래의 역할과 상기 인쇄회로기판과 패키지 사이에 발생되는 응력을 완화시키는 버퍼 역할을 함께 수행한다.Here, the bump 162 is made of a soft material such as rubber to electrically connect the chip pad 152 of the package and the board pad 172 of the printed circuit board 170 and the printed circuit board and the package. Together with the buffer to relieve the stress generated in between.
상기와 같이 구성된 제 2실시 예의 웨이퍼 레벨 패키지의 제조과정은 금속배선(156)의 타단 상면에 전기전도성을 갖는 저탄성계수의 재료를 약 300㎛ 정도의 높이로 인쇄하여 상기한 전기전도성을 갖는 저탄성계수의 재료 자체가 범프(162)가 되도록 형성하는 것만 제외하면 전술한 제 1실시 예에 따른 패키지의 제조과정과 동일하다. 이때, 상기 범프(162)의 높이는 메모리 디바이스의 종류에 따라 변경시킬 수 있다.In the manufacturing process of the wafer level package according to the second embodiment configured as described above, a low elastic modulus material having electrical conductivity is printed on the other end surface of the metal wiring 156 at a height of about 300 μm, thereby achieving low electrical conductivity. Except that the material of the elastic modulus itself to be the bump 162 is the same as the manufacturing process of the package according to the first embodiment described above. In this case, the height of the bump 162 may be changed according to the type of memory device.
상기한 바와 같은 과정을 통해 웨이퍼 레벨 패키지가 완성되면 도 10에 도시된 바와 같이 인쇄회로기판(170)의 기판패드(172)에 범프(162)가 대응되어 접합되도록 상기 인쇄회로기판(170)의 상측에 패키지를 실장한다.When the wafer level package is completed through the process as described above, the bump 162 is correspondingly bonded to the substrate pad 172 of the printed circuit board 170, as shown in FIG. 10. Mount the package on the top.
한편, 도 11은 본 발명의 제 3실시 예에 따른 웨이퍼 레벨 패키지가 도시된 단면도이고, 도 12 및 도 13은 본 발명의 제 3실시 예에 따른 패키지를 제조하는 과정이 도시된 플로우챠트 및 구성도이고, 도 14는 본 발명의 제 3실시 예에 따른 패키지가 인쇄회로기판에 실장된 상태가 도시된 단면도이고, 도 15는 본 발명의 제 3실시 예에 따른 웨이퍼 레벨 패키지의 변형례가 도시된 단면도이고, 도 16은 상기한 제 3실시 예의 변형례에 따른 패키지가 인쇄회로기판에 실장된 상태가 도시된 단면도이다.11 is a cross-sectional view illustrating a wafer level package according to a third embodiment of the present invention, and FIGS. 12 and 13 are flowcharts and configurations showing a process of manufacturing a package according to a third embodiment of the present invention. 14 is a cross-sectional view showing a state in which a package according to a third embodiment of the present invention is mounted on a printed circuit board, and FIG. 15 shows a modification of a wafer level package according to the third embodiment of the present invention. 16 is a cross-sectional view showing a state in which a package according to a modification of the third embodiment is mounted on a printed circuit board.
상기한 도 11을 참조하면, 본 발명의 제 3실시 예에 따른 웨이퍼 레벨 패키지는 칩패드(252)가 형성된 반도체칩(250)과, 상기 칩패드(252)에 일단이 연결되도록 상기 반도체칩(250)의 상측에 형성되는 동시에 전기전도성을 갖는 저탄성계수의 재료로 만들어진 패드 재배치용 연결배선(256)과, 상기 패드 재배치용 연결배선(256)의 타단 상면에 솔더볼이 접합되어 형성된 범프(262)로 구성된다.Referring to FIG. 11, a wafer level package according to a third embodiment of the present invention includes a semiconductor chip 250 having a chip pad 252 formed thereon, and one end thereof connected to the chip pad 252. A bump 262 formed by joining a pad relocation connection wiring 256 formed on the upper side of the 250 and made of a material having low elastic modulus having electrical conductivity, and solder balls to the other end surface of the pad relocation connection wiring 256. It is composed of
여기서, 상기 패드 재배치용 연결배선(256)은 칩패드(252)와 범프(262)를 전기적으로 연결하는 원래의 역할과 패키지를 인쇄회로기판에 실장하는 경우 상기 패키지와 인쇄회로기판 사이에서 발생하는 응력을 완화시키는 버퍼 역할을 함께 수행한다.Here, the pad relocation connection wiring 256 may be formed between the package and the printed circuit board when an original role of electrically connecting the chip pad 252 and the bump 262 and a package are mounted on the printed circuit board. Serve as a buffer to relieve stress.
상기와 같이 구성된 제 3실시 예에 따른 웨이퍼 레벨 패키지를 제조하는 과정을 도 12 및 도 13을 참조하여 설명하면 다음과 같다.A process of manufacturing a wafer level package according to the third embodiment configured as described above will now be described with reference to FIGS. 12 and 13.
먼저, 반도체칩(250)의 상면에 칩패드(252)를 형성시킨 후 S51에서 상기 반도체칩(250)의 상측에 전기전도성을 갖는 저탄성계수의 재료를 코팅하고 S53에서 포토레지스트를 이용한 리쏘그라피 공정을 수행함으로써 S55에서 상기 반도체칩(250)의 상면에 상기 칩패드(252)에 일단이 연결되고 전기전도성을 갖는 저탄성계수의 재료로 이루어진 패드 재배치용 연결배선(256)을 형성한다.First, the chip pad 252 is formed on the upper surface of the semiconductor chip 250, and then, in S51, a material having low elastic modulus having electrical conductivity is coated on the upper side of the semiconductor chip 250, and lithography using a photoresist in S53. By performing the process, a pad rearrangement connection wiring 256 made of a material having a low elastic modulus having an electrical conductivity and having one end connected to the chip pad 252 on the upper surface of the semiconductor chip 250 is formed in S55.
상기와 같이 반도체칩(250)의 상면에 패드 재배치용 연결배선(256)이 형성되면 S57에서 상기 패드 재배치용 연결배선(256)의 타단 상면에 솔더볼을 부착한 후 S59에서 리플로우 공정을 수행하여 S61에서 패드 재배치용 연결배선(256)의 타단에 솔더볼이 접합되어 이루어진 범프(262)를 형성한다.When the pad rearrangement connection wiring 256 is formed on the upper surface of the semiconductor chip 250 as described above, the solder ball is attached to the other end surface of the pad rearrangement connection wiring 256 in S57, and then reflow process is performed in S59. In S61, a bump 262 formed by joining solder balls to the other end of the pad rearrangement connection wiring 256 is formed.
이후, S63에서 적정 크기로 자르는 소잉(Sawing) 공정을 거치면 웨이퍼 레벨 패키지가 완성된다.Subsequently, a sawing process of cutting to an appropriate size in S63 completes the wafer level package.
상기한 바와 같은 과정을 통해 웨이퍼 레벨 패키지가 완성되면 도 14에 도시된 바와 같이 인쇄회로기판(270)의 기판패드(272)에 범프(262)가 대응되어 접합되도록 상기 인쇄회로기판(270)의 상측에 패키지를 실장한다.When the wafer level package is completed through the above process, the bumps 262 may be joined to the substrate pads 272 of the printed circuit board 270 to be bonded to each other, as shown in FIG. 14. Mount the package on the top.
한편, 상기한 제 3실시 예의 변형례에 의하면, 상기 패드 재배치용 연결배선(256')은 도 15 및 도 16에 도시된 바와 같이 솔더볼이 접합되는 부분만 다른 부분에 비해 높게 위치되도록 단차지게 형성됨으로써 전술한 제 3실시 예에서 전기전도성을 갖는 저탄성계수의 재료가 전체적으로 두껍게 코팅됨으로 인해 발생되는 제조비용 상승을 방지할 수 있도록 되어 있다.On the other hand, according to the modification of the third embodiment, the pad repositioning connection wiring 256 'is formed to be stepped so that only the portion to which the solder ball is bonded, as shown in Figure 15 and 16 are positioned higher than other portions As a result, in the above-described third embodiment, a low elastic modulus material having electrical conductivity is prevented from increasing in manufacturing cost caused by thick coating of the material as a whole.
이때, 상기한 변형례에 따른 패드 재배치용 연결배선(256')은 전기전도성을 갖는 저탄성계수의 재료를 얇은 두께로 반도체칩(250) 상면에 전체적으로 코팅한 후리쏘그라피 공정을 수행하여 1차 형성시키고, 이렇게 1차 형성된 재료 중 솔더볼이 접합되는 부분에만 스크린 프린팅 공정을 통해 전기전도성을 갖는 저탄성계수의 재료를 비교적 두꺼운 두께로 2차 형성시켜 완성하는 방식으로 형성한다.In this case, the pad repositioning connection wiring 256 ′ according to the modification described above may be subjected to a first lithography process in which a material of low elastic modulus having electrical conductivity is coated on the upper surface of the semiconductor chip 250 with a thin thickness. The low elastic modulus material having electrical conductivity is secondly formed to have a relatively thick thickness through the screen printing process only on the portion where the solder ball is bonded to the first formed material.
마지막으로, 도 17은 본 발명의 제 4실시 예에 따른 웨이퍼 레벨 패키지가 도시된 단면도이고, 도 18 및 도 19는 본 발명의 제 4실시 예에 따른 패키지를 제조하는 과정이 도시된 플로우챠트 및 구성도이고, 도 20은 본 발명의 제 4실시 예에 따른 패키지가 인쇄회로기판에 실장된 상태가 도시된 단면도이다.Finally, FIG. 17 is a cross-sectional view illustrating a wafer level package according to a fourth embodiment of the present invention, and FIGS. 18 and 19 are flowcharts illustrating a process of manufacturing a package according to a fourth embodiment of the present invention; 20 is a cross-sectional view showing a state in which a package according to a fourth embodiment of the present invention is mounted on a printed circuit board.
상기한 도 17을 참조하면, 본 발명의 제 4실시 예에 따른 웨이퍼 레벨 패키지는 칩패드(352)가 형성된 반도체칩(350)과, 상기 칩패드(352)에 일단이 연결되도록 상기 반도체칩(350)의 상측에 형성되는 동시에 전기전도성을 갖는 저탄성계수의 재료로 만들어진 패드 재배치용 연결배선(356)과, 상기 패드 재배치용 연결배선(356)의 타단 상면에 패드 재배치용 연결배선(356)과 동일한 재료로 형성된 범프(362)로 구성된다.Referring to FIG. 17, a wafer level package according to a fourth embodiment of the present invention includes a semiconductor chip 350 having a chip pad 352 and one end thereof connected to the chip pad 352. Pad redistribution connecting wiring 356 formed on the upper side of 350 and made of a material of low elastic modulus having electrical conductivity, and pad redistribution connecting wiring 356 on the other end surface of the pad redistribution connecting wiring 356. And bumps 362 formed of the same material.
여기서, 상기 패드 재배치용 연결배선(356)은 칩패드(352)와 범프(362)를 전기적으로 연결하는 원래의 역할과 패키지를 인쇄회로기판에 실장하는 경우 상기 패키지와 인쇄회로기판 사이에서 발생하는 응력을 완화시키는 버퍼 역할을 함께 수행한다.Here, the pad relocation connection wiring 356 may be formed between the package and the printed circuit board when a package is mounted on the printed circuit board and an original role of electrically connecting the chip pad 352 and the bump 362. Serve as a buffer to relieve stress.
또한, 상기 범프(362)는 약 100㎛ 정도의 두께로 두껍게 형성되며, 이러한 두께는 메모리 디바이스의 종류에 따라 변경될 수 있다.In addition, the bump 362 is formed to a thickness of about 100㎛ thick, this thickness can be changed according to the type of memory device.
상기와 같이 구성된 제 4실시 예에 따른 웨이퍼 레벨 패키지를 제조하는 과정을 도 18 및 도 19를 참조하여 설명하면 다음과 같다.A process of manufacturing a wafer level package according to the fourth embodiment configured as described above will be described with reference to FIGS. 18 and 19.
먼저, 반도체칩(350)의 상면에 칩패드(352)를 형성시킨 후 S151에서 상기 반도체칩(350)의 상측에 전기전도성을 가진 재료를 코팅하고 S153에서 포토레지스트를 이용한 리쏘그라피 공정을 수행함으로써 S155에서 상기 반도체칩(350)의 상면에 상기 칩패드(352)에 일단이 연결되고 전기전도성을 가진 재료로 이루어진 패드 재배치용 연결배선(356)을 형성한다.First, by forming a chip pad 352 on the upper surface of the semiconductor chip 350, by coating a material having electrical conductivity on the upper side of the semiconductor chip 350 in S151 and performing a lithography process using a photoresist in S153 In S155, a pad rearrangement connection wiring 356 is formed on an upper surface of the semiconductor chip 350 to be connected to the chip pad 352 and made of a material having electrical conductivity.
상기와 같이 반도체칩(350)의 상면에 패드 재배치용 연결배선(356)이 형성되면 S157에서 상기 패드 재배치용 연결배선(356)의 타단 상면에 스크린 마스크를 이용한 스크린 프린팅 공정을 통해 패드 재배치용 연결배선(356)과 동일한 재료를 인쇄한 후 S159에서 리플로우 공정을 수행하여 S161에서 패드 재배치용 연결배선(356)의 타단에 전기전도성을 갖는 저탄성계수의 재료로 이루어진 범프(362)를 형성한다.When the pad rearrangement connection wiring 356 is formed on the upper surface of the semiconductor chip 350 as described above, the pad rearrangement connection is performed through a screen printing process using a screen mask on the other end surface of the pad rearrangement connection wiring 356. After printing the same material as the wiring 356, a reflow process is performed in S159 to form a bump 362 made of a material having low elastic modulus having electrical conductivity at the other end of the pad repositioning connection wiring 356 in S161. .
이후, S163에서 적정 크기로 자르는 소잉(Sawing) 공정을 거치면 웨이퍼 레벨 패키지가 완성된다.Subsequently, a sawing process of cutting to an appropriate size in S163 completes a wafer level package.
상기한 바와 같은 과정을 통해 웨이퍼 레벨 패키지가 완성되면 도 20에 도시된 바와 같이 인쇄회로기판(370)의 기판패드(372)에 범프(362)가 대응되어 접합되도록 상기 인쇄회로기판(370)의 상측에 패키지를 실장한다.When the wafer level package is completed through the process as described above, as shown in FIG. 20, the bumps 362 may be correspondingly bonded to the substrate pads 372 of the printed circuit board 370. Mount the package on the top.
이상에서 설명한 바와 같이 본 발명의 제 1실시 예 및 제 2실시 예에 따른 웨이퍼 레벨 패키지는, 인쇄회로기판에 실장시 패키지와 인쇄회로기판 사이에서 발생하는 응력이 완충패드(60) 또는 범프(162) 자체에 의하여 완화되므로 응력 집중으로 인한 범프(62, 162)의 크랙 등이 방지되어 패키지의 솔더 접합 신뢰성이 크게 향상되는 이점이 있다.As described above, in the wafer level package according to the first and second embodiments of the present invention, the stress generated between the package and the printed circuit board when the printed circuit board is mounted on the buffer pad 60 or the bump 162 may be used. Since the bumps 62 and 162 are prevented from being cracked due to stress concentration, the solder joint reliability of the package is greatly improved.
또한, 상기한 본 발명의 제 1실시 예 및 제 2실시 예는 기존의 플럭스나 솔더 페이스트를 전기전도성을 갖는 저탄성계수의 재료로 대체하여 사용하는 것이므로 별도의 추가비용 없이 솔더 접합 신뢰성을 향상시킬 수 있고, 특히 솔더볼 대신 상기한 저탄성계수의 재료 자체를 범프(162)로 사용하는 경우에는 제조비용을 절감할 수 있는 이점이 있다.In addition, since the first embodiment and the second embodiment of the present invention are to replace the existing flux or solder paste with a material of low elastic modulus having electrical conductivity, it is possible to improve solder joint reliability without additional costs. In particular, when the low elastic modulus material itself is used as the bump 162 instead of the solder ball, there is an advantage that the manufacturing cost can be reduced.
또한, 상기한 본 발명의 제 1실시 예 및 제 2실시 예는 전기전도성을 갖는 저탄성계수의 재료를 이용하여 완충패드(60) 또는 범프(162)를 형성하기 위해 기존의 플럭스 프린팅 공정이나 솔더 페이스트 프린팅 공정을 사용하면 되는 등 그 제조공정이 기존의 패키지 제조공정과 거의 동일하므로 추가적인 설비투자 없이 기존의 설비를 이용하여 손쉽게 제조가 가능한 이점이 있다.In addition, the first embodiment and the second embodiment of the present invention described above are conventional flux printing process or solder to form the buffer pad 60 or bump 162 using a material of low elastic modulus having electrical conductivity. Since the manufacturing process is almost the same as the existing package manufacturing process, such as using a paste printing process, there is an advantage that it can be easily manufactured using the existing equipment without additional equipment investment.
또한, 본 발명의 제 3 실시 에 및 제 4실시 예에 따른 웨이퍼 레벨 패키지 및 그 제조방법은, 기존의 금속배선 대신 저탄성계수의 전기전도성 재료로 만들어진 패드 재배치용 연결배선(256, 356)을 사용하므로 인쇄회로기판에 패키지를 실장하는 경우 상기 패드 재배치용 연결배선(256, 356)에 걸리는 응력이 약화되어 배선 신뢰성이 증가됨은 물론, 범프(262, 362)에 걸리는 응력도 완화되어 솔더 접합 신뢰성이 함께 향상되는 이점이 있다.In addition, the wafer level package and the method for manufacturing the wafer according to the third and fourth embodiments of the present invention, it is possible to replace the connection wiring (256, 356) for pad repositioning made of a conductive material of low elastic modulus instead of the existing metal wiring Therefore, when the package is mounted on the printed circuit board, the stresses applied to the pad repositioning connection wirings 256 and 356 are weakened, thereby increasing the wiring reliability, and the stresses applied to the bumps 262 and 362 to be alleviated. There is an advantage to be improved together.
또한, 본 발명의 제 3실시 예 및 제 4실시 예는 기존의 금속배선 및 이 금속배선을 보호하기 위한 상, 하부 절연층을 삭제할 수 있게 되어 공정수가 기존의 1/3 정도로 감소되고, 상기 금속배선을 형성하기 위한 금속 증착 장비 및 금속 도금 장비가 불필요해지므로 제조공정이 단순화되고 제조단가가 낮아지는 이점이 있다.In addition, the third and fourth embodiments of the present invention can delete the existing metal wiring and the upper and lower insulating layers for protecting the metal wiring, so that the number of processes is reduced to about one third of the existing metal wiring, and the metal Since the metal deposition equipment and the metal plating equipment for forming the wiring are unnecessary, there is an advantage that the manufacturing process is simplified and the manufacturing cost is lowered.
Claims (11)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990049435A KR100343454B1 (en) | 1999-11-09 | 1999-11-09 | Wafer level package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990049435A KR100343454B1 (en) | 1999-11-09 | 1999-11-09 | Wafer level package |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010045916A KR20010045916A (en) | 2001-06-05 |
| KR100343454B1 true KR100343454B1 (en) | 2002-07-11 |
Family
ID=19619195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990049435A KR100343454B1 (en) | 1999-11-09 | 1999-11-09 | Wafer level package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100343454B1 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4379307B2 (en) * | 2004-01-09 | 2009-12-09 | セイコーエプソン株式会社 | Electronic components and electronic equipment |
| KR100647483B1 (en) * | 2005-08-19 | 2006-11-23 | 삼성전자주식회사 | Wiring structure of a semiconductor package, method of manufacturing the wiring structure and wafer level package using the wiring structure, and method of manufacturing the wafer level package |
| KR100787892B1 (en) * | 2006-10-31 | 2007-12-27 | 삼성전자주식회사 | Semiconductor package and methods of manufacturing the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5049976A (en) * | 1989-01-10 | 1991-09-17 | National Semiconductor Corporation | Stress reduction package and process |
| KR970024114A (en) * | 1995-10-20 | 1997-05-30 | 김광호 | Semiconductor device package method |
| JPH09260533A (en) * | 1996-03-19 | 1997-10-03 | Hitachi Ltd | Semiconductor device and its mounting structure |
| KR19990072933A (en) * | 1998-02-26 | 1999-09-27 | 클라크 3세 존 엠. | Wafer level chip scale package and process for making the same |
-
1999
- 1999-11-09 KR KR1019990049435A patent/KR100343454B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5049976A (en) * | 1989-01-10 | 1991-09-17 | National Semiconductor Corporation | Stress reduction package and process |
| KR970024114A (en) * | 1995-10-20 | 1997-05-30 | 김광호 | Semiconductor device package method |
| JPH09260533A (en) * | 1996-03-19 | 1997-10-03 | Hitachi Ltd | Semiconductor device and its mounting structure |
| KR19990072933A (en) * | 1998-02-26 | 1999-09-27 | 클라크 3세 존 엠. | Wafer level chip scale package and process for making the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010045916A (en) | 2001-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7329563B2 (en) | Method for fabrication of wafer level package incorporating dual compliant layers | |
| US6555416B2 (en) | Chip size package semiconductor device and method of forming the same | |
| US7294929B2 (en) | Solder ball pad structure | |
| US6780673B2 (en) | Method of forming a semiconductor device package using a plate layer surrounding contact pads | |
| KR100290193B1 (en) | Semiconductor device, and method of manufacturing the same | |
| US6441500B1 (en) | Semiconductor device having resin members provided separately corresponding to externally connecting electrodes | |
| US6914333B2 (en) | Wafer level package incorporating dual compliant layers and method for fabrication | |
| US7728429B2 (en) | Semiconductor device having recessed connector portions | |
| US6949470B2 (en) | Method for manufacturing circuit devices | |
| JP2006140508A (en) | Manufacturing method of semiconductor package | |
| US6989291B2 (en) | Method for manufacturing circuit devices | |
| JP2000208512A (en) | Semiconductor device | |
| KR20010070094A (en) | Semiconductor device and method for manufacturing same | |
| JP2001156203A (en) | Printed wiring board for mounting semiconductor chip | |
| KR100343454B1 (en) | Wafer level package | |
| JP3496569B2 (en) | Semiconductor device, its manufacturing method and its mounting structure | |
| JP4506168B2 (en) | Semiconductor device and its mounting structure | |
| JPH0864635A (en) | Semiconductor device | |
| JP4045708B2 (en) | Semiconductor device, electronic circuit device and manufacturing method | |
| JP4440494B2 (en) | Manufacturing method of semiconductor device | |
| KR20020094594A (en) | wafer level chip scale package and method of fabricating the same | |
| KR100691000B1 (en) | Method for fabricating wafer level package | |
| JPH10321750A (en) | Semiconductor device and manufacture of wiring board having semiconductor chip mounted thereon | |
| JP4168494B2 (en) | Manufacturing method of semiconductor device | |
| JP2000195890A (en) | Manufacture of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110526 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |