KR20010061784A - Chip scale package and method of fabricating the same - Google Patents
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Abstract
Description
본 발명은 칩 스캐일 패키지 및 그의 제조 방법에 관한 것으로서, 보다 구체적으로는 패키지의 크기가 반도체 칩의 크기 정도로 구현되는 칩 사이즈 패키지 및 이를 제조하는 방법에 관한 것이다.The present invention relates to a chip scale package and a method of manufacturing the same, and more particularly, to a chip size package and a method of manufacturing the same, the size of the package is implemented as the size of the semiconductor chip.
반도체 패키지는 소형화, 고속화, 고기능화라는 전자 기기의 요구에 대응하기 위해, 새로운 형태가 계속해서 개발되어 종류가 다양해 지고 있다. 거기에 전자 기기의 용도에 대응하여 반도체 패키지의 적절한 사용이 중요하게 되었다. 메모리 반도체 제품에 있어서는 패키지의 소형, 박형화가 중요한 과제이며, 메모리로서는 대용량의 반도체 칩을 고밀도로 패키징하고 싶다는 요구가 강하다. 이러한 관점에서 1.0 mm 두께를 갖는 TSOP(thin small outlead package)와 같은 패키지가 개발되었다.In order to meet the demands of electronic devices such as miniaturization, high speed, and high functionality, semiconductor packages have been continuously developed in new forms and diversified types. In addition, the proper use of semiconductor packages has become important in response to the use of electronic devices. In memory semiconductor products, the miniaturization and thinning of packages is an important subject, and as a memory, there is a strong demand for high-density packaging of large-capacity semiconductor chips. In this respect, a package such as a thin small outlead package (TSOP) with a thickness of 1.0 mm has been developed.
그러나, 기존의 패키지는 그 크기가 너무 크기 때문에, 최근에는 경박단소의 추세에 따라 반도체 칩 정도의 크기를 갖는 칩 스캐일 패키지가 개발되었다.However, since the existing package is too large in size, a chip scale package having a size similar to that of a semiconductor chip has recently been developed in accordance with the trend of light and thin.
칩 스캐일 패키지는 패키지의 크기를 칩의 크기로 설정할 수 있다는 장점이 있기 때문에, 경박단소화되는 패키지 경향에 따라 연구가 계속되고 있는 추세이다. 이러한 칩 스캐일 패키지의 여러 가지 유형이 도 1a 내지 도 1e에 도시되어 있다.Chip scale packages have the advantage that the size of the package can be set to the size of the chip, the research is being continued in accordance with the trend of light and short package. Several types of such chip scale packages are shown in FIGS. 1A-1E.
먼저, 도 1a에 도시된 패키지는 금속 패턴을 갖는 기판(3a)이 이용된다. 도시된 바와 같이, 반도체 칩(1a)의 밑면에 접착제(2a)를 매개로 기판(3a)이 부착되어 있다. 기판(3a)의 금속 패턴과 반도체 칩(1a)의 본딩 패드가 금속 와이어(4a)에의해 전기적으로 연결되어 있다. 기판(3a)의 밑면에 형성된 볼 랜드와 반도체 칩(1a)의 표면만이 노출되도록 전체 결과물이 봉지제(5a)로 몰딩되어 있다. 봉지제(5a)에서 노출된 볼 랜드에 솔더 볼(6a)이 마운트되어 있다.First, as the package shown in Fig. 1A, a substrate 3a having a metal pattern is used. As shown, the substrate 3a is attached to the bottom surface of the semiconductor chip 1a via the adhesive 2a. The metal pattern of the board | substrate 3a and the bonding pad of the semiconductor chip 1a are electrically connected by the metal wire 4a. The entire product is molded with the encapsulant 5a so that only the ball land formed on the bottom surface of the substrate 3a and the surface of the semiconductor chip 1a are exposed. The solder balls 6a are mounted on the ball lands exposed by the encapsulant 5a.
도 1b에 도시된 패키지는 리드 프레임(3b)이 이용된다. 도시된 바와 같이, 리드 프레임(3b)이 접착제(2b)를 매개로 반도체 칩(1b)의 밑면에 부착되어 있다. 리드 프레임(3b)의 인너 리드가 금속 와이어(4b)에 의해 반도체 칩(1b)의 본딩 패드에 전기적으로 연결되어 있다. 리드 프레임(3b)의 아우터 리드 밑면만이 노출되도록 전체 결과물이 봉지제(5b)로 몰딩되어 있고, 아우터 리드 밑면에 솔더 페이스트(6b)가 도포되어 있다.The lead frame 3b is used for the package shown in FIG. 1B. As shown, the lead frame 3b is attached to the bottom surface of the semiconductor chip 1b via the adhesive 2b. The inner lead of the lead frame 3b is electrically connected to the bonding pad of the semiconductor chip 1b by the metal wire 4b. The entire resultant is molded with the encapsulant 5b so that only the outer lid bottom surface of the lead frame 3b is exposed, and solder paste 6b is applied to the bottom surface of the outer lead.
도 1c에 도시된 패키지는 도 1b와 같이 리드 프레임(3c)이 이용되지만 솔더 페이스트 대신에 솔더 볼(6c)이 이용된다. 도시된 바와 같이, 리드 프레임(3c)이 접착제(2c)를 매개로 반도체 칩(1c)의 밑면에 부착되어서, 금속 와이어(4c)에 의해 본딩 패드에 전기적으로 연결되어 있다. 리드 프레임(3c)의 밑면은 식각되어 수 개의 돌출부가 형성되어 있고, 이 돌출부들만이 노출되도록 전체 결과물이 봉지제(5c)로 몰딩되어 있다. 노출된 돌출부 밑면에 솔더 볼(6c)이 마운트되어 있다.In the package shown in FIG. 1C, the lead frame 3c is used as in FIG. 1B, but a solder ball 6c is used instead of the solder paste. As shown, the lead frame 3c is attached to the bottom surface of the semiconductor chip 1c via the adhesive 2c, and is electrically connected to the bonding pad by the metal wire 4c. The bottom surface of the lead frame 3c is etched to form several protrusions, and the entire result is molded with the encapsulant 5c so that only these protrusions are exposed. Solder balls 6c are mounted on the bottom of the exposed protrusions.
도 1d에 도시된 패키지는 빔 리드(4d)를 갖는 탄성 재질의 폴리이미드 필름(3d)이 이용된다. 도시된 바와 같이, 폴리이미드 필름(3d)이 반도체 칩(1d)의 밑면에 부착되어 있고, 폴리이미드 필름(3d)의 양측에서 돌출된 빔 리드(4d)가 본딩 패드에 전기적으로 연결되어 있다. 폴리이미드 필름(3d)의 가장자리를 따라 반도체 칩(1d)의 하부만이 봉지제(5d)로 몰딩되어 있고, 솔더 볼(6d)이 폴리이미드 필름(3d)의 밑면에 배치된 빔 리드(4d)에 마운트되어 있다.The package shown in FIG. 1D uses a polyimide film 3d of elastic material having a beam lead 4d. As shown, the polyimide film 3d is attached to the underside of the semiconductor chip 1d, and the beam leads 4d protruding from both sides of the polyimide film 3d are electrically connected to the bonding pads. Only the lower part of the semiconductor chip 1d is molded with the encapsulant 5d along the edge of the polyimide film 3d, and the beam lead 4d with the solder balls 6d disposed on the underside of the polyimide film 3d. It is mounted on).
마지막으로, 도 1e에 도시된 패키지는 금속 패턴(4e)이 이용된다. 도시된 바와 같이, 반도체 칩(1e)의 밑면에 하부 절연층(2e)과 금속 패턴(4e) 및 상부 절연층(3e)이 순차적으로 배치되어 있다. 금속 패턴(4e)의 일단은 반도체 칩(1e)의 본딩 패드에 연결되어 있고, 타단은 상부 절연층(3e)으로부터 노출되어 있다. 금속 패턴(4e)의 타단에 접합 보조층(5e)이 형성되어 있고, 솔더 볼(6e)이 접합 보조층(5e)에 마운트되어 있다.Finally, the package shown in FIG. 1E uses a metal pattern 4e. As shown, the lower insulating layer 2e, the metal pattern 4e, and the upper insulating layer 3e are sequentially disposed on the bottom surface of the semiconductor chip 1e. One end of the metal pattern 4e is connected to the bonding pad of the semiconductor chip 1e, and the other end is exposed from the upper insulating layer 3e. The bonding auxiliary layer 5e is formed at the other end of the metal pattern 4e, and the solder balls 6e are mounted to the bonding auxiliary layer 5e.
전술된 종래의 각 칩 사이즈 패키지는 다음과 같은 개별적인 문제점들을 안고 있다.Each conventional chip size package described above has the following individual problems.
먼저, 도 1a에 도시된 패키지는 열팽창이 큰 기판이 사용되므로 솔더 볼의 접합력은 우수한 편이나, 반도체 칩의 표면과 측면이 노출되어 있기 때문에 열발산 성능은 우수하지만, 기계적인 충격에 취약하고 수분 침투가 우려된다.First, since the package shown in FIG. 1A uses a substrate having high thermal expansion, solder ball bonding is excellent, but since the surface and side surfaces of the semiconductor chip are exposed, the heat dissipation performance is excellent, but it is vulnerable to mechanical shock and moisture. Penetration is concerned.
도 1b에 도시된 패키지는 별도의 지지를 받지 않는 리드 프레임의 아우터 리드 밑면에 도포된 솔더 페이스트가 기판에 마운트되므로, 솔더 조인트 측면에서 신뢰성이 매우 취약하다.In the package shown in FIG. 1B, since solder paste applied to the bottom surface of the outer lead of the lead frame, which is not separately supported, is mounted on the substrate, reliability of the solder joint is very weak.
도 1c에 도시된 패키지는 도 1b의 패키지보다는 솔더 조인트 측면에서 신뢰성이 양호하나, 이 역시 리드 프레임을 지지하는 힘이 도 1a의 패키지보다는 취약하다는 단점이 있다. 특히, 도 1b와 도 1c에 도시된 리드 프레임이 사용되는 패키지에서는, 리드 프레임을 식각하여 볼 랜드를 갖는 형상으로 패터닝하게 되는데, 리드 프레임의 두께가 너무 두꺼운 관계로 정확한 형상으로 패터닝하는데 제한이 따랐다. 그러므로, 미세 패턴을 갖는 패키지에는 적용하기가 불가능한 문제점이 있다.Although the package shown in FIG. 1C is more reliable in terms of solder joints than the package of FIG. 1B, this also has the disadvantage that the force supporting the lead frame is weaker than that of FIG. 1A. In particular, in the package in which the lead frame shown in FIGS. 1B and 1C is used, the lead frame is etched and patterned into a shape having a ball land. However, since the thickness of the lead frame is too thick, there are limitations in patterning the correct shape. . Therefore, there is a problem that cannot be applied to a package having a fine pattern.
도 1d에 도시된 패키지는 탄성 재질의 폴리이미드 필름이 사용되므로, 솔더 볼이 받는 스트레스를 어느 정도는 흡수할 수가 있으므로 솔더 볼 접합력이 우수하지만, 경박화되는 추세에 따라 폴리이미드 필름의 두께를 높이는데는 한계가 있기 때문에, 솔더 볼 접합력이 취약하고 특히 반도체 칩의 측면과 표면이 노출된다는 문제가 있다.Since the package shown in FIG. 1D is made of an elastic polyimide film, the solder ball bonding strength is excellent because it can absorb the stress applied to the solder ball to some extent, but the thickness of the polyimide film is increased according to the tendency of thinning. Because of this limitation, the solder ball bonding strength is weak, especially the side and surface of the semiconductor chip exposed.
마지막으로, 도 1e에 도시된 패키지는 탄성이 전혀 없는 절연층만이 이용되므로, 솔더 볼이 보드에 실장된 상태에서 보드와 반도체 칩간의 열팽창계수 차이로 인해 발생되는 스트레스를 전혀 완충시킬 수가 없고, 이 패키지 역시 반도체 칩의 측면과 표면 모두가 노출된다는 문제점이 있다.Finally, since the package shown in FIG. 1E uses only an insulating layer having no elasticity, it is impossible to buffer any stress caused by the difference in thermal expansion coefficient between the board and the semiconductor chip while solder balls are mounted on the board. The package also has a problem that both the side and the surface of the semiconductor chip is exposed.
본 발명은 상기된 종래 패키지들이 안고 있는 제반 문제점들을 해소하기 위해 안출된 것으로서, 반도체 칩과 보드간의 열팽창계수 차이를 완화시켜서, 솔더 볼의 접합 강도를 강화시킬 수 있는 칩 스캐일 패키지 및 그의 제조 방법을 제공하는데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve various problems of the conventional packages described above, and a chip scale package and a method for manufacturing the same, which can alleviate the difference in coefficient of thermal expansion between the semiconductor chip and the board, thereby enhancing the bonding strength of the solder ball. The purpose is to provide.
본 발명의 다른 목적은, 반도체 칩이 외부에 노출되지 않도록 하여, 외부 충격이나 수분 침투를 방지하는데 있다.Another object of the present invention is to prevent the semiconductor chip from being exposed to the outside and to prevent external impact and moisture penetration.
본 발명의 또 다른 목적은, 리드 프레임 역할을 하는 신호 전달 매개체의 두께를 기존의 리드 프레임의 1/5 정도로 하여, 정확한 형상으로 신호 전달 매개체를 식각할 수 있게 하므로써, 미세 패턴을 갖는 반도체 칩을 패키징할 수 있게 하는데 있다.It is still another object of the present invention to provide a semiconductor chip having a fine pattern by making the thickness of the signal transmission medium serving as a lead frame about one fifth of the conventional lead frame, thereby enabling the etching of the signal transmission medium in an accurate shape. To make it packageable.
도 1a 내지 도 1e는 종래의 칩 스캐일 패키지의 5가지 유형을 나타낸 단면도.1A-1E are cross-sectional views illustrating five types of conventional chip scale packages.
도 2 내지 도 16은 본 발명의 실시예 1에 따른 칩 스캐일 패키지를 제조 공정 순서대로 나타낸 도면.2 to 16 show chip scale packages according to Embodiment 1 of the present invention in the order of manufacturing process;
도 17은 본 발명의 실시예 2에 따른 칩 스캐일 패키지를 나타낸 단면도.Fig. 17 is a sectional view showing a chip scale package according to Embodiment 2 of the present invention.
도 18 내지 도 21은 본 발명의 실시예 3에 따른 칩 스캐일 패키지의 3가지 변형예를 나타낸 단면도.18 to 21 are cross-sectional views showing three modifications of the chip scale package according to the third embodiment of the present invention.
도 22는 본 발명의 실시예 4에 따른 칩 스캐일 패키지를 나타낸 단면도.Fig. 22 is a sectional view showing a chip scale package according to Embodiment 4 of the present invention.
- 도면의 주요 부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawing-
10 ; 반도체 칩 11 ; 본드 패드10; Semiconductor chip 11; Bond pad
20 ; 절연층 21 ; 금속 패턴20; Insulating layer 21; Metal pattern
24 ; 절연성 솔더 레지스트 25 ; 비아홀24; Insulating solder resist 25; Via Hole
27 ; 탄성층 50 ; 봉지제27; Elastic layer 50; Encapsulant
60 ; 도전성 솔더 70 ; 솔더 볼60; Conductive solder 70; Solder ball
상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 칩 스캐일 패키지는 다음과 같은 구성으로 이루어진다.In order to achieve the above object, the chip scale package according to the present invention has the following configuration.
실시예 1로서, 반도체 칩은 서로 대향하는 제 1 및 제 2 표면을 갖고, 제 2 표면에 본드 패드가 배치된다. 본드 패드상에 금속막이 도금된다. 반도체 칩의 제 2 표면에 탄성층을 매개로 배선 기판의 제 1 표면이 접착된다.In Embodiment 1, the semiconductor chip has first and second surfaces facing each other, and bond pads are disposed on the second surface. A metal film is plated on the bond pads. The first surface of the wiring board is bonded to the second surface of the semiconductor chip via the elastic layer.
배선 기판은 그의 제 1 표면을 형성하는 절연층을 포함한다. 배선 기판의 제 2 표면을 향하는 절연층의 일면에 볼 랜드를 갖는 금속 패턴이 형성된다. 절연층과 금속 패턴에는 본드 패드를 노출시키는 비아홀이 관통 형성된다. 배선 기판의 제 2 표면에는 금속 패턴의 볼 랜드와 비아홀만을 노출시키는 절연성 솔더 페이스트가 도포된다.The wiring board includes an insulating layer forming its first surface. A metal pattern having a ball land is formed on one surface of the insulating layer facing the second surface of the wiring board. Via holes exposing bond pads are formed in the insulating layer and the metal pattern. An insulating solder paste is applied to the second surface of the wiring board to expose only the ball lands and via holes of the metal pattern.
반도체 칩의 제 1 표면 상부와 측부 그리고 반도체 칩과 배선 기판의 사이 부분이 봉지제로 봉지된다. 비아홀은 도전성 솔더로 매립되어, 이 도전성 솔더에 의해 금속 패턴과 본드 패드가 전기적으로 연결된다. 금속 패턴의 볼 랜드에 솔더 볼이 마운트된다.The upper and side portions of the first surface of the semiconductor chip and the portion between the semiconductor chip and the wiring board are sealed with an encapsulant. The via hole is filled with a conductive solder, and the metal pattern and the bond pad are electrically connected by the conductive solder. Solder balls are mounted on the ball lands of the metal pattern.
실시예 1에 따른 칩 사이즈 패키지를 제조하는 방법은 다음과 같다.A method of manufacturing a chip size package according to Example 1 is as follows.
절연층의 제 1 표면에 금속판을 접착한다. 금속판을 식각하여, 양단이 비아홀 랜드와 볼 랜드가 되는 금속 패턴을 형성한다. 금속 패턴상에 절연성 솔더 레지스트를 도포한 후 이를 식각하여, 비아홀 랜드와 볼 랜드를 노출시킨다. 비아홀 랜드에 위치한 금속 패턴 부분과 절연층을 식각하여 비아홀을 형성한다. 비아홀을 통해 노출된 금속 패턴 부분과 볼 랜드에 금속막을 도금한다. 비아홀과 연통되는 통공이 형성되도록 탄성층을 절연층의 제 2 표면에 인쇄하여, 배선 기판을 완성한다.The metal plate is bonded to the first surface of the insulating layer. The metal plate is etched to form a metal pattern at which both ends are via holes and ball lands. An insulating solder resist is applied on the metal pattern and then etched to expose the via holes and the ball lands. The via pattern is formed by etching the metal pattern portion and the insulating layer on the via hole land. The metal film is plated on the portion of the metal pattern and the ball land exposed through the via hole. An elastic layer is printed on the second surface of the insulating layer to form a through hole communicating with the via hole, thereby completing the wiring board.
이러한 구조의 배선 기판을 탄성층을 매개로 본드 패드가 형성된 반도체 칩의 일면에 열압착하여 서로 접착시킨다. 반도체 칩 전체를 봉지제로 트랜스퍼 몰딩한다. 비아홀을 도전성 솔더로 매립하여, 금속 패턴과 본드 패드를 전기적으로 연결시킨다. 금속 패턴의 볼 랜드에 솔더 볼을 마운트한다.The wiring board having such a structure is thermocompression-bonded to one surface of the semiconductor chip on which the bond pad is formed through the elastic layer and bonded to each other. The entire semiconductor chip is transferred to an encapsulant. A via hole is filled with a conductive solder to electrically connect the metal pattern and the bond pad. Mount the solder ball on the ball land of the metal pattern.
실시예 2로서, 실시예 1에 따른 배선 기판에 부가하여 절연층의 제 1 표면에도 비아홀 주위를 따라 금속 패턴이 형성된다. 비아홀 내벽에 금속막이 도금되어, 상하 금속 패턴이 금속막을 매개로 전기적으로 연결된다. 금속막이 도금된 비아홀이 전도성 솔더로 매립된다. 다른 구조는 실시예 1과 동일하다.As a second embodiment, in addition to the wiring board according to the first embodiment, a metal pattern is formed on the first surface of the insulating layer along the circumference of the via hole. A metal film is plated on the inner wall of the via hole, and the upper and lower metal patterns are electrically connected through the metal film. Via holes coated with a metal film are filled with conductive solder. The other structure is the same as that of Example 1.
실시예 3으로서, 반도체 칩의 본드 패드가 솔더 볼 마운트 위치에서 수직선상에 배치된다. 배선 기판은 절연층의 양면 각각에 금속 패턴이 형성된 구조로 이루어진다. 배선 기판에는 본드 패드를 노출시키는 비아홀이 관통 형성되고, 비아홀 내벽에는 상하 금속 패턴을 전기적으로 연결시키는 금속막이 도금된다. 각 금속 패턴에는 비아홀을 노출시키는 절연성 솔더 레지스트가 도포된다. 이러한 구조의 배선 기판이 탄성층을 매개로 반도체 칩에 접착된다. 본드 패드가 노출된 비아홀에 솔더 볼이 형성되어, 솔더 볼이 비아홀에 매립되면서 본드 패드에 직접 연결된다.이러한 경우에, 본드 패드에는 도전성 범프 또는 금속막이 형성되는 것이 바람직하다. 한편, 비아홀이 본드 패드의 수직선상에 형성되지 않을 경우에, 상부 금속 패턴의 일부분이 본드 패드에 형성된 도전성 범프에 연결될 수가 있다.As Example 3, the bond pads of the semiconductor chip are disposed on a vertical line at the solder ball mount position. The wiring board has a structure in which metal patterns are formed on both surfaces of the insulating layer. A via hole through which the bond pad is exposed is formed in the wiring board, and a metal film for electrically connecting the upper and lower metal patterns is plated on the inner wall of the via hole. Each metal pattern is coated with an insulating solder resist that exposes the via holes. The wiring board having such a structure is bonded to the semiconductor chip via the elastic layer. Solder balls are formed in the via holes exposed to the bond pads, and the solder balls are directly connected to the bond pads as the solder balls are embedded in the via holes. In this case, it is preferable that the conductive pads or the metal film be formed on the bond pads. On the other hand, when the via hole is not formed on the vertical line of the bond pad, a portion of the upper metal pattern may be connected to the conductive bump formed on the bond pad.
실시예 3으로서, 금속 패턴을 갖는 패턴 필름이 탄성층을 매개로 반도체 칩에 접착된다. 패턴 필름에는 반도체 칩의 본드 패드를 노출시키는 비아홀이 형성되고, 비아홀에 매립되어 본드 패드에 직접 연결되는 솔더 볼이 패턴 필름에 형성된다.As Example 3, the pattern film which has a metal pattern is adhere | attached on a semiconductor chip via an elastic layer. Via patterns exposing bond pads of semiconductor chips are formed in the pattern film, and solder balls embedded in the via holes and directly connected to the bond pads are formed in the pattern film.
한편, 각 실시예에서 탄성층을 사용하여 열압착하는 것에 의해 배선 기판과 반도체 칩을 접착하는 대신에, 절연성 접착제를 이용할 수도 있다.In addition, instead of adhering a wiring board and a semiconductor chip by thermocompression bonding using an elastic layer in each embodiment, an insulating adhesive may be used.
상기된 본 발명의 구성에 의하면, 반도체 칩과 배선 기판이 탄성층을 매개로 접착되므로써, 패키지 실장후 반도체 칩과 보드간의 열팽창계수 차이가 탄성층에서 흡수되어, 솔더 볼에 가해지는 스트레스를 완충시킬 수가 있게 된다. 특히, 금속 패턴용으로 기존의 리드 프레임보다 매우 얇은 두께를 갖는 금속판이 적용되므로써, 금속 패턴 형성을 위한 식각 공정시 미세한 패턴 간격을 갖는 금속 패턴을 정확한 형상으로 형성할 수가 있게 된다.According to the above-described configuration of the present invention, since the semiconductor chip and the wiring board are bonded through the elastic layer, the thermal expansion coefficient difference between the semiconductor chip and the board after the package is absorbed in the elastic layer to absorb the stress applied to the solder ball. It becomes the number. In particular, since a metal plate having a thickness that is much thinner than that of a conventional lead frame is applied for the metal pattern, a metal pattern having a fine pattern interval in the etching process for forming the metal pattern may be formed in an accurate shape.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.Best Mode for Carrying Out the Invention Preferred embodiments of the present invention will now be described based on the accompanying drawings.
[실시예 1]Example 1
도 2 내지 도 16은 본 발명의 실시예 1에 따른 칩 스캐일 패키지를 제조 공정 순서대로 나타낸 도면이다.2 to 16 are diagrams illustrating a chip scale package according to Embodiment 1 of the present invention in the order of manufacturing process.
먼저, 도 2에 도시된 바와 같이, 반도체 칩(10)은 서로 반대 방향을 향하는제 1 및 제 2 표면을 갖고, 제 1 표면에 보호층(13)이 형성되며, 보호층(13)으로부터 본드 패드(11)가 노출된다. 본드 패드(11)상에 니켈/크롬 재질의 금속막(12)을 도금한다.First, as shown in FIG. 2, the semiconductor chip 10 has first and second surfaces facing in opposite directions to each other, a protective layer 13 is formed on the first surface, and is bonded from the protective layer 13. The pad 11 is exposed. The metal film 12 made of nickel / chromium is plated on the bond pad 11.
한편, 도 3 내지 도 10에 도시된 공정에 따라 배선 기판을 제조한다. 먼저, 도 3에 도시된 바와 같이, 글래스 에폭시 또는 폴리머와 같은 재질의 절연층(20)상에 동 재질의 금속판(21)을 접착한다. 이때, 금속판(21)은 기존에 사용되던 리드 프레임 두께 대비 1/5 정도의 얇은 두께를 갖는다.Meanwhile, a wiring board is manufactured according to the process shown in FIGS. 3 to 10. First, as shown in FIG. 3, the metal plate 21 of the same material is bonded onto the insulating layer 20 made of a material such as glass epoxy or polymer. At this time, the metal plate 21 has a thin thickness of about 1/5 the thickness of the lead frame used in the past.
이어서, 도 4와 같이, 포토레지스트(22)를 금속판(21)상에 도포하고, 포토 마스크(23)를 이용한 노광 공정을 통해서 포토레지스트(22)를 패터닝한다. 그런 다음, 도 5와 같이, 포토레지스트 패턴(22)을 식각 마스크로 하여 금속판(21)을 식각하므로써 금속 패턴(21)을 형성한 후, 도 6a와 같이 포토레지스트 패턴(22)을 제거한다. 한편, 도 6b는 도 6a에 대한 사시도로서, 도시된 바와 같이, 절연층(20)상에 금속 패턴(21)이 형성되어 있다. 금속 패턴(21)의 일단에는 원형의 비아홀 랜드(21a)가 형성되고, 타단에는 비아홀 랜드(21a)보다 큰 크기의 볼 랜드(21b)가 형성된다.Next, as shown in FIG. 4, the photoresist 22 is apply | coated on the metal plate 21, and the photoresist 22 is patterned through the exposure process using the photomask 23. Then, as shown in FIG. Then, as shown in FIG. 5, the metal plate 21 is formed by etching the metal plate 21 using the photoresist pattern 22 as an etching mask, and then the photoresist pattern 22 is removed as shown in FIG. 6A. 6B is a perspective view of FIG. 6A, and as illustrated, a metal pattern 21 is formed on the insulating layer 20. A circular via hole land 21a is formed at one end of the metal pattern 21, and a ball land 21b having a larger size than the via hole land 21a is formed at the other end.
그런 다음, 도 7a 및 도 7b에 도시된 바와 같이, 절연층(20)상에 절연성 솔더 레지스트(24)를 형성한다. 절연성 솔더 레지스트(24)는 금속 패턴(21)의 비아홀 랜드(21a)와 볼 랜드(21b) 각각을 노출시키는 2개의 원형공(24a,24b)을 갖는다.Then, as shown in FIGS. 7A and 7B, an insulating solder resist 24 is formed on the insulating layer 20. The insulating solder resist 24 has two circular holes 24a and 24b exposing each of the via hole land 21a and the ball land 21b of the metal pattern 21.
이어서, 도 8a 및 도 8b와 같이, 비아홀 랜드(21a)를 노출시키는 원형공(24a)의 연직 하부에 위치한 금속 패턴(21)의 비아홀 랜드(21a)와절연층(20) 부분에 비아홀(25)을 형성한다. 그런 다음, 도 9에 도시된 바와 같이, 전체 결과물에 금으로 무전해 도금을 실시한다. 그러면, 노출된 금속 부분에만 금속막(26)이 도금된다. 즉, 비아홀(25)을 통해 노출된 금속 패턴(21)의 비아홀 랜드(21a) 부분과 볼 랜드(21b) 각각에 금속막(26)이 도금된다.Subsequently, as shown in FIGS. 8A and 8B, the via hole 25 is formed in the via hole land 21 a and the insulating layer 20 of the metal pattern 21 positioned vertically below the circular hole 24 a exposing the via hole land 21 a. ). Then, as shown in FIG. 9, the entire result is subjected to electroless plating with gold. Then, the metal film 26 is plated only on the exposed metal part. That is, the metal film 26 is plated on each of the via hole land 21a and the ball land 21b of the metal pattern 21 exposed through the via hole 25.
마지막으로, 도 10a 및 도 10b에 도시된 바와 같이, 탄성층(27)을 절연층(20)의 밑면 중앙 부위에 스크린 인쇄하여, 배선 기판을 완성한다. 탄성층(27)에는 비아홀(25)과 연통되는 연통공(27a)을 갖는다. 즉, 본 발명에 따른 배선 기판은 절연층(20)과 금속 패턴(21)과 솔더 레지스트(24) 및 탄성층(27)으로 구성된다. 금속 패턴(21)의 양단은 절연성 솔더 레지스트(24)를 통해 노출되는데, 특히 금속 패턴(21)의 비아홀 랜드(21a)는 절연층(20)에 형성된 비아홀(25)을 통해서 아래로도 노출되어진다. 또한, 절연층(20)의 밑면에는 전술된 반도체 칩(10)에 접착되는 매개체로 작용하는 탄성층(27)이 인쇄된다.Finally, as shown in FIGS. 10A and 10B, the elastic layer 27 is screen printed on the bottom center portion of the insulating layer 20 to complete the wiring board. The elastic layer 27 has a communication hole 27a communicating with the via hole 25. That is, the wiring board according to the present invention is composed of the insulating layer 20, the metal pattern 21, the solder resist 24 and the elastic layer 27. Both ends of the metal pattern 21 are exposed through the insulating solder resist 24. In particular, the via hole land 21a of the metal pattern 21 is exposed downward through the via hole 25 formed in the insulating layer 20. Lose. In addition, the bottom surface of the insulating layer 20 is printed with an elastic layer 27 that serves as a medium to be bonded to the semiconductor chip 10 described above.
한편, 탄성층(27)은 패키지가 보드에 실장된 후, 보드와 반도체 칩(10)간의 열팽창계수 차이로 인해 발생되는 스트레스를 완충시켜 주는 역할은 한다. 이러한 역할을 하는 탄성층(27)으로는 큰 탄성 계수를 갖는 유기 재질의 절연성 페이스트가 사용될 수 있다.On the other hand, the elastic layer 27 serves to buffer the stress caused by the thermal expansion coefficient difference between the board and the semiconductor chip 10 after the package is mounted on the board. As the elastic layer 27 having such a role, an insulating paste of an organic material having a large elastic modulus may be used.
계속해서, 도 11에 도시된 바와 같이, 탄성층(27)과 보호층(13)을 열압착하여, 배선 기판과 반도체 칩(10)을 접착한다. 이때, 본드 패드(11)와 금속막(12)은 비아홀(25)을 통해 노출된다.Subsequently, as shown in FIG. 11, the elastic layer 27 and the protective layer 13 are thermocompressed to bond the wiring substrate and the semiconductor chip 10. In this case, the bond pad 11 and the metal layer 12 are exposed through the via hole 25.
이어서, 도 12 및 도 13에 도시된 트랜스퍼 몰딩 공정을 실시한다. 즉, 도12에 도시된 바와 같이, 상하부 다이(40,41)내에 접착된 배선 기판과 반도체 칩(10)을 안치시킨 상태에서, 게이트를 통해 봉지제를 플로우시킨다. 그러면, 도 13과 같이, 반도체 칩(10)의 전체 외곽이 봉지제(50)로 봉지된다.Subsequently, the transfer molding process shown in FIGS. 12 and 13 is performed. That is, as shown in Fig. 12, the encapsulant flows through the gate in a state where the wiring board and the semiconductor chip 10 bonded in the upper and lower dies 40 and 41 are placed. Then, as shown in FIG. 13, the entire outer portion of the semiconductor chip 10 is sealed with the encapsulant 50.
그런 다음, 도 14에 도시된 바와 같이, 솔더 분출기(61)로부터 절연성 솔더 레지스트(24)의 원형공(24a)을 통해 도전성 솔더(60)를 분출시켜, 비아홀(25)을 솔더(60)로 완전 매립한다. 이때, 원형공(24a)도 도전성 솔더(60)로 매립된다. 이와 동시에, 도 15와 같이, 금속 패턴(21)의 볼 랜드(21b)상에 솔더 볼(70)을 올려놓는다. 이러한 상태에서, 전체 결과물에 리플로우 공정, 즉 적외선을 이용한 가열 공정을 하게 되면, 도전성 솔더(60)와 솔더 볼(70)이 약간 용해되면서, 도전성 솔더(60)는 금속막(12)과 금속 패턴(21)에 견고히 접합되고, 솔더 볼(70)은 금속 패턴(21)의 볼 랜드(21b)에 견고히 접합된다.Then, as shown in FIG. 14, the conductive solder 60 is ejected from the solder ejector 61 through the circular hole 24a of the insulating solder resist 24, so that the via hole 25 is solder 60. Landfill completely. At this time, the circular hole 24a is also filled with the conductive solder 60. At the same time, the solder ball 70 is placed on the ball land 21b of the metal pattern 21 as shown in FIG. In this state, when the reflow process, that is, the heating process using infrared rays, is performed on the entire product, the conductive solder 60 and the solder ball 70 are slightly dissolved, and the conductive solder 60 is formed of the metal film 12 and the metal. The solder ball 70 is firmly bonded to the pattern 21, and the solder ball 70 is firmly bonded to the ball land 21b of the metal pattern 21.
도 16은 이상과 같은 공정을 통해 완성된 칩 스캐일 패키지를 솔더 볼(70)이 하부를 향하는 실장 방향으로 반전시킨 것을 도시한 도면이다.FIG. 16 is a view showing that the chip scale package completed through the above process is inverted in the mounting direction in which the solder balls 70 face downward.
[실시예 2]Example 2
도 17은 본 발명의 실시예 2에 따른 칩 스캐일 패키지를 나타낸 단면도이다. 도 17에 도시된 바와 같이, 기본적인 구조는 다음을 제외하고는 실시예 1과 동일하다. 즉, 실시예 1에 따른 패키지의 배선 기판은 절연층(20)의 한쪽면에만 금속 패턴(21)이 형성되어 있으나, 본 실시예 2에서는 절연층(20)의 양쪽면 각각에 금속 패턴(21,28)이 형성된다. 특히, 절연층의 상부면에 형성된 금속 패턴(28)은 비아홀(25) 주위를 따라 형성되어서, 비아홀(25)의 내벽에 도금된 금속막(28a)을통해 하부 금속 패턴(21)에 전기적으로 연결된다.17 is a cross-sectional view illustrating a chip scale package according to Embodiment 2 of the present invention. As shown in FIG. 17, the basic structure is the same as that of Example 1 except for the following. That is, in the wiring board of the package according to the first embodiment, the metal pattern 21 is formed on only one surface of the insulating layer 20, but in the second embodiment, the metal pattern 21 is formed on each of both surfaces of the insulating layer 20. 28) are formed. In particular, the metal pattern 28 formed on the upper surface of the insulating layer is formed along the periphery of the via hole 25, and electrically connected to the lower metal pattern 21 through the metal film 28a plated on the inner wall of the via hole 25. Connected.
이러한 구조가 되면, 본드 패드(11)와 금속 패턴(21)간의 전기적 접속이 더욱 확실하게 보장된다. 그 이유는, 전술된 실시예 1의 리플로우 공정시, 실시예 1에서는 도전성 솔더(60)의 상하단만이 본드 패드(11)와 금속 패턴(21)에 접합되지만, 본 실시예 2에서는 이에 부가되어 도전성 솔더(60)의 중간부가 비아홀(25) 내벽에 도금된 금속막(28a) 전체에 견고히 접합되기 때문이다.With this structure, the electrical connection between the bond pad 11 and the metal pattern 21 is more surely ensured. The reason for this is that in the reflow process of Example 1 described above, in Example 1, only the upper and lower ends of the conductive solder 60 are bonded to the bond pad 11 and the metal pattern 21. This is because the intermediate portion of the conductive solder 60 is firmly bonded to the entire metal film 28a plated on the inner wall of the via hole 25.
[실시예 3]Example 3
도 18 내지 도 21은 본 발명의 실시예 3에 따른 칩 스캐일 패키지의 4가지 변형예를 나타낸 단면도이다. 도 18에 도시된 바와 같이, 본 실시예 3에 따른 패키지는 실시예 2에 따른 패키지 구조와 거의 동일하지만, 본 실시예 3에서는 도전성 솔더가 사용되지 않는다. 그 이유는, 본드 패드(11)가 솔더 볼(70) 형성 위치에서 수직선상에 위치하고 있기 때문이다.18 to 21 are cross-sectional views showing four modified examples of the chip scale package according to the third embodiment of the present invention. As shown in Fig. 18, the package according to the third embodiment is almost the same as the package structure according to the second embodiment, but the conductive solder is not used in the third embodiment. This is because the bond pad 11 is located on the vertical line at the solder ball 70 formation position.
즉, 본드 패드(11)를 미리 솔더 볼(70)의 형성 위치에서 수직선상에 배치되도록, 본드 패드(11)를 재배열한다. 따라서, 솔더 볼(70)이 비아홀을 매립하면서 직접 본드 패드(11)에 연결된다. 물론, 본드 패드(11)에는 실시예 1과 마찬가지로 금속막이 도금된다. 한편, 상부 금속 패턴(28)에 직접 탄성층(27)을 인쇄할 수는 없으므로, 절연층(20)의 상부면에도 절연성 솔더 레지스트(29)가 도포된다.That is, the bond pads 11 are rearranged so that the bond pads 11 are arranged in a vertical line at the formation positions of the solder balls 70 in advance. Therefore, the solder balls 70 are directly connected to the bond pads 11 while filling the via holes. Of course, the bond pad 11 is plated with a metal film similarly to the first embodiment. On the other hand, since the elastic layer 27 cannot be directly printed on the upper metal pattern 28, the insulating solder resist 29 is also applied to the upper surface of the insulating layer 20.
이러한 구조의 패키지는 전기 신호가 본드 패드(11)에서 금속 패턴(21,28)을 거치지 않고 직접 솔더 볼(70)로 전달되기 때문에, 전기 신호 경로가 대폭 단축되는 효과가 있다. 따라서, 고주파 대역에서 동작하는 반도체 칩의 성능을 저하시키는 각종 노이즈 문제가 해소될 수 있다.The package of this structure has an effect that the electrical signal path is greatly shortened since the electrical signal is transferred directly from the bond pad 11 to the solder balls 70 without passing through the metal patterns 21 and 28. Therefore, various noise problems that degrade the performance of the semiconductor chip operating in the high frequency band can be solved.
한편, 도 19에 도시된 패키지에서는, 솔더 볼(70)과 본드 패드(11)간의 접합 신뢰성을 더욱 높이기 위해서, 본드 패드(11)상에 금 재질의 도전성 범프(12a)가 형성된다. 다른 구조는 도 18에 도시된 패키지와 동일하다.On the other hand, in the package shown in FIG. 19, in order to further improve the bonding reliability between the solder balls 70 and the bond pads 11, a conductive bump 12a of gold material is formed on the bond pads 11. The other structure is the same as the package shown in FIG.
도 20에 도시된 패키지는, 배선 기판의 절연층(20) 상하면 각각에 금속 패턴(21,28)이 형성되고, 각각이 절연성 솔더 레지스트(24,29)로 절연된다. 상부 절연성 솔더 레지스트(29)상에 액상 에폭시(27b)가 도포되어서, 반도체 칩(10)이 액상 에폭시(27b)에 예비 접착된다. 즉, 현재는 반도체 칩(10)과 배선 기판이 완벽하게 접착된 상태는 아니다.In the package shown in FIG. 20, metal patterns 21 and 28 are formed on the upper and lower surfaces of the insulating layer 20 of the wiring board, respectively, and are insulated with insulating solder resists 24 and 29, respectively. The liquid epoxy 27b is applied onto the upper insulating solder resist 29, so that the semiconductor chip 10 is preliminarily bonded to the liquid epoxy 27b. In other words, the semiconductor chip 10 and the wiring board are not completely bonded at present.
이와 같이 예비 접착된 반도체 칩(10)과 배선 기판이 트랜스퍼 몰딩 공정을 통해서 몰딩된 후, 봉지제(50) 경화 공정중에 봉지제(50)와 에폭시(27b)가 같이 경화되므로써, 반도체 칩(10)과 배선 기판이 견고하게 접합되어진다.After the semiconductor chip 10 and the wiring board pre-bonded in this way are molded through the transfer molding process, the encapsulant 50 and the epoxy 27b are cured together during the encapsulant 50 curing process, thereby the semiconductor chip 10 ) And the wiring board are firmly bonded.
도 21은 반도체 칩(10)과 배선 기판을 연결하는 매개물로서, 탄성층(27)이나 액상 에폭시(27b) 대신에 기존에 사용되던 절연 테이프(27a)가 적용된 패키지를 도시하고 있다.FIG. 21 illustrates a package to which the insulating tape 27a used, which is used instead of the elastic layer 27 or the liquid epoxy 27b, is applied as a medium connecting the semiconductor chip 10 and the wiring board.
[실시예 4]Example 4
도 22는 본 발명의 실시예 4에 따른 칩 스캐일 패키지를 나타낸 단면도이다. 도 22에 도시된 바와 같이, 실시예 1 내지 3에서 적용되던 배선 기판 대신에 본 실시예 4에서는 공지된 기술인 패턴 필름(80)이 사용된다. 즉, 패턴 필름(80)은 금속 패턴을 갖는 필름으로서, 탄성층(27)을 매개로 반도체 칩(10)의 밑면에 접착된다.패턴 필름(80)과 탄성층(27)에는 상기 실시예들과 마찬가지로 비아홀이 형성되는데, 이 비아홀은 본드 패드(11)에 직접 연통된다. 따라서, 솔더 볼(70)이 도 19와 마찬가지로, 비아홀에 매립되어 직접 본드 패드(11)에 연결된다. 한편, 본드 패드(11)상에는 도전성 범프(12a)가 형성되는 것이 바람직하다.22 is a cross-sectional view illustrating a chip scale package according to Embodiment 4 of the present invention. As shown in Fig. 22, instead of the wiring boards applied in Examples 1 to 3, the pattern film 80, which is a known technique, is used in the fourth embodiment. That is, the pattern film 80 is a film having a metal pattern, and is bonded to the bottom surface of the semiconductor chip 10 through the elastic layer 27. The pattern films 80 and the elastic layer 27 are described in the above embodiments. Similarly, a via hole is formed, which is in direct communication with the bond pad 11. Accordingly, the solder ball 70 is embedded in the via hole as in FIG. 19 and directly connected to the bond pad 11. On the other hand, it is preferable that the conductive bump 12a is formed on the bond pad 11.
이상에서 설명한 바와 같이 본 발명에 의하면, 반도체 칩과 배선 기판이 탄성층을 매개로 접착되므로써, 패키지가 실장되는 보드와 반도체 칩간의 열팽창계수 차이로 인해 발생되는 스트레스가 탄성층에서 흡수된다. 따라서, 솔더 볼에 가해지는 스트레스가 완화되어, 솔더 볼에 크랙이 발생되는 현상을 억제할 수가 있게 된다.As described above, according to the present invention, the semiconductor chip and the wiring board are bonded to each other through the elastic layer, so that the stress generated due to the difference in thermal expansion coefficient between the board on which the package is mounted and the semiconductor chip is absorbed in the elastic layer. Therefore, the stress applied to the solder balls is alleviated, so that the phenomenon of cracking in the solder balls can be suppressed.
또한, 본드 패드와 배선 기판의 금속 패턴이 종래에는 금속 와이어에 의해 연결되었으나 본 발명에서는 비아홀에 매립된 도전성 솔더에 의해 연결되므로써, 본드 패드와 금속 패턴간의 접속 신뢰성이 대폭 향상된다.In addition, although the metal pattern of the bond pad and the wiring board is conventionally connected by a metal wire, in the present invention, the connection reliability between the bond pad and the metal pattern is greatly improved by being connected by the conductive solder embedded in the via hole.
아울러, 반도체 칩이 봉지제로 둘러싸여서 외부에 노출되지 않게 되므로써, 반도체 칩이 기계적 충격에 의해 손상을 받게 되는 것을 방지할 수 있음과 아울러 수분 침투도 방지할 수가 있다.In addition, since the semiconductor chip is surrounded by an encapsulant and is not exposed to the outside, it is possible to prevent the semiconductor chip from being damaged by mechanical shock and to prevent moisture penetration.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.Although the preferred embodiments of the present invention have been illustrated and described above, the present invention is not limited to the above-described embodiments, and the present invention is not limited to the above-described claims, and the present invention is not limited to the scope of the present invention. Anyone with knowledge will be able to make various changes.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990064325A KR20010061784A (en) | 1999-12-29 | 1999-12-29 | Chip scale package and method of fabricating the same |
Applications Claiming Priority (1)
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| Publication Number | Publication Date |
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| KR20010061784A true KR20010061784A (en) | 2001-07-07 |
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ID=19631624
Family Applications (1)
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| KR1019990064325A KR20010061784A (en) | 1999-12-29 | 1999-12-29 | Chip scale package and method of fabricating the same |
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030043748A (en) * | 2001-11-28 | 2003-06-02 | 가부시키가이샤 신가와 | Method of manufacturing a semiconductor device |
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-
1999
- 1999-12-29 KR KR1019990064325A patent/KR20010061784A/en not_active Application Discontinuation
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