KR100349374B1 - Wafer level package and method of fabricating the same - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 229910000679 solder Inorganic materials 0.000 claims abstract description 73
- 229910052751 metal Inorganic materials 0.000 claims abstract description 42
- 239000002184 metal Substances 0.000 claims abstract description 42
- 239000008393 encapsulating agent Substances 0.000 claims abstract description 30
- 239000004065 semiconductor Substances 0.000 claims abstract description 26
- 238000005498 polishing Methods 0.000 claims abstract description 10
- 239000010410 layer Substances 0.000 claims description 52
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 19
- 229910052802 copper Inorganic materials 0.000 claims description 19
- 239000010949 copper Substances 0.000 claims description 19
- 229910052782 aluminium Inorganic materials 0.000 claims description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 11
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 9
- 239000010936 titanium Substances 0.000 claims description 9
- 229910052719 titanium Inorganic materials 0.000 claims description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 6
- 229910052804 chromium Inorganic materials 0.000 claims description 5
- 239000011651 chromium Substances 0.000 claims description 5
- 238000005520 cutting process Methods 0.000 claims description 5
- 239000002356 single layer Substances 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 238000001721 transfer moulding Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 239000000463 material Substances 0.000 abstract description 7
- 238000002844 melting Methods 0.000 abstract description 6
- 230000008018 melting Effects 0.000 abstract description 6
- 238000012858 packaging process Methods 0.000 description 4
- 230000008646 thermal stress Effects 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005272 metallurgy Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 238000004148 unit process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
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- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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Abstract
본 발명은 웨이퍼 레벨 패키지 및 그의 제조 방법을 개시한다. 개시된 본 발명은, 복수개의 반도체 칩이 구성된 웨이퍼 표면에 하부 절연층을 코팅한다. 하부 절연층을 식각하여, 반도체 칩의 본딩 패드를 노출시킨다. 전체 결과물상에 금속층을 증착한 후 이를 패터닝하여, 일단이 노출된 본딩 패드에 연결된 금속 패턴을 형성한다. 전체 결과물상에 상부 절연층을 코팅한 다음, 상부 절연층을 식각하여 금속 패턴의 타단을 노출시킨다. 노출된 금속 패턴의 타단에 하부 솔더 볼을 마운트한다. 전체 결과물 상부를 최소한 하부 솔더 볼보다 높은 높이로 봉지제로 트랜스퍼 몰딩한다. 봉지제 표면을 연마하면서 하부 솔더 볼도 같이 연마하여, 하부 솔더 볼의 연마면이 봉지제 표면으로부터 노출되도록 한다. 노출된 하부 솔더 볼의 연마면에 상부 솔더 볼을 마운트하는데, 이 상부 솔더 볼로는 하부 솔더 볼보다 융점이 낮은 재질을 사용하는 것이 바람직하다. 그런 다음, 스크라이브 라인을 따라 웨이퍼를 절단하여 개개의 반도체 칩으로 분리한다.The present invention discloses a wafer level package and its manufacturing method. The disclosed invention coats a lower insulating layer on a wafer surface composed of a plurality of semiconductor chips. The lower insulating layer is etched to expose the bonding pads of the semiconductor chip. The metal layer is deposited on the entire resultant and then patterned to form a metal pattern connected to the bonding pads with one end exposed. The upper insulating layer is coated on the entire resultant, and then the upper insulating layer is etched to expose the other end of the metal pattern. Mount the lower solder ball on the other end of the exposed metal pattern. The upper part of the entire resultant is transfer molded with encapsulant to a height at least higher than the lower solder balls. While polishing the encapsulant surface, the lower solder ball is also polished so that the polishing surface of the lower solder ball is exposed from the encapsulant surface. The upper solder ball is mounted on the polished surface of the exposed lower solder ball, and it is preferable to use a material having a lower melting point than the lower solder ball. The wafer is then cut along the scribe line and separated into individual semiconductor chips.
Description
본 발명은 웨이퍼 레벨 패키지 및 그의 제조 방법에 관한 것으로서, 보다 구체적으로는 웨이퍼 상태에서 패키징 공정이 이루어지는 패키지 및 이를 제조하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wafer level package and a method of manufacturing the same, and more particularly to a package in which a packaging process is performed in a wafer state and a method of manufacturing the same.
기존의 패키지는 웨이퍼를 먼저 스크라이브 라인을 따라 절단하여 개개의 반도체 칩으로 분리한 후, 개개의 반도체 칩별로 여러 가지 패키징 공정을 실시하는 것에 의해 제조되었다.Existing packages are manufactured by first cutting a wafer along a scribe line, separating the wafer into individual semiconductor chips, and then performing various packaging processes for each semiconductor chip.
그러나, 상기된 기존의 패키지는 개개의 반도체 칩별로 많은 단위 공정이 실시되어야 하기 때문에, 하나의 웨이퍼에서 제조되는 반도체 칩들을 고려하게 되면, 공정수가 너무 많다는 문제점을 안고 있다.However, since the conventional package described above requires many unit processes to be performed for each semiconductor chip, considering the semiconductor chips manufactured from one wafer, there is a problem that the number of processes is too large.
그래서, 최근에는 웨이퍼를 먼저 절단하지 않고 웨이퍼 상태에서 상기된 패키징 공정을 우선적으로 실시한 후, 최종적으로 스크라이브 라인을 따라 웨이퍼를 절단하여 패키지를 제조하는 방안이 제시되었다. 이러한 방법으로 제조된 패키지를 웨이퍼 레벨 패키지라 하는데, 이를 제조하는 방법을 도 1을 참고로 하여 개략적으로 설명하면 다음과 같다.Therefore, in recent years, a method of manufacturing a package by first performing the aforementioned packaging process in a wafer state without cutting the wafer first, and finally cutting the wafer along a scribe line has been proposed. A package manufactured by this method is called a wafer level package. A method of manufacturing the package will be described below with reference to FIG. 1.
웨이퍼(1) 표면에는 실리콘 질화막인 보호막(3)이 도포되어 있다. 웨이퍼(1) 표면에 구성된 반도체 칩의 본딩 패드(2)는 식각에 의해 보호막(3)에 형성된 홈을 통해 노출되어 있다.The protective film 3 which is a silicon nitride film is coated on the wafer 1 surface. The bonding pads 2 of the semiconductor chip formed on the wafer 1 surface are exposed through grooves formed in the protective film 3 by etching.
이러한 상태에서, 보호막(3) 전체 표면에 하부 절연층(4)을 도포한다. 본딩 패드(2) 상부에 위치한 하부 절연층(4)을 식각하여 본딩 패드(2)를 외부로 노출시킨다. 그런 다음, 구리나 알루미늄 재질의 금속막(5)을 전체 구조 표면상에 진공 증착한다. 이때, 금속막(5)은 본딩 패드(2)에도 증착된다. 이어서, 금속막(5)을 부분 식각하여, 일단은 본딩 패드(2)에 전기적으로 연결되고 타단은 하부 절연층(4)상에 위치하는 금속 패턴(5)을 형성한다. 그런 다음, 전체 구조 표면에 상부 절연층(6)을 도포한 후, 금속 패턴(5)의 타단 상부에 위치한 상부 절연층(6) 부분을 식각하여 금속 패턴(5)의 타단을 노출시킨다. 노출된 금속 패턴(5)의 타단이 솔더 볼(7)이 마운트되는 볼 랜드가 된다.In this state, the lower insulating layer 4 is applied to the entire surface of the protective film 3. The lower insulating layer 4 located on the bonding pad 2 is etched to expose the bonding pad 2 to the outside. Then, a metal film 5 made of copper or aluminum is vacuum deposited on the entire structure surface. At this time, the metal film 5 is also deposited on the bonding pad 2. Subsequently, the metal film 5 is partially etched to form a metal pattern 5 having one end electrically connected to the bonding pad 2 and the other end positioned on the lower insulating layer 4. Then, after the upper insulating layer 6 is applied to the entire structure surface, the portion of the upper insulating layer 6 located on the other end of the metal pattern 5 is etched to expose the other end of the metal pattern 5. The other end of the exposed metal pattern 5 becomes a ball land on which the solder balls 7 are mounted.
이어서, 볼 랜드에 구형의 솔더 볼(7)을 올려놓은 후, 자외선을 이용한 리플로우 공정을 통해 솔더 볼(7)과 볼 랜드를 접착시키므로써, 반도체 칩의 본딩 패드(2)와 기판에 실장되는 솔더 볼(7)을 전기적으로 연결시킨다. 마지막으로, 웨이퍼(1)에 형성된 스크라이브 라인을 따라 절단하여 개개의 반도체 칩으로 분리하면, 웨이퍼 레벨 패키지가 완성된다.Subsequently, the spherical solder balls 7 are placed on the ball lands, and then the solder balls 7 and the ball lands are adhered to each other by bonding the solder balls 7 and the ball lands through a reflow process using ultraviolet rays. The solder balls 7 are electrically connected. Finally, the wafer-level package is completed by cutting along the scribe lines formed on the wafer 1 and separating them into individual semiconductor chips.
이와 같이, 웨이퍼 레벨 패키지는 웨이퍼 상태에서 모든 패키징 공정이 실시되므로, 모든 공정을 일괄적으로 실시할 수가 있다는 획기적인 장점이 있다. 그러나, 기존 웨이퍼 레벨 패키지의 열팽창계수는 반도체 칩에 의해 좌우되는데, 반도체 칩에 비해 보드의 열팽창계수가 대략 4배 정도 높다는 문제가 있다. 이러한 열팽창계수 차이로 인한 열 응력이 강도가 제일 취약한 솔더 볼에 집중적으로 인가되므로써, 솔더 볼의 계면에 크랙이 발생되는 심각한 문제가 발생되었다. 이러한 크랙 현상은 웨이퍼 레벨 패키지의 개발 과제중에 해결해야 할 가장 시급한 과제로 대두되고 있다.As described above, the wafer-level package has all the packaging processes in the wafer state, so that all the processes can be performed collectively. However, the thermal expansion coefficient of the existing wafer level package is dependent on the semiconductor chip, which has a problem that the thermal expansion coefficient of the board is about four times higher than that of the semiconductor chip. Since the thermal stress due to the difference in thermal expansion coefficient is intensively applied to the solder ball having the weakest strength, a serious problem occurs that a crack occurs at the interface of the solder ball. This cracking phenomenon has emerged as the most urgent task to be solved during the development of wafer level packages.
본 발명은 종래의 웨이퍼 레벨 패키지가 안고 있는 문제점을 해소하기 위해안출된 것으로서, 솔더 볼이 봉지제로 지지를 받도록 하여, 외부에서 열 응력이 주어지더라도 솔더 볼이 변형되지 않게 해 줌과 아울러 높은 열팽창계수를 가진 봉지제가 점유하는 비율을 높여서 패키지와 보드간의 열팽창계수 차이를 최대한 줄일 수 있는 웨이퍼 레벨 패키지 및 그의 제조 방법을 제공하는데 목적이 있다.The present invention has been made to solve the problems of the conventional wafer-level package, the solder ball is supported by the encapsulant, so that the solder ball is not deformed even if the external thermal stress is applied, and high thermal expansion It is an object of the present invention to provide a wafer-level package and a method of manufacturing the same, which can reduce the difference in coefficient of thermal expansion between the package and the board as much as possible by increasing the proportion of encapsulant having a coefficient.
도 1은 종래 웨이퍼 레벨 패키지를 나타낸 단면도.1 is a cross-sectional view showing a conventional wafer level package.
도 2 내지 도 12는 본 발명의 실시예 1에 따른 웨이퍼 레벨 패키지를 제조 공정 순서대로 나타낸 단면도.2 to 12 are cross-sectional views showing the wafer level package according to the first embodiment of the present invention in the order of manufacturing process.
도 13 내지 도 18은 본 발명의 실시예 2에 따른 웨이퍼 레벨 패키지를 제조 공정 순서대로 나타낸 단면도.13 through 18 are cross-sectional views illustrating a wafer level package according to a second embodiment of the present invention in the order of manufacturing process.
- 도면의 주요 부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawing-
10 ; 웨이퍼 11 ; 본딩 패드10; Wafer 11; Bonding pads
20 ; 하부 절연층 21 ; 상부 절연층20; Lower insulating layer 21; Upper insulation layer
30 ; 금속 패턴 31 ; 접합 보조층30; Metal pattern 31; Bonding auxiliary layer
40 ; 하부 솔더 볼 41 ; 상부 솔더 볼40; Lower solder ball 41; Upper solder ball
50 ; 봉지제50; Encapsulant
상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 웨이퍼 레벨 패키지는 다음과 같은 구성으로 이루어진다.In order to achieve the above object, the wafer level package according to the present invention has the following configuration.
복수개의 반도체 칩이 구성된 웨이퍼 표면에, 반도체 칩의 본딩 패드가 노출되도록 하부 절연층이 형성된다. 일단이 본딩 패드에 연결된 금속 패턴이 하부 절연층상에 증착된다. 금속 패턴의 타단이 노출되도록, 상부 절연층이 하부 절연층상에 형성된다. 노출된 금속 패턴의 타단에 하부 솔더 볼이 마운트되는데, 하부 솔더 볼의 상부는 웨이퍼 표면과 평행하게 절단된다. 하부 솔더 볼의 절단면 높이로 봉지제가 상부 절연층상에 트랜스퍼 몰딩된다. 봉지제로부터 노출된 하부 솔더 볼의 절단면에 상부 솔더 볼이 마운트된다. 스크라이브 라인을 따라 웨이퍼가 절단되어, 개개의 반도체 칩으로 분리된다.The lower insulating layer is formed on the surface of the wafer composed of a plurality of semiconductor chips so that the bonding pads of the semiconductor chips are exposed. A metal pattern, one end of which is connected to the bonding pad, is deposited on the lower insulating layer. An upper insulating layer is formed on the lower insulating layer so that the other end of the metal pattern is exposed. The lower solder ball is mounted on the other end of the exposed metal pattern, the upper part of the lower solder ball being cut parallel to the wafer surface. The encapsulant is transfer molded onto the upper insulating layer at the cut surface height of the lower solder ball. The upper solder ball is mounted on the cut surface of the lower solder ball exposed from the encapsulant. The wafer is cut along the scribe line and separated into individual semiconductor chips.
한편, 하부 솔더 볼이 마운트되는 금속 패턴의 타단에 접합 보조층(Under Bump Metallurgy)이 형성되는 것이 바람직하다.On the other hand, it is preferable that an under bump metallurgy is formed at the other end of the metal pattern on which the lower solder balls are mounted.
상기된 구조를 갖는 웨이퍼 레벨 패키지를 제조하는 방법은 다음과 같다.A method of manufacturing a wafer level package having the above-described structure is as follows.
복수개의 반도체 칩이 구성된 웨이퍼 표면에 하부 절연층을 코팅한다. 하부 절연층을 식각하여, 반도체 칩의 본딩 패드를 노출시킨다. 전체 결과물상에 금속층을 증착한 후 이를 패터닝하여, 일단이 노출된 본딩 패드에 연결된 금속 패턴을 형성한다. 전체 결과물상에 상부 절연층을 코팅한 다음, 상부 절연층을 식각하여 금속 패턴의 타단을 노출시킨다. 노출된 금속 패턴의 타단에 하부 솔더 볼을 마운트한다. 전체 결과물 상부를 최소한 하부 솔더 볼보다 높은 높이로 봉지제로 트랜스퍼 몰딩한다. 봉지제 표면을 연마하면서 하부 솔더 볼도 같이 연마하여, 하부 솔더 볼의 연마면이 봉지제 표면으로부터 노출되도록 한다. 노출된 하부 솔더 볼의 연마면에 상부 솔더 볼을 마운트하는데, 이 상부 솔더 볼로는 하부 솔더 볼보다 융점이 낮은 재질을 사용하는 것이 바람직하다. 그런 다음, 스크라이브 라인을 따라 웨이퍼를 절단하여 개개의 반도체 칩으로 분리한다.The lower insulating layer is coated on the wafer surface composed of a plurality of semiconductor chips. The lower insulating layer is etched to expose the bonding pads of the semiconductor chip. The metal layer is deposited on the entire resultant and then patterned to form a metal pattern connected to the bonding pads with one end exposed. The upper insulating layer is coated on the entire resultant, and then the upper insulating layer is etched to expose the other end of the metal pattern. Mount the lower solder ball on the other end of the exposed metal pattern. The upper part of the entire resultant is transfer molded with encapsulant to a height at least higher than the lower solder balls. While polishing the encapsulant surface, the lower solder ball is also polished so that the polishing surface of the lower solder ball is exposed from the encapsulant surface. The upper solder ball is mounted on the polished surface of the exposed lower solder ball, and it is preferable to use a material having a lower melting point than the lower solder ball. The wafer is then cut along the scribe line and separated into individual semiconductor chips.
상기된 본 발명의 구성에 의하면, 봉지제가 하부 솔더 볼 전체 주위를 둘러싸게 되므로써, 솔더 볼의 지지 강도가 대폭 강화된다. 또한, 하부 솔더 볼이 상부 솔더 볼보다 융점이 높으므로, 전체 솔더 볼 자체의 강도가 강화된다. 아울러, 웨이퍼 표면에는 절연층이 아니라 봉지제가 배치되므로써, 패키지와 보드간의 열팽창계수 차이를 대폭 줄일 수가 있게 된다.According to the configuration of the present invention described above, since the encapsulant surrounds the entire lower solder ball, the support strength of the solder ball is greatly enhanced. In addition, since the lower solder ball has a higher melting point than the upper solder ball, the strength of the entire solder ball itself is enhanced. In addition, since an encapsulant, not an insulating layer, is disposed on the wafer surface, the thermal expansion coefficient difference between the package and the board can be greatly reduced.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.Best Mode for Carrying Out the Invention Preferred embodiments of the present invention will now be described based on the accompanying drawings.
[실시예 1]Example 1
도 2 내지 도 12는 본 발명의 실시예 1에 따른 웨이퍼 레벨 패키지를 제조 공정 순서대로 나타낸 단면도이다.2 to 12 are cross-sectional views illustrating wafer level packages according to Embodiment 1 of the present invention in the order of manufacturing process.
먼저, 도 2에 도시된 바와 같이, 웨이퍼(10)에 복수개의 반도체 칩들이 구성되면, 그의 표면에 보호층(12)을 증착한 다음, 보호층(12)을 식각하여 각 반도체칩의 본딩 패드(11)를 노출시킨다.First, as shown in FIG. 2, when a plurality of semiconductor chips are formed on the wafer 10, a protective layer 12 is deposited on a surface thereof, and then the protective layer 12 is etched to bond pads of the semiconductor chips. (11) is exposed.
이어서, 도 3과 같이 전체 결과물상에 하부 절연층(20)을 코팅한 후, 도 4에 도시된 바와 같이 하부 절연층(20)을 식각하여 본딩 패드(11)를 노출시킨다.Subsequently, after coating the lower insulating layer 20 on the entire resultant product as shown in FIG. 3, the lower insulating layer 20 is etched to expose the bonding pads 11 as illustrated in FIG. 4.
그런 다음, 도 5에서와 같이 전체 결과물상에 금속막(30)을 증착한 후 이를 패터닝하여, 도 6에 도시된 바와 같이 일단이 본딩 패드(11)에 전기적으로 연결된 금속 패턴(30)을 형성한다. 한편, 금속막(30)은 단층이어도 무방하지만, 서로 다른 기능을 하는 3 내지 4층의 다층인 것이 바람직하다. 즉, 하부층으로는 알루미늄 재질의 본딩 패드(11)와의 접착력이 우수한 재질을 사용하고, 중간층으로는 솔더가 본딩 패드(11)로 확산되는 현상을 방지하는 확산 방지 기능을 발휘할 수 있는 재질을 사용하며, 상부층으로는 솔더와의 습윤성이 우수한 재질을 사용한다. 이러한 각각의 특성을 갖는 다층 금속층으로서, 알루미늄/니켈/구리, 알루미늄/티타늄/구리, 알루미늄/크롬/구리, 티타늄/티타늄+텅스텐/구리 또는 크롬/크롬+구리/구리 중에서 선택될 수 있다.Then, as shown in FIG. 5, the metal film 30 is deposited on the entire resultant and then patterned to form a metal pattern 30 having one end electrically connected to the bonding pad 11 as shown in FIG. do. On the other hand, although the metal film 30 may be a single layer, it is preferable that it is a multilayer of 3-4 layers which perform a different function. That is, the lower layer is made of a material having excellent adhesion to the bonding pads 11 made of aluminum, and the middle layer is made of a material that can exhibit a diffusion prevention function that prevents the diffusion of solder into the bonding pads 11. As the upper layer, a material having excellent wettability with solder is used. As the multilayer metal layer having each of these properties, it may be selected from aluminum / nickel / copper, aluminum / titanium / copper, aluminum / chrome / copper, titanium / titanium + tungsten / copper or chrome / chromium + copper / copper.
이어서, 도 7을 참조로, 상부 절연층(21)을 전체 결과물상에 코팅한 후, 도 8과 같이 상부 절연층(21)을 식각하여 금속 패턴(30)의 타단을 노출시킨다. 그런 다음, 도 9와 같이 노출된 금속 패턴(30)의 타단에 하부 솔더 볼(40)을 마운트한다.Subsequently, referring to FIG. 7, after the upper insulating layer 21 is coated on the entire resultant product, as shown in FIG. 8, the upper insulating layer 21 is etched to expose the other end of the metal pattern 30. Then, the lower solder ball 40 is mounted on the other end of the exposed metal pattern 30 as shown in FIG. 9.
여기까지 완성된 패키지 구조는 종래 패키지 구조와 동일하다. 그러나, 본 발명에 따르면, 솔더 볼 접합 강도 강화를 위한 후속 공정이 추가로 실시된다.The package structure completed so far is the same as the conventional package structure. However, according to the present invention, a subsequent process for strengthening the solder ball joint strength is further performed.
도 10에 도시된 바와 같이, 전체 결과물 상부에 봉지제(50)를 트랜스퍼 몰딩하여, 하부 솔더 볼(40)이 봉지제(50)내에 위치되도록 한다. 따라서, 하부 솔더 볼(40) 전체는 봉지제(50)에서 노출되지 않으면서 봉지제(50)에 의해 견고히 지지를 받게 된다. 하부 솔더 볼(40)이 종래와 같이 그의 하부만이 절연층으로만 지지를 받는 경우보다 본 발명에서와 같이 전체가 봉지제(50)로 지지를 받게 되면, 하부 솔더 볼(40)을 지지하는 강도가 대폭 강화됨은 당연하다.As shown in FIG. 10, transfer molding of the encapsulant 50 over the entire resultant is made so that the lower solder balls 40 are positioned in the encapsulant 50. Therefore, the entire lower solder ball 40 is firmly supported by the encapsulant 50 without being exposed from the encapsulant 50. When the lower solder ball 40 is supported by the encapsulant 50 as in the present invention, rather than only the lower portion thereof is supported only by the insulating layer as in the prior art, the lower solder ball 40 supports the lower solder ball 40. Of course, the strength is greatly enhanced.
이어서, 도 11과 같이, 봉지제(50) 표면을 연마하는데, 이때 하부 솔더 볼(40)의 상부도 일정 두께만큼 연마되도록 한다. 따라서, 하부 솔더 볼(40)의 상부에는 웨이퍼(10) 표면과 평행을 이루는 연마면이 자연적으로 형성되고, 이 연마면은 봉지제(50)로부터 노출된다.Subsequently, as shown in FIG. 11, the surface of the encapsulant 50 is polished so that the upper portion of the lower solder ball 40 is also polished by a predetermined thickness. Therefore, the polishing surface parallel to the surface of the wafer 10 is naturally formed on the lower solder ball 40, and the polishing surface is exposed from the encapsulant 50.
최종적으로, 도 12와 같이 노출된 하부 솔더 볼(40)의 연마면상에 보드에 실질적으로 실장되는 상부 솔더 볼(41)을 마운트한 다음, 스크라이브 라인을 따라 웨이퍼(10)를 절단하여 개개의 반도체 칩으로 분리하면, 본 발명의 실시예 1에 따른 웨이퍼 레벨 패키지가 완성된다.Finally, the upper solder balls 41 substantially mounted on the board are mounted on the polished surface of the lower solder balls 40 exposed as shown in FIG. 12, and then the wafer 10 is cut along the scribe lines to separate individual semiconductors. When separated into chips, a wafer level package according to Embodiment 1 of the present invention is completed.
여기서, 하부 솔더 볼(40)로는 상부 솔더 볼(41)보다 융점이 높은 재질을 사용하는 것이 바람직하다. 그 이유는, 하부 솔더 볼(40)의 융점이 상부 솔더 볼(41)의 융점보다 높아야, 주어진 소정의 온도에서 높은 강도가 유지되기 때문이다.Here, it is preferable to use a material having a higher melting point than the upper solder ball 41 as the lower solder ball 40. This is because the melting point of the lower solder ball 40 must be higher than the melting point of the upper solder ball 41 so that high strength is maintained at a given temperature.
본 발명의 실시예 1에 따라 완성된 도 12에 도시된 패키지는 다음과 같은 우수한 특성을 갖게 된다. 먼저, 하부 솔더 볼(40) 전체가 봉지제(50)로 지지를 받게 되므로, 보드와 반도체 칩간의 열팽창계수 차이로 인해 발생되는 열적 스트레스에 의한 하부 솔더 볼(40)의 변형이 획기적으로 줄어들게 된다. 또한, 웨이퍼 레벨 패키지가 봉지제(50)를 갖게 되므로, 보드와 열팽창계수가 거의 동일한 봉지제(50)에 의해 보드와 패키지간의 열팽창계수 차이를 줄일 수가 있게 된다.The package shown in FIG. 12 completed according to Embodiment 1 of the present invention has the following excellent characteristics. First, since the entire lower solder ball 40 is supported by the encapsulant 50, deformation of the lower solder ball 40 due to thermal stress caused by the difference in thermal expansion coefficient between the board and the semiconductor chip is significantly reduced. . In addition, since the wafer-level package has the encapsulant 50, the encapsulant 50 having substantially the same thermal expansion coefficient as the board can reduce the difference in thermal expansion coefficient between the board and the package.
[실시예 2]Example 2
도 13 내지 도 18은 본 발명의 실시예 2에 따른 웨이퍼 레벨 패키지를 제조 공정 순서대로 나타낸 단면도이다.13 to 18 are cross-sectional views illustrating a wafer level package according to a second embodiment of the present invention in the order of manufacturing process.
본 실시예 2에서는 공지 기술인 접합 보조층(UBM)이 채용된다. 이 접합 보조층을 솔더 볼 마운트 전에 적용하는 기술은 주지된 기술이므로, 이하에서는 간단하게 설명한다.In the present Example 2, the bonding auxiliary layer (UBM) which is a well-known technique is employ | adopted. Since the technique of applying this bonding auxiliary layer before solder ball mounting is a well-known technique, it demonstrates briefly below.
먼저, 실시예 1의 도 8까지의 공정은 본 실시예 2와 동일하고, 다만 금속막(30)을 다층이 아니라 단층, 한 예로 알루미늄의 단층으로만 형성한다. 대신에, 도 13과 같이 접합 보조층(31)을 전체 결과물상에 증착한 다음, 도 14와 같이 이를 패터닝하여, 금속 패턴(30)의 타단 부위에만 존재하는 형상을 갖는 접합 보조층(31)을 형성한다. 접합 보조층(31)은 실시예 1에서 금속막(30)의 재질로 언급된 3 내지 4층의 다층 금속막이 사용될 수 있다. 이후의 공정은 실시예 1과 동일하므로, 반복하여 설명하지 않는다.First, the process up to FIG. 8 of Example 1 is the same as that of Example 2, except that the metal film 30 is formed not by a multilayer but by a single layer, for example, a single layer of aluminum. Instead, the bonding auxiliary layer 31 is deposited on the entire resultant product as shown in FIG. 13 and then patterned as shown in FIG. To form. The bonding auxiliary layer 31 may be a multi-layered metal film of 3 to 4 layers mentioned as the material of the metal film 30 in the first embodiment. The subsequent steps are the same as in Example 1, and will not be repeated.
다만, 도 18에 도시된 최종 패키지 구조와 도 12의 패키지 구조에서의 차이점은, 하부 솔더 볼(40)이 직접 금속 패턴(30)에 마운트되지 않고 접합 보조층(31)상에 마운트된다는 점이다.However, the difference between the final package structure shown in FIG. 18 and the package structure of FIG. 12 is that the lower solder balls 40 are mounted on the bonding auxiliary layer 31 rather than directly mounted on the metal pattern 30. .
이상에서 설명한 바와 같이 본 발명에 의하면, 하부 솔더 볼 전체가 봉지제로 둘러싸여 견고히 지지를 받게 되므로써, 솔더 볼의 접합 강도가 대폭 강화된다. 또한, 봉지제가 패키지에 채용되므로써, 패키지와 보드간의 열팽창계수 차이가 줄어들게 된다. 따라서, 열팽창계수 차이로 인해 발생되는 열적 스트레스가 억제되므로, 솔더 볼의 계면에 크랙이 발생되는 것이 억제된다.As described above, according to the present invention, since the entire lower solder ball is surrounded by the encapsulant and firmly supported, the bonding strength of the solder ball is greatly enhanced. In addition, since the encapsulant is employed in the package, the difference in coefficient of thermal expansion between the package and the board is reduced. Therefore, since the thermal stress generated due to the difference in thermal expansion coefficient is suppressed, the occurrence of cracks at the interface of the solder ball is suppressed.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.Although the preferred embodiments of the present invention have been illustrated and described above, the present invention is not limited to the above-described embodiments, and the present invention is not limited to the above-described claims, and the present invention is not limited to the scope of the present invention. Anyone with knowledge will be able to make various changes.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990058389A KR100349374B1 (en) | 1999-12-16 | 1999-12-16 | Wafer level package and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990058389A KR100349374B1 (en) | 1999-12-16 | 1999-12-16 | Wafer level package and method of fabricating the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010056780A KR20010056780A (en) | 2001-07-04 |
| KR100349374B1 true KR100349374B1 (en) | 2002-08-21 |
Family
ID=19626435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990058389A KR100349374B1 (en) | 1999-12-16 | 1999-12-16 | Wafer level package and method of fabricating the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100349374B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100668809B1 (en) * | 2000-06-30 | 2007-01-16 | 주식회사 하이닉스반도체 | Wafer level package |
| KR100744126B1 (en) * | 2006-02-07 | 2007-08-01 | 삼성전자주식회사 | Method for manufacturing wafer level package having metal line redistributed by melting metal |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990014176A (en) * | 1997-07-25 | 1999-02-25 | 프렌치 베키 알. | A controlled-form solder reservoir for increasing the volume of the solder bump and a structure formed thereby |
-
1999
- 1999-12-16 KR KR1019990058389A patent/KR100349374B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990014176A (en) * | 1997-07-25 | 1999-02-25 | 프렌치 베키 알. | A controlled-form solder reservoir for increasing the volume of the solder bump and a structure formed thereby |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010056780A (en) | 2001-07-04 |
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