KR20020000623A

KR20020000623A - Wafer level package

Info

Publication number: KR20020000623A
Application number: KR1020000035449A
Authority: KR
Inventors: 홍성학
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 2000-06-26
Filing date: 2000-06-26
Publication date: 2002-01-05

Abstract

PURPOSE: A wafer level package is provided to control a crack on a solder ball, by forming a conductive bump on a bond pad so that an electrical contact is guaranteed and a thick insulation layer functioning to absorb stress is formed. CONSTITUTION: A bond pad(11) is disposed on a semiconductor chip. A metal bump(20) is formed on the bond pad. An insulation layer is electrically connected to the metal bump, adhered to the surface of the semiconductor chip and having a thickness corresponding to the height of the metal bump. A pattern film(30) has a ball land, including the semiconductor chip, the metal bump and the insulation layer. A solder ball(50) is mounted on the ball land of the pattern film.

Description

Wafer Level Package {WAFER LEVEL PACKAGE}

본 발명은 웨이퍼 레벨 패키지에 관한 것으로서, 보다 구체적으로는 웨이퍼 상태에서 각종 패키징 공정이 실시되는 웨이퍼 레벨 패키지에 관한 것이다.The present invention relates to a wafer level package, and more particularly to a wafer level package in which various packaging processes are performed in a wafer state.

기존의 일반적인 패키지는 웨이퍼를 먼저 스크라이브 라인을 따라 절단하여 개개의 반도체 칩으로 분리한 후, 개개의 반도체 칩별로 여러 가지 패키징 공정을실시하는 것에 의해 제조되었다.Conventional packages have been manufactured by first cutting a wafer along a scribe line, separating the wafer into individual semiconductor chips, and then performing various packaging processes for each semiconductor chip.

그러나, 상기된 기존의 패키지는 개개의 반도체 칩별로 많은 단위 공정이 실시되어야 하기 때문에, 하나의 웨이퍼에서 제조되는 반도체 칩들을 고려하게 되면, 공정수가 너무 많다는 문제점을 안고 있다.However, since the conventional package described above requires many unit processes to be performed for each semiconductor chip, considering the semiconductor chips manufactured from one wafer, there is a problem that the number of processes is too large.

그래서, 최근에는 웨이퍼를 먼저 절단하지 않고 웨이퍼 상태에서 상기된 패키징 공정을 우선적으로 실시한 후, 최종적으로 스크라이브 라인을 따라 절단하여 패키지를 제조하는 방안이 제시되었다. 이러한 방법으로 제조된 패키지를 웨이퍼 레벨 패키지라 하는데, 이러한 웨이퍼 레벨 패키지를 제조하는 방법을 도 1을 참고로 하여 개략적으로 설명하면 다음과 같다.Therefore, in recent years, a method of manufacturing a package by first performing the above-described packaging process in a wafer state without cutting the wafer first and finally cutting along the scribe line has been proposed. A package manufactured by this method is called a wafer level package. A method of manufacturing such a wafer level package will be described below with reference to FIG. 1.

웨이퍼(1) 표면에는 실리콘 질화막인 보호막이 도포되어 있다. 웨이퍼(1)에 구성된 반도체 칩의 본드 패드(2)는 식각에 의해 보호막에 형성된 홈을 통해 노출되어 있다.The protective film which is a silicon nitride film is apply | coated to the wafer 1 surface. The bond pads 2 of the semiconductor chip formed on the wafer 1 are exposed through grooves formed in the protective film by etching.

이러한 상태에서, 보호막 전체 표면에 하부 절연층(3)을 도포한다. 본드 패드(2) 상부에 위치한 하부 절연층(3) 부분을 식각하여, 본드 패드(2)를 노출시킨다. 하부 절연층(3)상에 금속막을 증착한 후 이를 패터닝하여, 일단이 본드 패드(2)에 전기적으로 연결된 금속 패턴(4)을 형성한다. 하부 절연층(3) 표면에 상부 절연층(5)을 도포하고, 금속 패턴(4)의 타단 상부에 위치한 상부 절연층(5) 부분을 식각하여, 금속 패턴(4)의 타단을 노출시킨다. 노출된 금속 패턴(4)의 타단이 솔더 볼(7)이 마운트되는 볼 랜드가 된다. 볼 랜드상에 접합 보조층(6)을 형성한 후, 솔더 볼(7)을 접합 보조층(6)상에 마운트한다.In this state, the lower insulating layer 3 is applied to the entire surface of the protective film. A portion of the lower insulating layer 3 positioned on the bond pad 2 is etched to expose the bond pad 2. A metal film is deposited on the lower insulating layer 3 and then patterned to form a metal pattern 4 having one end electrically connected to the bond pad 2. The upper insulating layer 5 is applied to the surface of the lower insulating layer 3, and the upper insulating layer 5 part located on the other end of the metal pattern 4 is etched to expose the other end of the metal pattern 4. The other end of the exposed metal pattern 4 becomes a ball land on which the solder balls 7 are mounted. After the bonding auxiliary layer 6 is formed on the ball lands, the solder balls 7 are mounted on the bonding auxiliary layer 6.

이러한 공정은 웨이퍼 레벨에서 실시되고, 마지막으로 스크라이브 라인을 따라 웨이퍼(1)를 절단하여 개개의 반도체 칩으로 분리하므로써, 웨이퍼 레벨 패키지가 완성된다.This process is carried out at the wafer level, and finally the wafer 1 package is completed by cutting the wafer 1 along the scribe line and separating it into individual semiconductor chips.

그런데, 종래의 웨이퍼 레벨 패키지는 솔더 볼의 접합 강도가 매우 취약하다. 그 이유는 다음과 같다. 종래에는 금속 패턴이 서로 분리된 2개의 절연층에 의해 상하에서 지지되므로 금속 패턴의 지지 구조가 매우 취약하다. 따라서, 볼 랜드는 상부 절연층에서 노출되는 금속 패턴의 일부가 되므로, 이러한 볼 랜드에 마운트된 솔더 볼의 접합 강도가 매우 취약하게 된다.However, the conventional wafer level package is very weak in the bonding strength of the solder ball. The reason for this is as follows. Conventionally, since the metal pattern is supported up and down by two insulating layers separated from each other, the support structure of the metal pattern is very weak. Therefore, since the ball lands become part of the metal pattern exposed in the upper insulating layer, the bonding strength of the solder balls mounted on these ball lands becomes very weak.

특히, 솔더 볼이 크랙되는 주된 요인은 솔더 볼이 보드에 마운트된 후, 수평 방향으로 작용하는 전단 응력을 받기 때문이다. 이러한 이유는, 반도체 칩의 열팽창계수가 3ppm인데 비해서 보드의 열팽창계수는 14ppm으로 매우 높기 때문이다. 따라서, 보드가 반도체 칩보다 매우 많이 팽창되므로, 그 사이에 배치된 솔더 볼이 측면으로부터 전단 응력을 심하게 받아서, 솔더 볼에 크랙이 발생되는 문제점이 있었다.In particular, the main reason for cracking the solder ball is that the solder ball is mounted on a board and is subjected to a shear stress acting in the horizontal direction. The reason for this is that the thermal expansion coefficient of the board is very high (14 ppm), while the thermal expansion coefficient of the semiconductor chip is 3 ppm. Therefore, since the board is expanded much more than the semiconductor chip, the solder balls disposed therebetween receive severe shear stresses from the side surfaces, and there is a problem that cracks occur in the solder balls.

이와 같이, 웨이퍼 레벨 패키지에서 솔더 볼의 접합 강도 측면에서 문제가 있는데도, 굳이 솔더 볼을 계속 사용하는 이유는 리드 프레임과 같은 다른 수단보다 솔더 볼이 전기 신호 전달 경로를 단축시킬 수 있기 때문이다. 전기 신호 전달 경로의 단축은 반도체 칩이 고집적화되어 감에 따라 필연적으로 요구되는 사항이다.As such, even though there are problems in terms of bonding strength of solder balls in wafer-level packages, the reason why solder balls continue to be used is that solder balls can shorten the electrical signal transmission path than other means such as lead frames. Shortening of the electrical signal transmission path is inevitably required as semiconductor chips become highly integrated.

이와 같이, 솔더 볼을 이용한 패키지에서 우선적으로 해결해야 될 문제가 바로 전술된 솔더 볼의 접합 강도이다. 이러한 문제를 해소하기 위해서는, 현재로서는 응력 흡수층의 두께를 늘이는 방법 외에는 제시된 방안이 별로 없다. 웨이퍼 레벨 패키지에서 응력 흡수층이란 바로 보드의 열팽창계수와 거의 동일한 열팽창계수를 갖는 절연층을 의미한다.As such, the problem to be solved first in a package using solder balls is the bonding strength of the solder balls described above. In order to solve this problem, there are currently few proposed methods other than increasing the thickness of the stress absorbing layer. In a wafer-level package, the stress absorbing layer means an insulating layer having a coefficient of thermal expansion almost equal to that of the board.

그러므로, 절연층의 두께를 두껍게 형성하기만 하면 상기된 문제가 해소될 것으로 일견 생각될 수 있지만, 바로 이 점에 있어서 현재의 기술로는 해결될 수 없는 장애가 있다. 그 장애란 절연층의 두께가 20㎛ 이하로 제한된다는 것이다. 그 이유는, 절연층, 특히 하부 절연층의 두께를 너무 두껍게 형성하게 되면, 두꺼운 하부 절연층을 부분 식각하여 본드 패드 전체를 완벽하게 노출시키기가 매우 곤란하기 때문이다. 설사, 본드 패드가 하부 절연층으로부터 노출된다고 하더라도, 금속막을 매우 깊게 위치한 본드 패드에 정확하게 접촉시키기가 곤란하다는 공정상의 새로운 문제가 유발된다.Therefore, it can be conceived that the above-mentioned problems will be solved only by forming the thickness of the insulating layer thickly, but at this point, there are obstacles that cannot be solved by the current technology. The obstacle is that the thickness of the insulating layer is limited to 20 µm or less. The reason is that if the thickness of the insulating layer, especially the lower insulating layer is formed too thick, it is very difficult to partially etch the thick lower insulating layer to completely expose the entire bond pad. Even if the bond pad is exposed from the lower insulating layer, a new process problem arises that it is difficult to accurately contact the metal film with the bond pad located very deeply.

따라서, 본 발명은 종래의 웨이퍼 레벨 패키지가 안고 있는 문제점을 해소하기 위해 안출된 것으로서, 절연층의 두께를 두껍게 형성하면서도 전기적 콘택이 확실하게 이루어질 수 있도록 하여, 솔더 볼에 가해지는 응력을 최대한 완화시킬 수 있는 웨이퍼 레벨 패키지를 제공하는데 목적이 있다.Accordingly, the present invention has been made to solve the problems of the conventional wafer-level package, to make the electrical contact reliably while forming the thickness of the insulating layer thick, thereby easing the stress applied to the solder ball as much as possible It is an object of the present invention to provide a wafer level package.

도 1은 종래의 웨이퍼 레벨 패키지를 나타낸 단면도.1 is a cross-sectional view showing a conventional wafer level package.

도 2 내지 도 7은 본 발명에 따른 웨이퍼 레벨 패키지를 제조 공정 순서대로 나타낸 단면도.2 to 7 are cross-sectional views of wafer level packages according to the present invention in the order of manufacturing process.

- 도면의 주요 부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawing-

10 ; 웨이퍼 11 ; 본드 패드10; Wafer 11; Bond pad

20 ; 전도성 범프 30 ; 패턴 필름20; Conductive bumps 30; Pattern film

31 ; 절연 필름 32 ; 금속 트레이스31; Insulating film 32; Metal traces

33 ; 식각홈 34 ; 솔더 레지스트33; Etching grooves 34; Solder resist

50 ; 솔더 볼50; Solder ball

상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 웨이퍼 레벨 패키지는 다음과 같은 구성으로 이루어진다.In order to achieve the above object, the wafer level package according to the present invention has the following configuration.

반도체 칩의 본드 패드에 금속 재질의 전도성 범프가 형성된다. 본드 패드가 배치된 반도체 칩의 표면에 패턴 필름이 접착된다. 패턴 필름은 절연 필름을 포함한다. 절연 필름의 표면에는 금속 트레이스가 증착되고, 금속 트레이스의 일단은 절연 필름의 밑면으로부터 형성된 홈을 통해 아래로 노출된다. 또한, 금속 트레이스의 타단은 절연 필름의 표면에 형성된 솔더 레지스트를 통해 노출되어 볼 랜드가 된다. 절연 필름으로부터 아래로 노출된 금속 트레이스의 일단에 상기 홈을 통해 진입된 전도성 범프가 연결된다. 볼 랜드에 솔더 볼이 마운트된다.A conductive bump made of metal is formed on the bond pad of the semiconductor chip. The pattern film is adhere | attached on the surface of the semiconductor chip in which the bond pad was arrange | positioned. The pattern film includes an insulating film. A metal trace is deposited on the surface of the insulating film, and one end of the metal trace is exposed downward through a groove formed from the bottom of the insulating film. In addition, the other end of the metal trace is exposed through the solder resist formed on the surface of the insulating film to become a ball land. A conductive bump entered through the groove is connected to one end of the metal trace exposed downward from the insulating film. Solder balls are mounted on the ball lands.

상기된 본 발명의 구성에 의하면, 본드 패드에 전도성 범프가 높게 형성되므로써, 절연층을 두껍게 형성할 수가 있으면서도 전기적 콘택이 완벽하게 구현될 수가 있게 된다. 따라서, 응력 흡수층인 절연층을 두껍게 형성하는 것이 구현되므로써, 솔더 볼의 접합 강도가 대폭 강화된다.According to the above-described configuration of the present invention, since the conductive bumps are formed high on the bond pads, the insulating layer can be formed thick while the electrical contacts can be realized completely. Therefore, by forming a thick insulating layer as a stress absorbing layer, the bonding strength of the solder balls is greatly enhanced.

이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.Best Mode for Carrying Out the Invention Preferred embodiments of the present invention will now be described based on the accompanying drawings.

도 2 내지 도 7은 본 발명에 따른 웨이퍼 레벨 패키지를 제조 공정 순서대로 나타낸 단면도이다.2 to 7 are cross-sectional views illustrating wafer level packages according to the present invention in the order of manufacturing process.

먼저, 도 2와 같이 복수개의 반도체 칩이 구성된 웨이퍼(10) 표면에는 각 반도체 칩의 본드 패드(11)가 노출되도록 보호층(12)이 형성되어 있다. 이 상태에서, 구리와 같은 금속 재질인 전도성 범프(20)를 본드 패드(11)상에 형성한다. 후술하겠지만, 전도성 범프(20)의 높이가 절연층의 두께가 되므로, 절연층으로부터 응력 흡수 기능이 충분히 발휘되도록 하면서 패키지의 두께 조건을 벗어나지 않는 범위내에서 전도성 범프(20)의 높이를 설정한다.First, as shown in FIG. 2, a protective layer 12 is formed on a surface of a wafer 10 including a plurality of semiconductor chips to expose bond pads 11 of each semiconductor chip. In this state, a conductive bump 20 made of metal such as copper is formed on the bond pad 11. As will be described later, since the height of the conductive bumps 20 becomes the thickness of the insulating layer, the height of the conductive bumps 20 is set within a range that does not depart from the thickness condition of the package while sufficiently exhibiting the stress absorbing function from the insulating layer.

한편, 도 3 내지 도 5에 따른 공정을 통해서 패턴 필름(30)을 제작한다. 먼저, 도 3에 도시된 바와 같이, 패턴 필름(30)은 폴리머 계열인 절연 필름(31)을 포함한다. 금속 트레이스(32)를 절연 필름(31)의 표면에 형성한다.Meanwhile, the pattern film 30 is manufactured through the process of FIGS. 3 to 5. First, as shown in FIG. 3, the pattern film 30 includes a polymer-based insulating film 31. Metal traces 32 are formed on the surface of the insulating film 31.

그런 다음, 도 4에 도시된 바와 같이, 절연 필름(31)의 밑면을 식각하여 홈(33)을 형성하므로써, 금속 트레이스(32)의 일단을 식각홈(33)을 통해 아래로 노출시킨다. 이어서, 도 5에 도시된 바와 같이, 솔더 레지스트(34)를 절연 필름(31)의 표면에 도포한 후 이를 식각하여, 금속 트레이스(32)의 타단을 국부적으로 노출시킨다. 노출된 금속 트레이스(32)의 타단이 솔더 볼이 마운트되는 볼 랜드가 된다.Then, as shown in Figure 4, by etching the bottom surface of the insulating film 31 to form a groove 33, one end of the metal trace 32 is exposed through the etching groove 33 down. Subsequently, as shown in FIG. 5, the solder resist 34 is applied to the surface of the insulating film 31 and then etched to locally expose the other end of the metal trace 32. The other end of the exposed metal trace 32 becomes a ball land on which solder balls are mounted.

이러한 공정을 통해서 패턴 필름(30) 제작이 완료되면, 도 6에서와 같이 패턴 필름(30)을 히터 플레이트(41)에 고정시키고, 웨이퍼(10)는 히터 척(40)에 고정시킨 상태에서 서로를 접합한다. 이때, 전도성 범프(20)가 식각홈(33)을 통해서 진입되도록 한다.When the production of the pattern film 30 is completed through such a process, the pattern film 30 is fixed to the heater plate 41 as shown in FIG. 6, and the wafers 10 are fixed to the heater chuck 40 in a state of being mutually fixed. Splice. At this time, the conductive bumps 20 are allowed to enter through the etching grooves 33.

따라서, 전도성 범프(20)는 식각홈(33)을 통해 진입하여 금속 트레이스(32)의 일단과 전기적 연결을 이루게 된다. 그러므로, 도 7에 도시된 바와 같이, 본드 패드(11)는 전도성 범프(20)와 금속 트레이스(32)를 매개로 솔더 볼(50)과 전기적 접속을 이루게 된다. 마지막으로, 스크라이브 라인을 따라 웨이퍼(10)를 절단하여 개개의 반도체 칩으로 분리한다.Therefore, the conductive bump 20 enters through the etching groove 33 to make an electrical connection with one end of the metal trace 32. Therefore, as shown in FIG. 7, the bond pad 11 is in electrical connection with the solder balls 50 via the conductive bumps 20 and the metal traces 32. Finally, the wafer 10 is cut along the scribe line and separated into individual semiconductor chips.

여기서, 패턴 필름(30)이 갖는 절연 필름(31)은 전도성 범프(20)의 높이와 대응하는 두께를 갖게 되므로, 그의 형성 두께는 종래의 수십 ㎛보다 몇 배 두꺼운최소한 100㎛ 이상이 되어서, 응력 흡수 기능이 종래 구조보다 대폭 향상된다.Here, since the insulating film 31 of the pattern film 30 has a thickness corresponding to the height of the conductive bumps 20, the formation thickness thereof is several times thicker than conventional tens of micrometers, and is at least 100 micrometers or more, so that the stress The absorption function is greatly improved than the conventional structure.

이상에서 설명한 바와 같이 본 발명에 의하면, 본드 패드에 전도성 범프가 형성되므로써, 전기적 콘택이 이루어지는 것이 확실하게 보장되면서도 응력 흡수 기능을 하는 절연층을 두껍게 형성시킬 수가 있게 된다.As described above, according to the present invention, since the conductive bumps are formed on the bond pads, it is possible to form a thick insulating layer having a stress absorbing function while ensuring that electrical contact is made.

그러므로, 반도체 칩과 보드간의 열팽창계수 차이가 두꺼운 절연층에 의해 완화됨과 아울러 솔더 볼에 인가되는 응력도 두껍게 형성된 절연층에 의해 흡수되므로, 솔더 볼에 크랙이 형성되는 현상이 억제된다.Therefore, the difference in thermal expansion coefficient between the semiconductor chip and the board is alleviated by the thick insulating layer and the stress applied to the solder ball is also absorbed by the thickly formed insulating layer, so that the phenomenon of cracking in the solder ball is suppressed.

이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.Although the preferred embodiments of the present invention have been illustrated and described above, the present invention is not limited to the above-described embodiments, and the present invention is not limited to the above-described claims, and the present invention is not limited to the scope of the present invention. Anyone with knowledge will be able to make various changes.

Claims

A semiconductor chip having a bond pad disposed on a surface thereof;

A metal bump formed on the bond pad;

A pattern film adhered to a surface of the semiconductor chip and electrically connected to the metal bump, the insulating layer having a thickness corresponding to the height of the metal bump, and having a ball land on the surface thereof; And

And a solder ball mounted on the ball land of the pattern film.

The method of claim 1, wherein the pattern film

An insulating film functioning as the insulating layer and an etching groove formed from a bottom surface thereof;

A metal trace deposited on a surface of the insulating film and exposed at one end thereof through an etch groove to be electrically connected to the conductive bump; And

And a solder resist formed on the surface of the insulating film so that the other end of the metal trace to be the ball land is exposed.