KR20000077091A - 1차 및 2차 경로 타이밍을 이용하는 멀티스테이지 간섭상쇄기 - Google Patents

1차 및 2차 경로 타이밍을 이용하는 멀티스테이지 간섭상쇄기 Download PDF

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Abstract

경로 탐색부(41...4N) 각각은 수신 신호 rin상에 경로 탐색을 수행하여 1차 경로 타이밍을 나타내는 1차 경로 타이밍 신호(8)를 출력한다. 제1 스테이지 내의 IEU(11...1N) 각각은 1차 경로 타이밍 신호(8)에 기초하여 역확산 등을 수행하여, 심볼 복제 신호(51) 및 칩 복제 신호(6)를 생성한다. 감산기(31)는 수신 신호 rin로부터 칩 복제 신호(6)의 합산을 감산하여, 잔차 신호(7)를 생성한다. 경로 탐색부(41...4N) 각각은 잔차 신호(7) 상에 경로 탐색을 수행하고, 2차 경로 타이밍을 나타내는 2차 경로 신호(9)를 생성한다. SIR이 낮고 그에 근접한 임시 2차 경로 타이밍을 갖는 1차 경로 타이밍은 2차 경로 타이밍으로서 선택되지 않고, 대응하는 임시 2차 경로 타이밍이 2차 경로 타이밍으로서 선택된다. SIR이 낮지 않고 그에 근접한 임시 2차 경로 타이밍을 갖지 않는 1차 경로 타이밍은 2차 경로 타이밍으로서 선택된다. 제2 내지 그 이후의 스테이지 내의 IEU(11...1N) 각각은 2차 경로 타이밍 신호(9)에 기초하여 역확산 등을 수행한다.

Description

1차 및 2차 경로 타이밍을 이용하는 멀티스테이지 간섭 상쇄기{MULTISTAGE INTERFERENCE CANCELLER USING PRIMARY AND SECONDARY PATH TIMINGS}
본 발명은 CDMA(Code Division Multiple Access) 통신 시스템에 관한 것으로, 특히 복수의 사용자에 대한 확산 변조 신호를 포함하는 수신 신호로부터 다른 사용자들에 대한 신호 성분을 제거함으로써 각각의 사용자에 대한 신호 성분을 추출하는 멀티스테이지 간섭 상쇄기에 관한 것이다.
최근, 이동 통신 시스템에 이용되는 통신 시스템들 중 CDMA 통신 시스템에 관심이 집중되고 있다. CDMA 통신 시스템에서, 전송측은, 사용자 신호의 비트 레이트보다 10 내지 100배 고속인 칩 레이트를 갖는 확산 코드를 이용하여 사용자 신호를 스펙트럼 확산시킴으로써 얻어진 스펙트럼 확산 신호를 전송하고, 수신측은, 전송측과 동일한 확산 코드로 스펙트럼 확산 신호를 스펙트럼 역확산시킴으로써 본래의 사용자 신호를 얻는다. 여기에서, 정보로서 전송될 사용자 신호는 심볼로 칭하고, 확산 코드를 구성하는 단위는 칩이라고 칭한다.
단일 사용자에 대한 신호를 복조하는 단일 사용자 수신기가 일반적으로 수신측에서의 수신기로서 이용되지만, 복수의 사용자에 대한 신호를 동시에 복조하는 다중 사용자 수신기도 수신측에서의 수신기로 이용될 수 있다. 다중 사용자 수신기에서 복수의 사용자에 대한 신호를 동시에 복조할 때 통신 품질을 향상시키기 위해, 멀티스테이지 간섭 상쇄기가 제안된다.
멀티스테이지 간섭 상쇄기는, 다른 사용자들의 신호 성분과 동일한 심볼 복제 신호를 생성하고, 복수의 사용자에 대한 신호들을 포함하고 있는 수신 신호를 특정 사용자에 대한 확산 코드로 복조하기 전에, 그 수신 신호로부터 심볼 복제 신호를 감산하는 동작을 여러회 수행함으로써, 다른 사용자의 신호들로부터의 간섭을 감소시키는 장치이다. 멀티스테이지 간섭 상쇄기로는, 직렬형과 병렬형의 두가지가 있다.
다음으로, 종래의 병렬형의 멀티스테이지 간섭 상쇄기의 구조가 도 4를 참조하여 설명될 것이다.
이러한 종래의 병렬형 멀티스테이지 간섭 상쇄기는 M 스테이지× N 사용자의 구조를 갖는다. 도 4에 도시된 바와 같이, 이러한 종래의 병렬형 간섭 상쇄기는, M×N (M 스테이지 × N 사용자) 개의 IEU(Interference Estimation Units) (11...1N), M-1개의 지연 회로(D)(21...2M-1), M-1개의 감산기(31...3M-1) 및 N개의 경로 탐색부(241...24N)를 포함한다.
각각의 지연 회로(D)(21...2M-1)는 수신 신호 rin또는 잔차 신호(7)를 입력하여, 선정된 기간만큼 그것을 지연시킨다. 각각의 지연 회로(D)(21...2M-1)가 수신 신호 rin또는 잔차 신호(7)를 지연시키는 기간은, IEU(11)...IEU(1N)에서 심볼 복제 신호(51...5M-1) 및 칩 복제 신호(6)를 생성하는 데에 요구되는 기간과 동일하다.
각각의 감산기(31...3M-1)는 각각의 지연 회로(D)(21...2M-1)로부터 출력된 수신 신호 rin또는 잔차 신호(7)로부터 각각의 스테이지에서의 칩 복제(6)의 합산을 감산하여, 그에 따라 감산된 잔차 신호(7)를 다음 스테이지로 출력한다.
도 5는 제1 스테이지에서의 IEU(11)의 구조 및 그에 대한 입력 신호를 도시하고 있고, 도 6은 제2 스테이지에서의 IEU(11)의 구조 및 그에 대한 입력 신호를 도시하고 있다. IEU(11)...IEU(1N)은, 그들에 대해 설정된 확산 코드가 제1 내지 제N 사용자 중 각각의 사용자에 대응한다는 점에서만 서로 다르고, 그들의 동작은 동일하다. 따라서, 아래에서는 IEU(11)의 구조 및 동작에 대해서 설명하기로 한다.
IEU(11)은 역확산기/전송로 추정기(101...108), 레이크/다이버시티 합성기(11), 심볼 복제 생성기(12) 및 칩 복제 생성기(13)를 포함한다. 여기에서는, IEU (11)...IEU(1N)이 2 브랜치 × 4 경로인 것으로 가정하여 설명한다.
제1 스테이지에서의 IEU(11)과 제2 스테이지에서의 IEU(11)은 그들에 입력되는 신호가 서로 다르다는 점에서 상이하며, 그들의 동작은 동일하다. M 스테이지에서의 IEU(11)는, IEU(11)로부터 칩 복제 생성기(13)가 제거된다는 점을 제외하고는 다른 스테이지에서의 IEU들과 구조면에서 동일하다.
각각의 역확산기/전송로 추정기(10)는, 경로 타이밍 신호(28)에 의해 표시되는 경로 타이밍에 기초하여, 모든 경로 및 모든 브랜치에 대해, 역확산을 수행하고, 심볼 복제 신호(51)를 합산하며, 전송로를 추정한다.
IEU(11) 내지 IEU(1N)은 각각 제1 내지 제N 사용자의 신호에 대응한다. 역확산기/전송로 추정기(101...108)는 각각의 사용자의 확산 코드로 역확산을 수행한다.
레이크/다이버시티 합성기(11)는 역확산기/전송로 추정기(101...108)로부터의 신호 상에 레이크 합성 및 다이버시티 합성을 수행하여, 합성된 신호를 하나의 신호로서 출력한다.
심볼 복제 생성기(12)는 레이크/다이버시티 합성기(11)로부터의 신호에 기초하여 심볼 복제 신호(51또는 52)를 생성하여, 심볼 복제 신호(51또는 52)를 후속 스테이지의 IEU(11)로 출력한다.
칩 복제 생성기(13)는 심볼 복제 생성기(12)에서 생성된 심볼 복제(51)를 재확산하여 칩 복제 신호(6)를 생성한다.
상기의 구성에 따르면, 제1 스테이지의 IEU(11)는, 경로 타이밍 신호(28)에 기초하여, 수신 신호 rin으로부터, 제2 스테이지로 출력될 심볼 복제 신호(51) 및 제2 스테이지로 출력될 칩 복제 신호(6)를 생성한다. 제2 스테이지 내의 IEU(11)는, 경로 타이밍 신호(28)에 기초하여, 제1 스테이지로부터의 잔차 신호(7) 및 심볼 복제 신호(51)로부터, 제3 스테이지로 출력될 심볼 복제 신호(52) 및 칩 복제 신호(6)를 생성한다.
경로 탐색부들(241,,,24N)은 그들에 대해 설정된 확산 코드가 제1 내지 제N 사용자들 중 각각의 사용자에 대응한다는 점에서만 서로 다르고, 그들의 동작은 동일하다. 따라서, 경로 탐색부(241)가 설명될 것이다.
도 7에 도시된 바와 같이, 경로 탐색부(241)는 경로 타이밍 검출기(14)를 포함한다. 경로 타이밍 검출기(14)는 수신 신호 rin을 입력하고, 제1 사용자에 대응하는 확산 코드를 이용하여 경로 탐색을 수행하며, 탐색된 경로 타이밍을 경로 타이밍 신호(28)로서 출력한다.
다음으로, 도 4에 도시된 것과 같은 종래의 멀티스테이지 간섭 상쇄기의 동작이 설명될 것이다.
수신 신호 rin을 수신하면, 경로 탐색부(241) 내의 경로 타이밍 검출기(14)는 제1 사용자에 대응하는 확산 코드를 이용하여 경로 탐색을 수행하고, 얻어진 경로 타이밍을 경로 타이밍 신호(28)로서 출력한다. 제1 스테이지 내의 IEU(11)는 경로 타이밍 신호(28)에 의해 표시되는 경로 타이밍에 기초하여, 모든 경로 및 모든 브랜치의 수신 신호 rin을 역확산하고, 전송로 추정, 레이크 합성 및 다이버시티 합성을 수행하여, 심볼 복제(51) 및 칩 복제(6)를 생헝한다.
감산기(31)는 지연 회로(21)로부터의 수신 신호 rin으로부터, IEU(11...1N)로부터 출력된 칩 복제의 합을 감산하여, 잔차 신호(7)를 제2 스테이지로 출력한다.
제2 스테이지 내의 IEU(11)는 경로 타이밍 신호(28)에 의해 표시되는 경로 타이밍에 기초하여 모든 경로 및 모든 브랜치의 잔차 신호(7)를 역확산하고, 역확산된 잔차 신호(7)에 심볼 복제 신호(51)를 가산하며, 전송로 추정, 레이크 합성 및 다이버시티 합성을 수행하여, 심볼 복제(52) 및 칩 복제(6)를 생성한다.
또한, 제3 및 그 이후의 스테이지들에서도 제2 스테이지에서와 동일한 동작이 수행된다. 최종 스테이지인 제M 스테이지는 IEU(11...1N)으로부터의 제1 내지 제N 사용자 신호를 각각 출력한다.
상술한 바와 같은 종래의 멀티스테이지 간섭 상쇄기에서, 경로 탐색부(241...24N)는 제1 스테이지에만 제공된다. IEU(11...1N)는 경로 탐색부(241...24N) 내에서의 단일 경로 탐색에 의해 생성된 경로 타이밍 신호(28)를 이용하여 최종 스테이지까지의 프로세스를 수행한다. 그러나, 특정 사용자 신호의 수신 전력이 약한 경우, 사용자 신호는 다른 사용자 신호와 간섭하게 된다. 경로 탐색부(241...24N)는 다른 사용자 신호로부터의 간섭이 제거되지 않은 수신 신호 rin을 이용하여 경로 탐색을 수행하기 때문에, 수신 전력이 약한 사용자 신호의 경로 타이밍을 검출할 때에, 정확한 경로 타이밍이 검출되지 않고, 오검출이 발생하는 경우가 생기게 된다. 그 결과, 경로 타이밍의 오검출에 의해 CDMA 수신 장치의 수신 성능이 저하된다.
상기에 설명된 종래의 멀티스테이지 간섭 상쇄기는, 특정 사용자 신호의 수신 전력이 약할 때 경로 타이밍의 오검출로 인해 수신 성능이 저하된다는 문제점을 갖고 있다.
본 발명은 상기와 같은 문제점들을 극복하기 위해 이루어진 것으로, 수신 전력이 약한 사용자 신호에 대해서도 정밀한 경로 타이밍을 검출함으로써 수신 성능을 향상시킨 멀티스테이지 간섭 상쇄기를 제공하는 것을 목적으로 한다.
본 발명의 제1 양태에 따르면, 복수의 사용자의 스펙트럼 확산 신호를 포함하는 수신 신호로부터, 각각의 사용자 이외의 사용자들의 신호 성분을 제거함으로써, 각각의 사용자 신호를 추출하기 위한 멀티스테이지 간섭 상쇄기에 있어서, a. 제1 스테이지 : -상기 제1 스테이지는, a-1) 각각의 사용자에 제공되어, 1차 경로 타이밍에 기초하여, 상기 수신 신호로부터 제1 심볼 복제 신호 및 제1 칩 복제 신호를 생성하는 복수의 제1 간섭 추정부 -상기 제1 심볼 복제 신호는 상기 각각의 사용자의 신호 성분과 동일하고, 상기 제1 칩 복제 신호는 상기 제1 심볼 복제 신호로부터의 재확산 신호임-, a-2) 상기 수신 신호를 제1의 선정된 기간만큼 지연시킨 후 출력하는 제1 지연 회로, 및 a-3) 상기 복수의 제1 간섭 추정부에서 출력된 복수의 상기 제1 칩 복제 신호의 합을, 상기 제1 지연 회로에서 출력된 상기 수신 신호로부터 감산하여, 그 잔차를 제1 잔차 신호로서 출력하는 제1 감산기를 포함함-; b. 각각의 사용자에 제공된 복수의 경로 탐색부 : -상기 경로 탐색부 각각은, b-1) 확산 신호를 이용하여 상기 수신 신호 상에 경로 탐색을 수행함으로써 구해진 경로 타이밍을 상기 1차 경로 타이밍으로 설정하는 수단, b-2) 상기 제1 스테이지로부터 공급된 상기 제1 잔차 신호 상에 경로 탐색을 수행함으로써 구해진 경로 타이밍을, 상기 1차 경로 타이밍을 갖는 경로의 임시 2차 경로 타이밍으로 설정하는 수단, 및 b-3) 측정된 신호 대 간섭비가 제1의 선정된 임계치 미만이고 상기 1차 경로 타이밍과 상기 임시 2차 경로 타이밍 간의 시간차가 제2의 선정된 임계치 미만인 각각의 경로에 대해서는, 상기 임시 2차 경로 타이밍을 2차 경로 타이밍으로 설정하고, 측정된 신호 대 간섭비가 상기 제1의 선정된 임계치 이상이고 상기 1차 경로 타이밍과 상기 임시 2차 경로 타이밍 간의 시간차가 상기 제2의 선정된 임계치 이상인 각각의 경로에 대해서는, 상기 제1 경로 타이밍을 2차 경로 타이밍으로 설정하는 수단을 포함함-; c. 제2 스테이지 : -상기 제2 스테이지는, c-1) 각각의 사용자에 제공되어, 2차 경로 타이밍에 기초하여, 상기 제1 스테이지에서 공급된 상기 제1 잔차 신호 및 상기 제1 심볼 복제 신호로부터 제2 심볼 복제 신호 및 제2 칩 복제 신호를 생성하는 복수의 제2 간섭 추정부 -상기 제2 심볼 복제 신호는 상기 각각의 사용자의 신호 성분과 동일하고, 상기 제2 칩 복제 신호는 상기 제2 심볼 복제 신호로부터의 재확산 신호임-, c-2) 상기 제1 잔차 신호를 제2의 선정된 기간만큼 지연시킨 후 출력하는 제2 지연 회로, 및 c-3) 복수의 상기 제2 간섭 추정부에서 출력된 복수의 상기 제2 칩 복제 신호의 합을, 상기 제2 지연 회로에서 출력된 상기 제1 잔차 신호로부터 감산하여, 그 잔차를 제3 스테이지에 공급될 제2 잔차 신호로서 출력하는 제2 감산기를 포함함-; 및 d. 각각의 사용자에 제공되는 복수의 제2 간섭 추정부를 포함하는 제3 스테이지 -상기 제3 간섭 추정부 각각은 상기 제2 스테이지에서 공급된 상기 제2 잔차 신호 및 상기 제2 스테이지에서 공급된 상기 제2 심볼 복제 신호로부터 상기 사용자 신호를 생성함- 를 포함하는 멀티스테이지 간섭 상쇄기가 제공된다.
본 발명의 제2 양태에 따르면, 복수의 사용자의 스펙트럼 확산 신호를 포함하는 수신 신호로부터, 각각의 사용자 이외의 사용자들의 신호 성분을 제거함으로써, 각각의 사용자 신호를 추출하기 위한 멀티스테이지 간섭 상쇄기에 있어서, a. 제1 스테이지 : -상기 제1 스테이지는, a-1) 각각의 사용자에 대해 제공되어, 1차 경로 타이밍에 기초하여, 상기 수신 신호 또는 제1 감산 신호로부터 제1 심볼 복제 신호 및 제1 칩 복제 신호를 생성하는 복수의 제1 간섭 추정부 -상기 제1 심볼 복제 신호는 상기 각각의 사용자의 신호 성분과 동일하고, 상기 제1 칩 복제 신호는 상기 제1 심볼 복제 신호로부터의 재확산 신호임-, a-2) 서로 직렬로 접속되어, 상기 수신 신호 또는 그에 입력된 신호를 제1의 선정된 기간만큼 지연시킨 후 출력하는 복수의 제1 지연 회로, 및 a-3) 상기 제1 지연 회로들 각각의 후단에 제공되어, 상기 제1 간섭 추정부들 각각에서 출력된 상기 제1 칩 복제 신호를, 선행하는 제1 지연 회에서 출력된 신호로부터 감산하여, 그 잔차를 후속하는 제1 지연 회로 및 대응하는 제1 간섭 추정부에 상기 제1 감산 신호로서 출력하는 복수의 제1 감산기를 포함함-; b. 각각의 사용자에 제공된 복수의 경로 탐색부 -상기 경로 탐색부 각각은, b-1) 확산 신호 또는 상기 제1 감산 신호를 이용하여 상기 수신 신호 상에 경로 탐색을 수행함으로써 구해진 경로 타이밍을 상기 1차 경로 타이밍으로 설정하는 수단, b-2) 상기 제1 감산기들 중 최후단의 감산기에서 출력된 잔차 신호 또는 제2 감산 신호 상에 경로 탐색을 수행함으로써 구해진 경로 타이밍을, 상기 1차 경로 타이밍을 갖는 경로들의 임시 2차 경로 타이밍으로 설정하는 수단, 및 b-3) 측정된 신호 대 간섭비가 제1의 선정된 임계치 미만이고 상기 1차 경로 타이밍과 상기 임시 2차 타이밍 간의 시간차가 제2의 선정된 임계치 미만인 각각의 경로에 대해서는, 상기 임시 2차 경로 타이밍을 2차 경로 타이밍으로 설정하고, 측정된 신호 대 간섭비가 상기 제1의 선정된 임계치 이상이거나 상기 1차 경로 타이밍과 상기 임시 2차 경로 타이밍 간의 시간차가 상기 제2의 선정된 임계치 이상인 각각의 경로에 대해서는, 상기 1차 경로 타이밍을 2차 경로 타이밍으로 설정하는 수단을 포함함-; c. 제2 스테이지 -상기 제2 스테이지는, c-1) 각각의 사용자에 제공되어, 2차 경로 타이밍에 기초하여, 상기 제1 잔차 신호 또는 상기 제2 감산 신호와 상기 제1 심볼 복제 신호로부터 제2 심볼 복제 신호 및 제2 칩 복제 신호를 생성하는 복수의 제2 간섭 추정부 -상기 제2 심볼 복제 신호는 상기 각각의 사용자의 신호 성분과 동일하고, 상기 제2 칩 복제 신호는 상기 제2 심볼 복제 신호로부터의 재확산 신호임-, c-2) 서로 직렬로 접속되어, 상기 제1 잔차 신호 또는 그에 입력된 신호를 제2의 선정된 기간만큼 지연시킨 후 출력하는 복수의 제2 지연 회로, 및 c-3) 상기 제2 지연 회로들 각각의 후단에 제공되어, 상기 제2 추정부들 각각에서 출력된 상기 제2 칩 복제 신호를, 선행하는 제2 지연 회로에서 출력된 신호로부터 감산하여, 그 잔차를 후속하는 제2 지연 회로, 대응하는 제2 간섭 추정부 및 대응하는 경로 타이밍 설정용 수단에 제2 감산 신호로서 출력하는 복수의 제2 감산기를 포함함-; 및 d. 제3 스테이지 -상기 제3 스테이지는, d-1) 각각의 사용자에 제공되어, 2차 경로 타이밍에 기초하여, 상기 제2 감산기들 중 최후단의 감산기의 출력인 제2 잔차 신호 또는 제3 감산 신호와 상기 제2 심볼 복제 신호로부터, 상기 사용자 신호 및 제3 칩 복제 신호를 생성하는 복수의 제3 간섭 추정부, d-2) 서로 직렬로 접속되어, 상기 제2 잔차 신호 또는 그에 입력된 신호를 제3의 선정된 기간만큼 지연시킨 후 출력하는 복수의 제3 지연 회로, 및 d-3) 상기 제3 지연 회로들 각각의 후단에 제공되어, 상기 제3 간섭 추정부들 각각에서 출력된 상기 제3 칩 복제 신호를, 선행하는 제3 지연 회로에서 출력된 신호로부터 감산하여, 그 잔차를 후속하는 제3 지연 회로 및 대응하는 제3 간섭 추정부에 상기 제3 감산 신호로서 출력하는 복수의 제3 감산기를 포함함- 를 포함하는 멀티스테이지 간섭 상쇄기가 제공된다.
이러한 목적, 특징 및 이점들과 그 외의 것들은 첨부된 도면들을 참조하여 본원 발명을 숙지함으로써 더욱 명확해질 것이다.
도 1은 본 발명의 제1 실시예에 따른 멀티스테이지 간섭 상쇄기의 구조를 도시하는 블록도.
도 2는 도 1에 도시된 것과 같은 경로 탐색부를 도시하는 블록도.
도 3은 본 발명의 제2 실시예에 따른 멀티스테이지 간섭 상쇄기의 구조를 도시하는 블록도.
도 4는 종래 기술에 따른 멀티스테이지 간섭 상쇄기의 구조를 도시하는 블록도.
도 5는 도 1, 3 및 4에 도시된 것과 같은 제1 스테이지 내의 IEU의 구조를 도시하는 블록도.
도 6은 도 1, 3 및 4에 도시된 것과 같은 제2 스테이지 내의 IEU의 구조를 도시하는 블록도.
도 7은 도 4에 도시된 것과 같은 경로 탐색부의 구조를 도시하는 블록도.
〈도면의 주요 부분에 대한 부호의 설명〉
11...1N: IEU
21...2M-1: 지연 회로
31...3M-1: 감산기
41...4N, 241...24N: 경로 탐색부
51...5M-1: 심볼 복제 신호
6 : 칩 복제 신호
7 : 잔차 신호
101...108: 역확산기/전송로 추정기
11 : 레이크/다이버시티 합성기
12 : 심볼 복제 생성기
13 : 칩 복제 생성기
본 발명에 따른 바람직한 실시예들이 첨부된 도면들을 참조하여 설명될 것이다.
도 1은 본 발명의 제1 실시예에 따른 멀티스테이지 간섭 상쇄기의 구조를 도시하는 블록도이다. 도 4-7에서와 동일한 참조 번호가 부여된 부재들은 종래의 멀티스테이지 간섭 상쇄기에서와 동일한 부재이다. 본 실시예에 따른 멀티스테이지 간섭 상쇄기는 본 발명이 적용되는 병렬 타입 멀티스테이지 간섭 상쇄기이다.
본 발명에 따른 멀티스테이지 간섭 상쇄기는 경로 탐색부(241...24N) 대신에 경로 탐색부(41...4N)를 포함한다는 점을 제외하고는, 도 4에 도시된 종래의 멀티스테이지 간섭 상쇄기와 동일하다.
각각의 경로 탐색부(41...4N)는 1차 경로 탐색 신호(8) 및 2차 경로 탐색 신호(9)를 출력한다. 제1 스테이지 내의 IEU(11...1N) 각각에는 1차 경로 타이밍 신호(8)가 입력되고, 2 내지 M 스테이지 내의 IEU(11...1N) 각각에는 2차 경로 타이밍 신호(9)가 입력된다.
도 2는 본 실시예의 특징인 경로 탐색부(41)의 구조를 도시하고 있다. 경로 탐색부(42...4N)는 그들에 대해 설정되는 확산 코드가 각각의 사용자에 대응한다는 점을 제외하고는, 경로 탐색부(41)와 동일하다. 따라서, 경로 탐색부(42...4N)의 구조 및 동작에 대한 설명은 생략하기로 한다.
경로 탐색부(41)는 경로 타이밍 검출부(14, 17), SIR(Signal to Interference Ratio) 측정기(15) 및 경로 타이밍 선택기(16)를 포함한다.
경로 타이밍 검출기(14)는, 수신 신호 rin가 입력되고, 제1 사용자에 대응하는 확산 코드를 이용하여 경로 탐색을 수행하며, 얻어진 경로 타이밍을 1차 경로 타이밍 신호(8)로서 출력한다.
경로 타이밍 검출기(17)는 잔차 신호(7)를 입력하고, 제1 사용자에 대응하는 확산 코드를 이용하여 경로 탐색을 수행하며, 얻어진 경로 타이밍을 임시 2차 경로 타이밍 신호로서 경로 타이밍 선택기(16)에 출력한다. 경로 타이밍 검출기(17)가 경로 탐색시 잔차 신호(7)를 이용하는 이유가 다음에 설명될 것이다.
다른 사용자 신호들로부터의 간섭이 강하지 않은 경우에는, 경로 타이밍 검출기(14)가 수신 신호 rin을 이용하여 수행한 경로 타이밍의 검출에 의해 정밀한 경로 타이밍이 얻어질 수 있다. 그러나, 다른 사용자 신호들로부터의 간섭이 강한 경우에는, 수신 신호 rin을 이용한 경로 탐색에 의해 얻어진 경로 타이밍보다, 잔차 신호(7)를 이용한 경로 탐색에 의해 얻어진 경로 타이밍이 더 정확한 경우가 발생한다. 이러한 경우가 발생하는 데에는 두가지 이유가 있다. 첫번째 이유는, 잔차 신호(7)를 얻기 위해 다른 사용자 신호들이 수신 신호 rin로부터 감산되기 때문에, 다른 사용자 신호들보다 수신 전력이 약한 사용자 신호에 대한 간섭에서 잔차 신호(7)가 감소된다는 것이다. 두번째 이유는, 제1 스테이지 내의 IEU(11...1N)에 의해 생성되고 그 수신 전계가 약한 사용자 신호는, 제1 스테이지에서 정밀한 경로 타이밍이 얻어지지 않아서 비정밀해지고, 이러한 사용자 신호는 수신 신호 rin으로부터 거의 감산되지 않아, 잔차 신호(7)의 신호 성분으로서 잔류한다는 것이다.
SIR 측정기(15)는 모든 경로의 수신 신호 rin의 SIR을 측정한다. SIR 측정법의 일례가 다음에 설명될 것이다. 수신 신호의 총 전력의 선정된 기간(파일럿 심볼 기간 등)에서의 제1 합산이 수행되어, 제1 합산을 (S+I)로서 설정한다. 다음으로, 각각의 경로에서의 역확산 후 동일한 선정된 기간 내에서 전력의 제2 합산을 구하여, 그 제2 합산을 S로 설정하며, 수학식 I=(S+I)-S를 이용하여 I를 계산하고, S 대 I의 비를 구하여 SIR을 계산한다.
경로 타이밍 선택기(16)는, 경로 타이밍 검출기(14)에 의해 얻어진 복수의 1차 경로 타이밍 중에서, SIR 측정기(15)에 의해 측정된 SIR이 SIR 임계치 α 미만인 경로를 선택하고, 타이밍 검출기(17)에서 얻어진 1차 경로 타이밍과 임시 2차 경로 타이밍 간의 시간차가 정정 시간차 임계치 β 미만인 각각의 경로를 탐색하며, 그러한 경로가 탐색된 경우, 그 경로의 임시 2차 경로 타이밍을 2차 경로 타이밍 신호(9)로서 출력한다. SIR이 SIR 임계치 α 이상인 경로에 대해서, 경로 타이밍 검출기(14)에서 구해진 1차 경로 타이밍이 변경없이 2차 경로 타이밍 신호(9)로서 출력된다. 또한, SIR이 SIR 임계치 α 미만인 경로가 존재하는 경우에도, 그러한 경로 중에서 경로 타이밍 검출기(17)에서 구해진 1차 경로 타이밍과 2차 경로 타이밍 간의 시간차가 정정 시간차 임계치 β 미만인 경로가 존재하지 않을 때에는, 경로 타이밍 검출기(14)에서 구해진 1차 경로 타이밍이 변경없이 2차 경로 타이밍 신호(9)로서 출력된다.
다음으로, 본 실시예에 따른 멀티스테이지 간섭 상쇄기의 동작이 설명될 것이다.
수신 신호 rin은 제1 스테이지 내의 IEU(11...1N), 경로 탐색부(41...4N) 및 지연 회로(21)에 입력된다. 경로 탐색부(41...4N)는 각각의 사용자의 확산 신호를 이용하여 수신 신호 rin에 대한 경로 탐색을 수행하고, 1차 경로 탐색 타이밍 신호(8)를 IEU(11...1N)에 각각 출력한다. 또한, 경로 탐색부(41...4N)는 SIR 측정기(15)를 이용하여 각각의 경로의 SIR을 측정한다.
제1 스테이지 내의 IEU(11...1N)는, 각각의 1차 경로 타이밍 신호(8)에 의해 지시되는 각각의 1차 경로 타이밍에 기초하여, 수신 신호 rin으로부터 생성된 심볼 복제 신호(51...5N) 및 칩 복제 신호(6)를 출력한다.
감산기(31)는, 지연 회로(21) 내에서 IEU(11...1N)의 프로세스 시간만큼 지연된 수신 신호 rin으로부터, IEU(11...1N)에서 출력된 칩 복제 신호(6)의 합산을 감산하여, 그 잔차를 제2 스테이지에 잔차 신호(7)로서 출력한다.
제2 스테이지에서, 경로 탐색부(41...4N)는 잔차 신호(7)를 입력하고, 잔차 신호(7)를 이용하여 각각의 사용자에 대한 경로 탐색을 수행한다. 다음으로, 경로 타이밍 선택기(16)는, 경로 타이밍 검출기(14)에서 구해진 경로 타이밍들 중에서, SIR 측정기(15)에서 측정된 SIR이 SIR 임계치 α 미만인 경로를 탐색한다. 또한, 이와 같이 탐색된 경로들 중에서, 1차 경로 타이밍과 임시 2차 경로 타이밍 간의 시간차가 임계치 β 미만인 경로가 탐색되고, 그러한 경로들이 탐색된 경우에는, 경로 타이밍 검출기(17)에서 구해진 경로 타이밍이 그 경로의 2차 경로 타이밍으로서 설정된다. 다른 경로들(SIR이 SIR 임계치 β 이상인 경로들)에 대해서, 1차 경로 타이밍이 변경없이 2차 경로 타이밍으로서 이용된다. 이제, SIR 임계치 α=3[㏈]이고, 정정 시간차 임계치 β=2[칩 시간]일 때, 다음 경로들이 탐색되어진 일례가 제시된다. 여기에서, 경로 타이밍은 슬롯의 기점으로부터의 칩 수로 카운트된다.
각각의 경로에 대한 수신 신호 rin에서의 1차 경로 타이밍 및 SIR
경로 타이밍 SIR
제1 경로 : 10칩 10㏈
제2 경로 : 25칩 5㏈
제3 경로 : 35칩 2.5㏈
제2 스테이지에 입력된 잔차 신호(7)로부터 계산된 경로 타이밍
제1 경로 : 25칩
제2 경로 : 36칩
본 예에서, 1차 경로 타이밍들 중, 제3 경로의 SIR이 SIR 임계치 α보다 낮기 때문에, 제2 스테이지에 입력된 잔차 신호로부터 계산된 경로 타이밍들 중에서 제3 경로에 대한 경로 후보들이 탐색된다. 1차 경로 타이밍들 중의 제3 경로와 임시 2차 경로들 중의 2차 경로 간의 시간차(36-35 = 1 칩 시간)이 정정 시간차 임계치 β(2 칩 시간)보다 짧기 때문에, 임시 2차 경로들 중의 제2 경로가 2차 경로들 중의 제3 경로로서 선택된다. 그 결과, 2차 경로 타이밍은 다음과 같이 결정된다.
2차 경로 타이밍
경로 타이밍
제1 경로 : 10칩
제2 경로 : 25칩
제3 경로 : 36칩
제2 스테이지 내의 IEU(11...1N)에서는, 상술한 바와 같이 구해진 2차 경로 타이밍을 지시하는 2차 경로 타이밍 신호(9), 잔차 신호(7) 및 심볼 복제 신호(51...5N)가 제1 스테이지로부터 입력되어, 제1 스테이지에서와 유사한 동작이 수행된다.
본 실시예에서, 1차 경로 타이밍은 수신 신호 rin을 이용한 경로 탐색에 의해 구해지고, 제1 스테이지 내의 IEU(11...1N) 각각은 1차 경로 타이밍을 이용한 역확산을 수행한다. 경로 탐색부(41...4N)는 제2 스테이지에 입력된 잔차 신호(7)를 이용하여 경로 탐색을 재수행한다. 특정 1차 경로 타이밍에 대응하는 SIR이 SIR 임계치 α 미만인 동시에, 1차 경로 타이밍으로부터의 정정 시간차 임계치 β 내에 속하는 임시 2차 경로 타이밍이 존재하는 경우에는, 1차 경로 타이밍 대신 임시 2차 경로 타이밍이 2차 경로 타이밍으로서 이용된다.
또한, 본 실시예에서, SIR 임계치 α 및 정정 시간차 임계치 β가 설정되는 이유는, 정밀한 경로가 잘못 정정되어 경로 타이밍의 정밀도가 반대로 저하되는 것을 방지하기 위해서이다. 즉, 1차 경로 타이밍이 구해진 경로의 SIR이 높은 경우에, 1차 경로 타이밍이 변경되는 것이 방지된다. 2차 경로 타이밍이 1차 경로 타이밍과 크게 달라지는 것이 방지된다.
〈제2 실시예〉
본 발명의 제2 실시예에 따른 직렬형 멀티스테이지 간섭 상쇄기가 도 3에 도시되어 있다.
본 실시예의 직렬형 멀티스테이지 간섭 상쇄기는 M×N개의 IEU(Inteference Estimation Unit)(11...1N), M×N-1개의 지연 회로(D)(21...2M-1), M×N-1개의 감산기(31...3N) 및 N개의 경로 탐색부(41...4N)를 포함한다.
직렬형 멀티스테이지 간섭 상쇄기의 동작이 다음에서 설명될 것이다.
제1 스테이지에서, 감산기(31...3N)는 IEU(11...1N)로부터 생성된 칩 복제 신호(6)를 수신 신호 rin으로부터 순차적으로 감산하고, 감산기(3N)는 잔차 신호(7)를 출력한다. 경로 탐색부(41...4N)는 잔차 신호(7)를 이용하여 경로 탐색을 재수행하여, 2차 경로 타이밍 신호(9)를 생성한다. 따라서, 본 발명이 적용되는 직렬형 멀티스테이지 간섭 상쇄기는 본 발명이 적용되는 병렬형 멀티스테이지 간섭 상쇄기와 동일한 효과를 얻을 수 있다.
상술한 바와 같이, 본 발명은 일단 검출된 경로 타이밍이 제1 스테이지에 입력된 잔차 신호를 이용하여 정정되기 때문에, 수신 전력이 약한 사용자 신호에 대해서도 정밀한 경로 타이밍이 검출될 수 있고 수신 성능이 향상된다는 효과를 얻을 수 있다.
본 발명이 최상의 실시예들과 관련하여 설명되었지만, 본 기술 분야의 숙련된 기술자들이라면, 형태 및 세부 사항들에 있어서 상술한 것 이외의 변경, 생략 및 첨가가 본 발명의 취지 및 범위를 벗어나지 않고 이루어질 수 있음을 알 것이다.

Claims (16)

  1. 복수의 사용자의 스펙트럼 확산 신호를 포함하는 수신 신호로부터, 각각의 사용자 이외의 사용자들의 신호 성분을 제거함으로써, 각각의 사용자 신호를 추출하기 위한 멀티스테이지 간섭 상쇄기(multistage interference canceller)에 있어서,
    a. 제1 스테이지
    -상기 제1 스테이지는,
    a-1) 각각의 사용자에 제공되어, 1차 경로 타이밍에 기초하여, 상기 수신 신호로부터 제1 심볼 복제 신호(first symbol replica signal) 및 제1 칩 복제 신호를 생성하는 복수의 제1 간섭 추정부 -상기 제1 심볼 복제 신호는 상기 각각의 사용자의 신호 성분과 동일하고, 상기 제1 칩 복제 신호는 상기 제1 심볼 복제 신호로부터의 재확산 신호임-,
    a-2) 상기 수신 신호를 제1의 선정된 기간만큼 지연시킨 후 출력하는 제1 지연 회로, 및
    a-3) 상기 복수의 제1 간섭 추정부에서 출력된 복수의 상기 제1 칩 복제 신호의 합을, 상기 제1 지연 회로에서 출력된 상기 수신 신호로부터 감산하여, 그 잔차(residual)를 제1 잔차 신호로서 출력하는 제1 감산기
    를 포함함-;
    b. 각각의 사용자에 제공된 복수의 경로 탐색부
    -상기 경로 탐색부 각각은,
    b-1) 확산 신호를 이용하여 상기 수신 신호 상에 경로 탐색을 수행함으로써 구해진 경로 타이밍을 상기 1차 경로 타이밍으로 설정하는 수단,
    b-2) 상기 제1 스테이지로부터 공급된 상기 제1 잔차 신호 상에 경로 탐색을 수행함으로써 구해진 경로 타이밍을, 상기 1차 경로 타이밍을 갖는 경로의 임시 2차 경로 타이밍으로 설정하는 수단, 및
    b-3) 측정된 신호 대 간섭비가 제1의 선정된 임계치 미만이고 상기 1차 경로 타이밍과 상기 임시 2차 경로 타이밍 간의 시간차가 제2의 선정된 임계치 미만인 각각의 경로에 대해서는, 상기 임시 2차 경로 타이밍을 2차 경로 타이밍으로 설정하고, 측정된 신호 대 간섭비가 상기 제1의 선정된 임계치 이상이고 상기 1차 경로 타이밍과 상기 임시 2차 경로 타이밍 간의 시간차가 상기 제2의 선정된 임계치 이상인 각각의 경로에 대해서는, 상기 제1 경로 타이밍을 2차 경로 타이밍으로 설정하는 수단
    을 포함함-;
    c. 제2 스테이지
    -상기 제2 스테이지는,
    c-1) 각각의 사용자에 제공되어, 2차 경로 타이밍에 기초하여, 상기 제1 스테이지에서 공급된 상기 제1 잔차 신호 및 상기 제1 심볼 복제 신호로부터 제2 심볼 복제 신호 및 제2 칩 복제 신호를 생성하는 복수의 제2 간섭 추정부 -상기 제2 심볼 복제 신호는 상기 각각의 사용자의 신호 성분과 동일하고, 상기 제2 칩 복제 신호는 상기 제2 심볼 복제 신호로부터의 재확산 신호임-,
    c-2) 상기 제1 잔차 신호를 제2의 선정된 기간만큼 지연시킨 후 출력하는 제2 지연 회로, 및
    c-3) 복수의 상기 제2 간섭 추정부에서 출력된 복수의 상기 제2 칩 복제 신호의 합을, 상기 제2 지연 회로에서 출력된 상기 제1 잔차 신호로부터 감산하여, 그 잔차를 제3 스테이지에 공급될 제2 잔차 신호로서 출력하는 제2 감산기
    를 포함함-; 및
    d. 각각의 사용자에 제공되는 복수의 제3 간섭 추정부를 포함하는 제3 스테이지 -상기 제3 간섭 추정부 각각은 상기 제2 스테이지에서 공급된 상기 제2 잔차 신호 및 상기 제2 스테이지에서 공급된 상기 제2 심볼 복제 신호로부터 상기 사용자 신호를 생성함-
    를 포함하는 멀티스테이지 간섭 상쇄기.
  2. 제1항에 있어서, 하나 이상의 제2 스테이지가, 상기 제1 스테이지와 상기 제3 스테이지 사이에 제공되는 멀티스테이지 간섭 상쇄기.
  3. 제1항에 있어서,
    상기 제1 간섭 추정부는,
    상기 1차 경로 타이밍에 기초하여, 각각의 경로 및 각각의 브랜치에 대해서, 상기 수신 신호로부터의 역확산 및 전송로 추정을 수행하는 복수의 역확산기/전송로 추정기;
    복수의 상기 역확산기/전송로 추정기로부터의 신호 상에 레이크 합성 및 다이버시티 합성을 수행하여 합성 신호를 출력하는 레이크/다이버시티 합성기(rake/diversity synthesizer);
    상기 레이크/다이버시티 합성기로부터 공급된 상기 합성 신호에 기초하여 상기 제1 심볼 복제 신호를 생성하여, 상기 제1 심볼 복제 신호를 상기 제2 간섭 추정부로 출력하는 심볼 복제 생성기; 및
    상기 심볼 복제 생성기 내에서 생성된 상기 제1 심볼 복제 신호를 재확산함으로써 상기 제1 칩 복제 신호를 생성하여, 상기 제1 칩 복제 신호를 출력하는 칩 복제 생성기
    를 포함하는 멀티스테이지 간섭 상쇄기.
  4. 제1항에 있어서,
    상기 제2 간섭 추정부는,
    상기 2차 경로 타이밍에 기초하여, 각각의 경로 및 각각의 브랜치에 대해서, 상기 제1 잔차 신호로부터의 역확산, 상기 제1 심볼 복제 신호의 합산 및 전송로 추정을 수행하는 복수의 역확산기/전송로 추정기;
    복수의 상기 역확산기/전송로 추정기로부터의 신호 상에 레이크 합성 및 다이버시티 합성을 수행하여, 합성 신호를 출력하는 레이크/다이버시티 합성기;
    상기 레이크/다이버시티 합성기로부터 공급된 상기 합성 신호에 기초하여, 상기 제2 심볼 복제 신호를 생성하여, 상기 제2 심볼 복제 신호를 상기 제2 간섭 추정부로 출력하는 심볼 복제 생성기; 및
    상기 심볼 복제 생성기 내에서 생성된 상기 제2 심볼 복제 신호를 재확산함으로써 상기 제2 칩 복제 신호를 생성하여, 상기 제2 칩 복제 신호를 출력하는 칩 복제 생성기
    를 포함하는 멀티스테이지 간섭 상쇄기.
  5. 제1항에 있어서,
    상기 제3 간섭 추정부는,
    상기 2차 경로 타이밍에 기초하여, 각각의 경로 및 각각의 브랜치에 대해, 상기 제2 잔차 신호로부터의 역확산, 상기 제2 심볼 복제 신호의 합산 및 전송로의 추정을 수행하는 복수의 역확산기/전송로 추정기;
    복수의 상기 역확산기/전송로 추정기로부터의 신호 상에 레이크 합성 및 다이버시티 합성을 수행하여, 합성 신호를 출력하는 레이크/다이버시티 합성기; 및
    상기 레이크/다이버시티 합성기로부터 공급된 상기 합성 신호에 기초하여, 상기 사용자 신호를 생성하는 심볼 복제 생성기
    를 포함하는 멀티스테이지 간섭 상쇄기.
  6. 복수의 사용자의 스펙트럼 확산 신호를 포함하는 수신 신호로부터, 각각의 사용자 이외의 사용자들의 신호 성분을 제거함으로써, 각각의 사용자 신호를 추출하기 위한 멀티스테이지 간섭 상쇄기(multistage interference canceller)에 있어서,
    a. 제1 스테이지
    -상기 제1 스테이지는,
    a-1) 각각의 사용자에 제공되어, 1차 경로 타이밍에 기초하여, 상기 수신 신호로부터 제1 심볼 복제 신호(first symbol replica signal) 및 제1 칩 복제 신호를 생성하는 복수의 제1 간섭 추정부 -상기 제1 심볼 복제 신호는 상기 각각의 사용자의 신호 성분과 동일하고, 상기 제1 칩 복제 신호는 상기 제1 심볼 복제 신호로부터의 재확산 신호임-,
    a-2) 상기 수신 신호를 제1의 선정된 기간만큼 지연시킨 후 출력하는 제1 지연 회로, 및
    a-3) 상기 복수의 제1 간섭 추정부에서 출력된 복수의 상기 제1 칩 복제 신호의 합을, 상기 제1 지연 회로에서 출력된 상기 수신 신호로부터 감산하여, 그 잔차(residual)를 제1 잔차 신호로서 출력하는 제1 감산기
    를 포함함-;
    b. 각각의 사용자에 제공된 복수의 경로 탐색부
    -상기 경로 탐색부 각각은,
    b-1) 확산 신호를 이용하여 상기 수신 신호 상에 경로 탐색을 수행함으로써 구해진 경로 타이밍을 상기 1차 경로 타이밍으로 설정하는 수단,
    b-2) 상기 제1 스테이지로부터 공급된 상기 제1 잔차 신호 상에 경로 탐색을 수행함으로써 구해진 경로 타이밍을, 상기 1차 경로 타이밍을 갖는 경로의 임시 2차 경로 타이밍으로 설정하는 수단, 및
    b-3) 측정된 신호 대 간섭비가 제1의 선정된 임계치 미만이고 상기 1차 경로 타이밍과 상기 임시 2차 경로 타이밍 간의 시간차가 제2의 선정된 임계치 미만인 각각의 경로에 대해서는, 상기 임시 2차 경로 타이밍을 2차 경로 타이밍으로 설정하고, 측정된 신호 대 간섭비가 상기 제1의 선정된 임계치 이상이고 상기 1차 경로 타이밍과 상기 임시 2차 경로 타이밍 간의 시간차가 상기 제2의 선정된 임계치 이상인 각각의 경로에 대해서는, 상기 제1 경로 타이밍을 2차 경로 타이밍으로 설정하는 수단
    을 포함함-;
    c. 각각의 사용자에 제공되는 복수의 제2 간섭 추정부를 포함하는 제2 스테이지 -상기 제2 간섭 추정부 각각은 상기 제1 스테이지에서 공급된 상기 제1 잔차 신호 및 상기 제1 스테이지에서 공급된 상기 제1 심볼 복제 신호로부터 상기 사용자 신호를 생성함-
    를 포함하는 멀티스테이지 간섭 상쇄기.
  7. 제6항에 있어서,
    상기 제1 간섭 추정부는,
    상기 1차 경로 타이밍에 기초하여, 각각의 경로 및 각각의 브랜치에 대해서, 상기 수신 신호로부터의 역확산 및 전송로 추정을 수행하는 복수의 역확산기/전송로 추정기;
    복수의 상기 역확산기/전송로 추정기로부터의 신호 상에 레이크 합성 및 다이버시티 합성을 수행하여 합성 신호를 출력하는 레이크/다이버시티 합성기;
    상기 레이크/다이버시티 합성기로부터 공급된 상기 합성 신호에 기초하여 상기 제1 심볼 복제 신호를 생성하여, 상기 제1 심볼 복제 신호를 상기 제2 간섭 추정부로 출력하는 심볼 복제 생성기; 및
    상기 심볼 복제 생성기 내에서 생성된 상기 제1 심볼 복제 신호를 재확산함으로써 상기 제1 칩 복제 신호를 생성하여, 상기 제1 칩 복제 신호를 출력하는 칩 복제 생성기
    를 포함하는 멀티스테이지 간섭 상쇄기.
  8. 제6항에 있어서,
    상기 제2 간섭 추정부는,
    상기 2차 경로 타이밍에 기초하여, 각각의 경로 및 각각의 브랜치에 대해, 상기 제1 잔차 신호로부터의 역확산, 상기 제1 심볼 복제 신호의 합산 및 전송로의 추정을 수행하는 복수의 역확산기/전송로 추정기;
    복수의 상기 역확산기/전송로 추정기로부터의 신호 상에 레이크 합성 및 다이버시티 합성을 수행하여, 합성 신호를 출력하는 레이크/다이버시티 합성기; 및
    상기 레이크/다이버시티 합성기로부터 공급된 상기 합성 신호에 기초하여, 상기 사용자 신호를 생성하는 심볼 복제 생성기
    를 포함하는 멀티스테이지 간섭 상쇄기.
  9. 복수의 사용자의 스펙트럼 확산 신호를 포함하는 수신 신호로부터, 각각의 사용자 이외의 사용자들의 신호 성분을 제거함으로써, 각각의 사용자 신호를 추출하기 위한 멀티스테이지 간섭 상쇄기에 있어서,
    a. 제1 스테이지
    -상기 제1 스테이지는,
    a-1) 각각의 사용자에 대해 제공되어, 1차 경로 타이밍에 기초하여, 상기 수신 신호 또는 제1 감산 신호로부터 제1 심볼 복제 신호 및 제1 칩 복제 신호를 생성하는 복수의 제1 간섭 추정부 -상기 제1 심볼 복제 신호는 상기 각각의 사용자의 신호 성분과 동일하고, 상기 제1 칩 복제 신호는 상기 제1 심볼 복제 신호로부터의 재확산 신호임-,
    a-2) 서로 직렬로 접속되어, 상기 수신 신호 또는 그에 입력된 신호를 제1의 선정된 기간만큼 지연시킨 후 출력하는 복수의 제1 지연 회로, 및
    a-3) 상기 제1 지연 회로들 각각의 후단에 제공되어, 상기 제1 간섭 추정부들 각각에서 출력된 상기 제1 칩 복제 신호를, 선행하는 제1 지연 회에서 출력된 신호로부터 감산하여, 그 잔차를 후속하는 제1 지연 회로 및 대응하는 제1 간섭 추정부에 상기 제1 감산 신호로서 출력하는 복수의 제1 감산기
    를 포함함-,
    b. 각각의 사용자에 제공된 복수의 경로 탐색부
    -상기 경로 탐색부 각각은,
    b-1) 확산 신호 또는 상기 제1 감산 신호를 이용하여 상기 수신 신호 상에 경로 탐색을 수행함으로써 구해진 경로 타이밍을 상기 1차 경로 타이밍으로 설정하는 수단,
    b-2) 상기 제1 감산기들 중 최후단의 감산기에서 출력된 잔차 신호 또는 제2 감산 신호 상에 경로 탐색을 수행함으로써 구해진 경로 타이밍을, 상기 1차 경로 타이밍을 갖는 경로들의 임시 2차 경로 타이밍으로 설정하는 수단, 및
    b-3) 측정된 신호 대 간섭비가 제1의 선정된 임계치 미만이고 상기 1차 경로 타이밍과 상기 임시 2차 타이밍 간의 시간차가 제2의 선정된 임계치 미만인 각각의 경로에 대해서는, 상기 임시 2차 경로 타이밍을 2차 경로 타이밍으로 설정하고, 측정된 신호 대 간섭비가 상기 제1의 선정된 임계치 이상이거나 상기 1차 경로 타이밍과 상기 임시 2차 경로 타이밍 간의 시간차가 상기 제2의 선정된 임계치 이상인 각각의 경로에 대해서는, 상기 1차 경로 타이밍을 2차 경로 타이밍으로 설정하는 수단
    을 포함함-;
    c. 제2 스테이지
    -상기 제2 스테이지는,
    c-1) 각각의 사용자에 제공되어, 2차 경로 타이밍에 기초하여, 상기 제1 잔차 신호 또는 상기 제2 감산 신호와 상기 제1 심볼 복제 신호로부터 제2 심볼 복제 신호 및 제2 칩 복제 신호를 생성하는 복수의 제2 간섭 추정부 -상기 제2 심볼 복제 신호는 상기 각각의 사용자의 신호 성분과 동일하고, 상기 제2 칩 복제 신호는 상기 제2 심볼 복제 신호로부터의 재확산 신호임-,
    c-2) 서로 직렬로 접속되어, 상기 제1 잔차 신호 또는 그에 입력된 신호를 제2의 선정된 기간만큼 지연시킨 후 출력하는 복수의 제2 지연 회로, 및
    c-3) 상기 제2 지연 회로들 각각의 후단에 제공되어, 상기 제2 추정부들 각각에서 출력된 상기 제2 칩 복제 신호를, 선행하는 제2 지연 회로에서 출력된 신호로부터 감산하여, 그 잔차를 후속하는 제2 지연 회로, 대응하는 제2 간섭 추정부 및 대응하는 경로 타이밍 설정용 수단에 제2 감산 신호로서 출력하는 복수의 제2 감산기
    를 포함함-; 및
    d. 제3 스테이지
    -상기 제3 스테이지는,
    d-1) 각각의 사용자에 제공되어, 2차 경로 타이밍에 기초하여, 상기 제2 감산기들 중 최후단의 감산기의 출력인 제2 잔차 신호 또는 제3 감산 신호와 상기 제2 심볼 복제 신호로부터, 상기 사용자 신호 및 제3 칩 복제 신호를 생성하는 복수의 제3 간섭 추정부 -상기 제2 칩 복제 신호는 상기 사용자 신호로부터의 재확산 신호임-,
    d-2) 서로 직렬로 접속되어, 상기 제2 잔차 신호 또는 그에 입력된 신호를 제3의 선정된 기간만큼 지연시킨 후 출력하는 복수의 제3 지연 회로, 및
    d-3) 상기 제3 지연 회로들 각각의 후단에 제공되어, 상기 제3 간섭 추정부들 각각에서 출력된 상기 제3 칩 복제 신호를, 선행하는 제3 지연 회로에서 출력된 신호로부터 감산하여, 그 잔차를 후속하는 제3 지연 회로 및 대응하는 제3 간섭 추정부에 상기 제3 감산 신호로서 출력하는 복수의 제3 감산기
    를 포함함-
    를 포함하는 멀티스테이지 간섭 상쇄기.
  10. 제9항에 있어서, 하나 이상의 제2 스테이지가, 상기 제1 스테이지 및 상기 제3 스테이지 사이에 제공되는 멀티스테이지 간섭 상쇄기.
  11. 제9항에 있어서,
    상기 제1 간섭 추정부는,
    상기 1차 경로 타이밍에 기초하여, 각각의 경로 및 각각의 브랜치에 대해, 상기 수신 신호 또는 상기 제1 감산 신호로부터의 역확산 및 전송로 추정을 수행하는 복수의 역확산기/전송로 추정기;
    복수의 상기 역확산기/전송로 추정기로부터의 신호 상에 레이크 합성 및 다이버시티 합성을 수행하여 합성 신호를 출력하는 레이크/다이버시티 합성기;
    상기 레이크/다이버시티 합성기로부터 공급된 상기 합성 신호에 기초하여 상기 제1 심볼 복제 신호를 생성하여, 상기 제1 심볼 복제 신호를 상기 제2 간섭 추정부에 출력하는 심볼 복제 생성기; 및
    상기 심볼 복제 생성기 내에서 생성된 상기 제1 심볼 복제 신호를 재확산함으로써 상기 제1 칩 복제 신호를 생성하여, 상기 제1 칩 복제 신호를 출력하는 칩 복제 생성기
    를 포함하는 멀티스테이지 간섭 상쇄기.
  12. 제9항에 있어서,
    상기 제2 간섭 추정부는,
    상기 2차 경로 타이밍에 기초하여, 각각의 경로 및 각각의 브랜치에 대해, 상기 제1 잔차 신호 또는 상기 제2 감산 신호로부터의 역확산, 상기 제1 심볼 복제 신호의 합산 및 전송로 추정을 수행하는 복수의 역확산기/전송로 추정기;
    복수의 상기 역확산기/전송로 추정기로부터의 신호 상에 레이크 합성 및 다이버시티 합성을 수행하여, 합성 신호를 출력하는 레이크/다이버시티 합성기;
    상기 레이크/다이버시티 합성기로부터 공급된 상기 합성 신호에 기초하여 상기 제2 심볼 복제 신호를 생성하여, 상기 제2 심볼 복제 신호를 상기 제2 간섭 추정부에 출력하는 심볼 복제 생성기; 및
    상기 심볼 복제 생성기 내에서 생성된 상기 제2 심볼 복제 신호를 재확산함으로써 상기 제2 칩 복제 신호를 생성하여, 상기 제2 칩 복제 신호를 출력하는 칩 복제 생성기
    를 포함하는 멀티스테이지 간섭 상쇄기.
  13. 제9항에 있어서, 상기 제3 간섭 추정부는,
    상기 2차 경로 타이밍에 기초하여, 각각의 경로 및 각각의 브랜치에 대해, 상기 제2 잔차 신호 또는 제3 감산 신호로부터의 역확산, 상기 제2 심볼 복제 신호의 합산 및 전송로의 추정을 수행하는 복수의 역확산기/전송로 추정기;
    복수의 상기 역확산기/전송로 추정기로부터의 신호 상에 레이크 합성 및 다이버시티 합성을 수행하여 합성 신호를 출력하는 레이크/다이버시티 합성기; 및
    상기 레이크/다이버시티 합성기로부터 공급된 상기 합성 신호에 기초하여, 상기 사용자 신호를 생성하는 심볼 복제 생성기
    를 포함하는 멀티스테이지 간섭 상쇄기.
  14. 복수의 사용자의 스펙트럼 확산 신호를 포함하는 수신 신호로부터, 각각의 사용자 이외의 사용자들의 신호 성분을 제거함으로써, 각각의 사용자 신호를 추출하기 위한 멀티스테이지 간섭 상쇄기에 있어서,
    a. 제1 스테이지
    -상기 제1 스테이지는,
    a-1) 각각의 사용자에 대해 제공되어, 1차 경로 타이밍에 기초하여, 상기 수신 신호 또는 제1 감산 신호로부터 제1 심볼 복제 신호 및 제1 칩 복제 신호를 생성하는 복수의 제1 간섭 추정부 -상기 제1 심볼 복제 신호는 상기 각각의 사용자의 신호 성분과 동일하고, 상기 제1 칩 복제 신호는 상기 제1 심볼 복제 신호로부터의 재확산 신호임-,
    a-2) 서로 직렬로 접속되어, 상기 수신 신호 또는 그에 입력된 신호를 제1의 선정된 기간만큼 지연시킨 후 출력하는 복수의 제1 지연 회로, 및
    a-3) 상기 제1 지연 회로들 각각의 후단에 제공되어, 상기 제1 간섭 추정부들 각각에서 출력된 상기 제1 칩 복제 신호를, 선행하는 제1 지연 회에서 출력된 신호로부터 감산하여, 그 잔차를 후속하는 제1 지연 회로 및 대응하는 제1 간섭 추정부에 상기 제1 감산 신호로서 출력하는 복수의 제1 감산기
    를 포함함-,
    b. 각각의 사용자에 제공된 복수의 경로 탐색부
    -상기 경로 탐색부 각각은,
    b-1) 확산 신호 또는 상기 제1 감산 신호를 이용하여 상기 수신 신호 상에 경로 탐색을 수행함으로써 구해진 경로 타이밍을 상기 1차 경로 타이밍으로 설정하는 수단,
    b-2) 상기 제1 감산기들 중 최후단의 감산기에서 출력된 잔차 신호 또는 제2 감산 신호 상에 경로 탐색을 수행함으로써 구해진 경로 타이밍을, 상기 1차 경로 타이밍을 갖는 경로들의 임시 2차 경로 타이밍으로 설정하는 수단, 및
    b-3) 측정된 신호 대 간섭비가 제1의 선정된 임계치 미만이고 상기 1차 경로 타이밍과 상기 임시 2차 타이밍 간의 시간차가 제2의 선정된 임계치 미만인 각각의 경로에 대해서는, 상기 임시 2차 경로 타이밍을 2차 경로 타이밍으로 설정하고, 측정된 신호 대 간섭비가 상기 제1의 선정된 임계치 이상이거나 상기 1차 경로 타이밍과 상기 임시 2차 경로 타이밍 간의 시간차가 상기 제2의 선정된 임계치 이상인 각각의 경로에 대해서는, 상기 1차 경로 타이밍을 2차 경로 타이밍으로 설정하는 수단
    을 포함함-;
    c. 제2 스테이지
    -상기 제2 스테이지는,
    c-1) 각각의 사용자에 제공되어, 2차 경로 타이밍에 기초하여, 상기 제1 감산기들 중 최후단의 감산기의 출력인 제1 잔차 신호 또는 제2 감산 신호와 상기 제1 심볼 복제 신호로부터, 상기 사용자 신호 및 제2 칩 복제 신호를 생성하는 복수의 제2 간섭 추정부 -상기 제2 칩 복제 신호는 상기 사용자 신호로부터의 재확산 신호임-,
    c-2) 서로 직렬로 접속되어, 상기 제1 잔차 신호 또는 그에 입력된 신호를 제2의 선정된 기간만큼 지연시킨 후 출력하는 복수의 제2 지연 회로, 및
    c-3) 상기 제2 지연 회로들 각각의 후단에 제공되어, 상기 제2 간섭 추정부들 각각에서 출력된 상기 제2 칩 복제 신호를, 선행하는 제2 지연 회로에서 출력된 신호로부터 감산하여, 그 잔차를 후속하는 제2 지연 회로 및 대응하는 제2 간섭 추정부에 상기 제2 감산 신호로서 출력하는 복수의 제2 감산기
    를 포함함-
    를 포함하는 멀티스테이지 간섭 상쇄기.
  15. 제14항에 있어서,
    상기 제1 간섭 추정부는,
    상기 1차 경로 타이밍에 기초하여, 각각의 경로 및 각각의 브랜치에 대해, 상기 수신 신호 또는 상기 제1 감산 신호로부터의 역확산 및 전송로 추정을 수행하는 복수의 역확산기/전송로 추정기;
    복수의 상기 역확산기/전송로 추정기로부터의 신호 상에 레이크 합성 및 다이버시티 합성을 수행하여 합성 신호를 출력하는 레이크/다이버시티 합성기;
    상기 레이크/다이버시티 합성기로부터 공급된 상기 합성 신호에 기초하여 상기 제1 심볼 복제 신호를 생성하여, 상기 제1 심볼 복제 신호를 상기 제2 간섭 추정부에 출력하는 심볼 복제 생성기; 및
    상기 심볼 복제 생성기 내에서 생성된 상기 제1 심볼 복제 신호를 재확산함으로써 상기 제1 칩 복제 신호를 생성하여, 상기 제1 칩 복제 신호를 출력하는 칩 복제 생성기
    를 포함하는 멀티스테이지 간섭 상쇄기.
  16. 제14항에 있어서,
    상기 제2 간섭 추정부는,
    상기 2차 경로 타이밍에 기초하여, 각각의 경로 및 각각의 브랜치에 대해, 상기 제2 잔차 신호 또는 상기 제3 감산 신호로부터의 역확산, 상기 제2 심볼 복제 신호의 합산 및 전송로의 추정을 수행하는 복수의 역확산기/전송로 추정기;
    복수의 상기 역확산기/전송로 추정기로부터의 신호 상에 레이크 합성 및 다이버시티 합성을 수행하여, 합성 신호를 출력하는 레이크/다이버시티 합성기; 및
    상기 레이크/다이버시티 합성기로부터 공급된 상기 합성 신호에 기초하여, 상기 사용자 신호를 생성하는 심볼 복제 생성기
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100562258B1 (ko) * 2001-06-13 2006-03-22 닛본 덴끼 가부시끼가이샤 멀티유저 간섭 제거 장치

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6600497B1 (en) * 1999-11-15 2003-07-29 Elliot A. Gottfurcht Apparatus and method to navigate interactive television using unique inputs with a remote control
JP4327973B2 (ja) * 2000-01-25 2009-09-09 パナソニック株式会社 受信装置および受信時刻推定方法
US6819911B2 (en) * 2001-04-02 2004-11-16 General Dynamics Decision Systems, Inc. Active interference suppressor utilizing recombinant transmultiplexing
US20030072282A1 (en) * 2001-10-17 2003-04-17 Ying-Chang Liang Code division multiple access downlink receiver
JP2003152682A (ja) * 2001-11-09 2003-05-23 Telefon Ab Lm Ericsson Publ 干渉除去方法、干渉除去装置及び受信装置
US20040156421A1 (en) * 2003-02-10 2004-08-12 Hirohisa Yamaguchi Coding and receiver structure for ultra wide band communications
JP3751600B2 (ja) * 2003-03-27 2006-03-01 株式会社東芝 受信装置及び受信方法
JP4301227B2 (ja) * 2005-09-15 2009-07-22 セイコーエプソン株式会社 電気光学装置及びその製造方法、電子機器並びにコンデンサー

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2737775B2 (ja) 1996-03-29 1998-04-08 日本電気株式会社 Ｄｓ−ｃｄｍａマルチユーザーシリアル干渉キャンセラの干渉レプリカ信号の伝送方式
JP2737776B2 (ja) 1996-03-29 1998-04-08 日本電気株式会社 Ｄｓ−ｃｄｍａマルチユーザーシリアル干渉キャンセラ装置
JP2746261B2 (ja) 1996-06-10 1998-05-06 日本電気株式会社 Ｄｓ−ｃｄｍａ干渉キャンセル装置
JP2798128B2 (ja) * 1996-08-06 1998-09-17 日本電気株式会社 Ｃｄｍａマルチユーザ受信装置
JP3663562B2 (ja) 1996-12-20 2005-06-22 富士通株式会社 干渉キャンセラ及びチャネル推定方法
JPH10190495A (ja) * 1996-12-20 1998-07-21 Fujitsu Ltd 干渉キャンセラ
JP2991179B2 (ja) * 1998-01-08 1999-12-20 日本電気株式会社 Ｃｄｍａマルチユーザ受信装置
JP2965202B1 (ja) * 1998-04-07 1999-10-18 日本電気株式会社 マルチユーザ受信装置及びｃｄｍａ通信システム
JP2967571B1 (ja) * 1998-05-01 1999-10-25 日本電気株式会社 Ｃｄｍａマルチユーザ受信装置と通信システム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100562258B1 (ko) * 2001-06-13 2006-03-22 닛본 덴끼 가부시끼가이샤 멀티유저 간섭 제거 장치

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