KR20000076742A

KR20000076742A - 이벤트 기반 테스트 시스템 데이터 메모리 압축

Info

Publication number: KR20000076742A
Application number: KR1020000009637A
Authority: KR
Inventors: 리안토니; 턴퀴스트제임즈알란
Original assignee: 가부시키가이샤 어드밴티스트
Priority date: 1999-02-26
Filing date: 2000-02-26
Publication date: 2000-12-26
Also published as: US6226765B1; KR100491460B1; DE10007427B4; DE10007427A1; TW454094B; JP2000249748A; JP4249363B2

Abstract

테스트 대상 장치 (device under test; DUT)를 테스트하기 위해, 이벤트 데이터를 압축된 형태로 저장하여 메모리 크기를 줄이고, 데이터 압축을 해제하여 이벤트를 생성하는 이벤트 기반 테스트 시스템이 개시된다. 이벤트 기반 테스트 시스템은, 각 이벤트의 클럭 카운트 데이터를 저장하기 위한 클럭 카운트 메모리(clock count memory) (여기서 클럭 카운트 데이터는 정수부 데이터 값에 종속하는 하나 이상의 데이터 워드로 형성됨), 각 이벤트의 버어니어 데이터를 저장하기 위한 버어니어 데이터 메모리(vernier data memory) (여기서 버어니어 데이터 메모리는 둘 이상의 이벤트에 대한 버어니어 데이터를 동일한 메모리 위치에 저장함), 클럭 카운트 메모리 및 버어니어 데이터 메모리에 액세스하기 위한 어드레스 데이터를 발생시키기 위한 어드레스 시퀀서(address sequencer), 및 각 이벤트에 대응하는 클럭 카운트 메모리로부터의 클럭 카운트 데이터와 버어니어 데이터 메모리로부터의 버어니어 데이터를 재생하기 위한 압축 해제기(decompressor)를 포함한다. 이벤트 기반 테스트 시스템은, 압축 해제기로부터의 클럭 카운트 데이터 및 버어니어 데이터에 기초하여, 선정된 기준점에 상대적인 각 이벤트의 총 지연 시간을 산출하기 위한 이벤트 프로세스 제어기, 및 총 지연 시간에 기초하여 각 이벤트를 재생하여 DUT를 테스트하는 테스트 신호를 발생시키기 위한 파인 지연 제어기(fine delay controller)를 더 포함할 수 있다.

Description

이벤트 기반 테스트 시스템 데이터 메모리 압축{EVENT BASED TEST SYSTEM DATA MEMORY COMPRESSION}

본 발명은 반도체 장치를 테스트하기 위한 이벤트 기반 반도체 테스트 시스템에 관한 것이며, 특히, 이벤트 데이터를 저장하기 위한 이벤트 기반 반도체 테스트 시스템의 데이터 메모리 압축 기술 및, 테스트 대상 반도체 장치를 평가하는데 사용될 여러 타이밍의 이벤트를 재생하기 위한 이벤트 기반 반도체 테스트 시스템의 테이터 압축 해제 기술 (여기서 각 이벤트의 타이밍은 이전의 이벤트로부터의 시간 길이에 의해 정해짐)에 관한 것이다.

IC 테스터 등의 반도체 테스트 시스템에 의해 반도체 IC 장치를 테스트할 때, 테스트될 반도체 IC 장치에는 선정된 테스트 타이밍에서 적절한 핀(pin)으로 테스트 신호가 인가된다. IC 테스터는 테스트 신호에 응답하여 발생된 테스트 대상 IC 장치로부터의 출력 신호를 수신한다. 출력 신호는 스트로빙, 즉 선정된 타이밍 또는 지연 시간을 가진 스트로브 신호(strobe signal)에 의해 샘플링 되어 예상된 데이터와 비교되고 이에 따라 IC 장치가 정확하게 작동하는가를 결정한다.

종래에는, 테스트 신호 및 스트로브 신호의 타이밍은 반도체 테스트 시스템의 테스터 속도 또는 테스터 주기에 상대적으로 정해진다. 이러한 테스트 시스템은 간혹 주기계(cycle based) 테스트 시스템으로 불린다. 주기계 시스템에서, 반도체 장치(DUT)는 타이밍 에지를 갖는 포매터(formatter)에 프로그래밍된 데이터 속도(테스터 주기)의 주기화된 핀 패턴 벡터를 제공함으로써 테스트 되어 테스트 신호 및 스트로브 신호 등의 원하는 파형을 생성한다.

일반적으로, 테스터 주기, 테스트 신호, 스트로브 신호의 다양한 타이밍들이 기준 클럭에 기초하여 발생된다. 기준 클럭 (또한 "시스템 클럭" 또는 "마스터 클럭"으로 언급됨)은 IC 테스터에 장착된 수정 발진기(crystal oscillator)와 같은 매우 안정한 발진기에 의해 생성된다. IC 테스터에 장착된 수정 발진기의 필요한 타이밍 분해능이 기준 클럭 발진기의 최고 클럭 속도 (최단 클럭 주기)의 정수부(integer multiple)와 동일하다면, 타이밍 신호는 기준 클럭 신호를 카운터 또는 디바이더에 의해 단순히 분할하고 분할된 출력을 기준 클럭과 동기화함으로써 발생될 수 있다.

그런데, 현재의 IC 테스터는 기준 클럭의 최고 클럭 속도, 즉, 최단 시간 주기보다 높은 타이밍 분해능을 가질 것이 대체로 요구된다. 예를 들어, IC 테스터의 기준 클럭이 10 ns이나 IC 테스터는 0.1 ns의 타이밍 분해능을 가질 것이 요구되는 경우가 있다. 또한, 오늘날의 IC 테스터는 테스트 프로그램에 기초하여 이런 다양한 타이밍을 한 주기씩 역동적으로 변화시킨다.

기준 클럭 속도보다 큰 타이밍 분해능를 갖는 타이밍 신호를 발생시키기 위해, 이러한 타이밍은 테스트 프로그램의 타이밍 데이터에 의해 표현될 수 있음이 당업자들에 공지되어 있다. 타이밍 데이터는 기준 클럭 시간 간격의 정수배 및 기준 클럭 시간 간격의 소수부의 조합이다. 이러한 타이밍 데이터는 타이밍 메모리에 저장되고 테스트 주기의 각 주기에서 판독된다. 따라서, 각 테스트 주기에서, 테스트 신호 및 스트로브 신호는, 타이밍 데이터에 기초하여, 각 주기의 개시점 등의 테스트 신호를 기준으로 발생된다.

이벤트 기반 테스트 시스템으로 불리는 다른 유형의 테스트 시스템이 있으며, 여기서 원하는 테스트 신호 및 스트로브 신호는 직접적으로 핀 기초 마다의 이벤트 메모리로부터의 데이터에 의해 발생된다. 이벤트 기반 테스트 시스템에서, 이벤트는 테스트 신호 및 스트로브 신호의 상승 및 하강 등의 로직 상태의 어떤 변화이고, 선정된 기준 시간 위치로부터의 시간 길이에 대해 정해진다. 전형적으로, 이러한 시간 지점은 도 1에 도시된 바와 같은 선행 이벤트의 타이밍이다. 고 분해능 타이밍을 발생시키기 위해, 이벤트 간의 시간 길이는 기준 클럭 시간 간격의 정수배 및 기준 클럭 시간 간격의 소수부의 조합으로써 정해진다.

도 1의 예에서, 제1 이벤트 (논리의 변화)는 시작 시간 후 T0 시간이 지난 a점에서 발생한다. 설명의 편의를 위해, 제1 이벤트는 T0로 나타낸다. 제2 이벤트 (이후로 이벤트 T1으로 언급됨)는 a점에서 T1 시간이 지난 b점에서 발생한다. 제3 이벤트 (이후로 이벤트 T2으로 언급됨)는 b점에서 T2 시간이 지난 c점에서 발생한다. 마찬가지로, 이벤트 T0-T10이 도 1의 예에 도시된다.

이벤트 기반 테스트 시스템에서, 타이밍 메모리 (이벤트 메모리) 내의 타이밍 데이터는 각 테스트 주기 데이터를 모두 포함할 필요가 없기 때문에, 테스트 신호 및 스트로브를 발생시키기 위한 과정은 단순화될 수 있고, 이러한 발생 과정은 각 테스터 핀에서 독립적으로 수행될 수 있다. 이벤트 기반 테스트 시스템에서, 일반적으로, 이벤트 메모리에 저장된 각 이벤트에 대한 타이밍 데이터는 현재의 이벤트와 선행 이벤트간의 시간 차이로 표현된다. 일반적으로, 인접한 이벤트간의 이러한 시간 차이는 작으며, 메모리 내의 데이터 크기도 또한 작을 수 있기 때문에, 메모리 용량이 감소된다.

또한, 현재 LSI 및 VLSI 등의 반도체 장치를 설계하는데 널리 사용되는 컴퓨터 원용 설계(computer aided design; CAD) 시스템에서, CAD 시스템 내의 로직 시뮬레이터는 반도체 장치를 평가하기 위해 이벤트 기반 테스트 신호를 이용한다.

복잡하고 고성능인 반도체 장치를 테스트하기 위한 테스트 신호에 기초하여 이벤트를 발생시키기 위해, 크기가 큰 이벤트 데이터가 이벤트 메모리에 저장되어야 한다.

따라서, 이벤트 데이터를 압축하여 데이터를 이벤트 메모리에 저장하고, 이벤트 메모리로부터의 이벤트 데이터를 압축 해제하여 이벤트 기반 테스트 신호를 발생시키는 방식을 고안할 필요가 있다.

따라서, 본 발명의 목적은 테스트 대상 반도체 장치를 평가하는 것에 사용될 여러 타이밍의 이벤트를 생성하기 위해 이벤트 데이터를 저장하는 이벤트 기반 반도체 테스트 시스템을 위한 데이터 메모리 압축 기술을 제공하는 것이다.

본 발명의 목적은 테스트 대상 반도체 장치를 평가하는 것에 사용될 여러 타이밍의 이벤트를 생성하기 위해 이벤트 데이터를 저장하는 이벤트 기반 반도체 테스트 시스템을 위한 데이터 메모리 압축 기술을 제공하는 것이며, 여기서 각 이벤트의 타이밍 데이터는 선행 이벤트로부터의 시간 길이에 의해 정해진다.

본 발명의 다른 목적은 이벤트 기반 테스트 신호를 발생시켜서 테스트 대상 반도체 장치를 평가하기 위해, 이벤트 메모리로부터 얻은 압축된 이벤트 타이밍 데이터에 기초하여 이벤트 타이밍 데이터를 재생하기 위한 데이터 압축 해제 기술을 제공하는 것이다.

본 발명의 다른 목적은 이벤트 기반 반도체 테스트 시스템을 제공하는 것이며, 여기서 각 이벤트의 타이밍 데이터는 선행 이벤트의 시간 길이에 의해 정해진다.

본 발명의 다른 목적은 이벤트 정보에 기초하여 테스트 신호 및 스트로브를 생성하기 위한 이벤트 기반 반도체 테스트 시스템을 제공하는 것이며, 여기서 선행 이벤트로부터의 이벤트 정보의 시간 길이는 기준 클럭 기간의 정수부와 기준 클럭 기간의 소수부의 조합에 의해 정해진다.

본 발명의 다른 목적은 이벤트 메모리 내의 타이밍 데이터를 직접적으로 사용하여 테스트 신호 및 스트로브를 생성하기 위한 이벤트 기반 반도체 테스트 시스템을 제공하는 것이다.

본 발명의 다른 목적은 작은 용량의 이벤트 메모리에 저장된 타이밍 데이터를 사용하여 테스트 신호 및 스트로브를 발생시킬 수 있는 이벤트 기반 반도체 테스트 시스템을 제공하는 것이다.

본 발명의 다른 목적은 테스트 신호 및 스트로브를 발생시키기 위해 테스트 대상 반도체 장치의설계 단계에서 CAD 시스템에 의해 생성된 데이터를 직접적으로 사용할 수 있는 이벤트 기반 반도체 테스트 시스템을 제공하는 것이다.

본 발명은 테스트 대상 반도체 장치(DUT)를 평가하기 위해 사용될 여러 타이밍의 이벤트를 생성하기 위해 이벤트 데이터를 저장하는 이벤트 기반 반도체 테스트 시스템을 위한 데이터 메모리 압축 기술이다. 데이터 압축 기술은:

기준 클럭 기간의 정수배 (정수부 데이터)인 각 이벤트의 클럭 카운트 데이터를 저장하기 위한 클럭 카운트 메모리 (여기서 클럭 카운트 데이터는 정수부 데이터 값에 종속하는 하나 이상의 데이터 워드와, 후속 단어가 필요함을 지시하는 플랙(flag), 현재 이벤트에 첨부된 다수의 버어니어 데이터, 및 정수부 데이터의 일부를 포함하는 적어도 하나의 데이터 워드로 형성됨);

기준 클럭 기간의 소수부 (소수부 데이터)인 각 이벤트의 버어니어 데이터를 저장하기 위한 버어니어 데이터 메모리 (여기서, 버어니어 데이터 메모리는 둘 이상의 버어니어 데이터를 동일한 메모리 위치에 저장함);

클럭 카운트 메모리 및 버어니어 데이터 메모리에 억세싱하여 각 메모리로부터 클럭 카운트 데이터 및 버어니어 데이터를 판독하기 위해 어드레스 데이터를 발생시키기 위한 어드레스 시퀀서; 및

각 이벤트에 대응하는 클럭 카운트 메모리로부터의 클럭 카운트 데이터 및 버어니어 데이터 메모리로부터의 버어니어 데이터를 재생하기 위한 압축 해제기

를 포함한다.

본 발명의 다른 특징에서, 상기한 구성 요소에 부가하여, 이벤트 기반 테스트 시스템은:

압축 해제기로부터의 클럭 카운트 데이터 및 버어니어 데이터에 기초하여, 선정된 기준 시점에 상대적인 각 이벤트의 총 지연 시간을 생성하는 이벤트 프로세스 제어기; 및

총 지연 시간에 기초하여 각 이벤트를 발생시키고 DUT를 테스트 하기 위한 테스트 신호를 생성하는 파인 지연 제어기

를 포함한다.

본 발명의 다른 특징에서, 압축 해제기는: 클럭 카운트 메모리로부터의 클럭 카운트 데이터를 로딩하고 기준 클럭에 의한 클럭 카운트 데이터를 다운 카운팅하기 위한 카운터; 클럭 카운트 데이터를 로딩하고 기준 클럭을 카운팅할 때 클럭 카운트 데이터를 해석하고 카운터의 동작을 제어하기 위한 클럭 카운트 상태기; 둘 이상의 버어니어 데이터에 대해 버어니어 데이터 메모리로부터의 버어니어 데이터를 병렬 방식으로 저장하고, 버어니어 데이터를 선택하여 버어니어 데이터를 직렬 방식으로 이벤트 프로세스 제어기로 전송하기 위한 저장 및 선택 회로; 및 클럭 카운트 상태기로부터 수신된 명령에 기초하여 저장 및 선택 회로의 동작을 제어하기 위한 버어니어 제어 상태기로 구성된다.

본 발명에 따르면, 이벤트 기반 반도체 테스트 시스템은 이벤트 데이터를 이벤트 메모리에 압축된 형태로 저장하여 메모리의 크기를 실질적으로 감소시킬 수 있고, 여러 타이밍의 이벤트를 생성하기 위해 이벤트 데이터를 압축 해제하여 테스트 대상 반도체 장치를 평가하는 데 사용될 수 있다. 이벤트 기반 테스트 시스템에서, 이벤트 메모리는 기준 클럭의 정수부인 타이밍 데이터를 저장하기 위한 클럭 카운트 메모리 및 기준 클럭 기간의 소수부인 타이밍 데이터를 저장하기 위한 버어니어 데이터 메모리로 형성된다. 각 이벤트의 타이밍 데이터는 선행 이벤트로부터의 시간 길이에 의해 정해진다. 본 발명의 하드웨어 압축 해제기는, 이벤트 기반 테스트 신호를 발생시켜서 테스트 대상 반도체 장치를 평가하기 위해, 압축된 이벤트 타이밍 데이터에 기초하여 이벤트 타이밍 데이터를 재생하는 것을 가능하게 한다. 본 발명의 압축 기술에 의해 메모리 크기의 현저한 감소가 달성된다.

도 1은 본 발명을 설명하기 위해 이벤트 기반 반도체 테스트 시스템에 사용되는 다양한 이벤트 간의 타이밍 관계를 나타내는 타이밍도.

도 2는 도 1의 이벤트를 재생하기 위해 카운트 메모리 및 버어니어 메모리로 이루어진 이벤트 메모리에 저장되는 타이밍 데이터를 나타내는 데이터 표.

도 3은 본 발명의 이벤트 데이터 압축 및 해제 기술을 포함하는 이벤트 기반 반도체 테스트 시스템의 기본 구조를 나타내는 블록도.

도 4는 카운트 메모리 및 버어니어 메모리로 이루어진 이벤트 메모리에 저장되기 위해 본 발명에 따라 압축된 타이밍 데이터를 나타내는 데이터 표.

도 5는 본 발명에 따라 타이밍 데이터를 압축하기 위해 클럭 카운트 메모리에서 사용되는 데이터 워드의 구조를 나타내는 개략도.

도 6A 및 도 6B는 본 발명에 따라 타이밍 데이터를 압축하기 위해 클럭 카운트 메모리에서 사용되는 두개의 데이터 워드들의 구조를 나타내는 개략도.

도 7A, 7B 및 7C는 본 발명에 따라 타이밍 데이터를 압축하기 위해 클럭 카운트 메모리에서 사용되는 3개의 데이터 워드들의 구조를 나타내는 개략도.

도 8A-8D는 본 발명에 따라 타이밍 데이터를 압축하기 위해 클럭 카운트 메모리에서 사용되는 4개의 워드들의 구조를 나타내는 개략도.

도 9는 도 1의 이벤트를 재생하기 위해, 클럭 카운트 메모리 및 버어니어 데이터 메모리에 각각 저장되는, 도 5-8의 데이터 구조에서 본 발명에 따라 압축된 타이밍 데이터를 나타내는 데이터 표.

도 10은 도 1의 이벤트를 재생하기 위해, 클럭 카운트 메모리 및 버어니어 메모리에 각각 저장되는, 도 5-8의 데이터 구조에서 본 발명의 다른 특징에 따라 압축된 타이밍 데이터를 나타내는 데이터 표.

도 11은 본 발명에 따라 압축되고 이벤트 메모리로부터 수신된 타이밍 데이터의 압축을 해제하기 위한 하드웨어 압축 해제 회로의 일례를 나타내는 블록도.

〈도면의 주요 부분에 대한 부호의 설명〉

12: 호스트 컴퓨터

18: 어드레스 시퀀서(address sequencer)

20: 클럭 카운트 메모리

22: 압축 해제기

23: 이벤트 프로세스 제어기

24: 파인 지연 제어기(fine delay controller)

도 1의 타이밍도로 돌아가서, 각 이벤트 T0-T10은 전술한 바와 같이 코스 타이밍 데이터(coarse timing data)와 파인 타이밍 데이터(fine timing data)의 조합에 의해 정해진다. 각 코스 타이밍 데이터는 이벤트의 기준 클럭 기간의 정수배를 나타내고, 반면에 각 파인 타이밍 데이터는 기준 시간 기간의 소수부를 나타낸다. 본 발명의 범위 안에서, 용어 "기준 클럭"은 "마스터 클럭" 및 "시스템 클럭"과 함께 사용된다.

도 2는 도 1의 이벤트 T0 및 T10에 대한 타이밍 데이터를 이벤트 메모리에 저장하기 위한 데이터 표를 나타낸다. 이벤트 메모리는, 가령, 클럭 카운트 메모리 및 버어니어 데이터 메모리로 분리된다. 코스 타이밍 데이터는 클럭 카운트 메모리에 저장되고 파인 타이밍 데이터는 버어니어 데이터 메모리에 저장된다. 즉, 클럭 카운트 메모리에 대해, 저장된 값은 기준 클럭 기간의 0에서 N까지 수의 임의의 값을 가질 수 있고, 여기서 N은 테스트 시스템이 지원할 수 있는 기준 클럭 기간의 최대수이다.

예를 들어, 본 발명의 양도인에 의해 개발된 이벤트 기반 테스트 시스템에서, 클럭 카운트 메모리는 134 217 728 클럭 기간까지 지원한다. 이는 각 이벤트 카운트 메모리 위치에 대해 총 27 데이터 비트를 필요로 한다. 이 경우의 카운트 메모리의 총 크기는 27 비트의 M배이며, 여기서 M은 테스트 시스템에서의 벡터수 (테스트 패턴 길이)이다.

전술한 바와 같이, 버어니어 데이터 메모리는 기준 시간 기간의 소수부를 나타내는 파인 지연(타이밍) 데이터를 저장한다. 따라서, 이 데이터는 하나의 기준 (시스템, 마스터) 클럭 기간보다 작다. 테스트 시스템이 지원하는 파인 단계 지연에 종속하여, 버어니어 메모리의 폭은 하나의 총 기준 클럭 기간을 포함할만큼 충분히 클 필요가 있다. 예를 들어, 기준 클럭 기간이 32 ns일 때 0.5 ns 정도로 작은 타이밍 분해능을 지원하는 테스트 시스템에서, 버어니어 데이터 메모리는 적어도 6 데이터 비트를 가질 필요가 있다. 이벤트 메모리는 또한 이벤트형을 정하는 정보를 저장할 필요가 있기 때문에, 이러한 정보는 버어니어 메모리에 저장될 수 있다. 여기서, 이벤트형은 하이 레벨, 로우 레벨, 또는 하이 임피던스 등의 테스트 신호를 지정하는 것을 뜻하며, 가령, 4 데이터 비트를 필요로 한다.

따라서, 위의 예에서, 버어니어 데이터 메모리의 총 메모리 크기는 10 비트에 M 벡터를 곱한 것이다.

테스트 벡터의 크기는 몇 메가 바이트 또는 수십 메가 바이트 정도로 크기 때문에, 타이밍 데이터가 도 2의 표에 도시된 방식으로 이벤트 메모리에 저장되면, 이벤트메모리의 총 크기는 매우 커진다. 이 표에서, 각 이벤트 T0-T10에 대해, 코스 타이밍 (클럭 카운트) 데이터는 27 비트 폭을 갖는 클럭 카운트 메모리에 저장되고, 파인 타이밍 (버어니어) 데이터는 10 비트 폭을 갖는 버어니어 데이터 메모리에 저장된다. 전술한 바와 같이, 테스트 벡터의 크기가 크기 때문에, 도 2의 이벤트 메모리는 큰 메모리 용량을 가질 필요가 있다. 예를 들어, 이벤트 T0-T10의 클럭 카운트 데이터를 표현하는 데 사용된 비트의 수는 297이고, 이벤트 T0-T10의 버어니어 데이터를 표현하는 데 사용된 비트의 수는 110이므로, 총 407 비트가 된다.

도 3은 타이밍 데이터에 관한 압축 및 압축 해제 기술을 사용하는 본 발명의 이벤트 기반 테스트 시스템의 구조의 일례를 나타내는 개략적인 블록도이다. 이벤트 기반 테스트 시스템은 호스트 컴퓨터(12)와 버스 인터페이스(13) 터미날, 이들 모두가 접속된 시스템 버스(14), 내부 버스(15), 어드레스 시퀀서(18), 고장 메모리(failure memory)(17), 클럭 카운트 메모리(20)와 버어니어 데이터 메모리(21)로 형성된 이벤트 메모리, 압축 해제기(22), 이벤트 프로세서 제어기(23), 파인 지연 제어기(24), 및 핀 전자 장치(26)를 포함한다. 이벤트 기반 테스트 시스템은 테스트 대상 장치(DUT)(28)를 평가할 수 있으며, DUT는 보통 핀 전자 장치(26)에 접속된 메모리 IC 또는 마이크로프로세서 IC이다.

호스트 컴퓨터(12)의 일례는 유닉스(UNIX) 운영 체제를 갖는 워크스테이션이다. 호스트 컴퓨터(12)는 사용자 인터페이스로서 기능하여 사용자가 테스트의 개시 및 정지 동작을 지시할 수 있도록 하고, 테스트 프로그램 및 다른 테스트 조건들을 로딩할 수 있도록 하며, 또는 호스트 컴퓨터에서 테스트 결과 분석을 수행할 수 있도록 한다. 호스트 컴퓨터(12)는 시스템 버스(14) 및 버스 인터페이스(13)를 통해 하드웨어 테스트 시스템과 인터페이스한다. 도시 생략되었으나, 호스트 컴퓨터(12)는 바람직하게는 통신 네트워크에 접속되어, 다른 테스트 시스템 또는 컴퓨터 네트워크에 테스트 정보를 전송하거나 다른 테스트 시스템 또는 컴퓨터 네트워크로부터 테스트 정보를 수신한다.

내부 버스(15)는 하드웨어 테스트 시스템 내의 버스이고, 어드레스 시퀀서(18), 고장 메모리(17), 압축 해제기(22), 이벤트 프로세스 제어기(23), 및 파인 지연 제어기(24) 등의 기능부들 대부분에 공통으로 접속된다. 어드레스 시퀀서(18)의 일례는 하드웨어 테스트 시스템에 장착된 테스트 프로세서이고 사용자에 의해 억세스가능하지 않다. 어드레스 시퀀서(18)는 호스트 컴퓨터(12)로부터의 테스트 프로그램 및 조건들에 기초하여 테스트 시스템 내의 다른 기능부에 대한 명령을 제공한다. 고장 메모리(17)는 DUT(28)의 고장 정보 등의 테스트 결과를 어드레스 시퀀서(18)에 의해 정해진 어드레스에 저장한다. 고장 메모리(17)에 저장된 정보는 테스트 대상 장치의 고장 분석 스테이지에서 사용된다.

어드레스 시퀀서(18)의 기능 중 하나는, 가령, 도 3에 도시된 바와 같은 클럭 카운트 메모리(20) 및 버어니어 데이터 메모리(21)에 어드레스 데이터를 제공하는 것이다. 실제 테스트 시스템에서, 여러 쌍의 클럭 카운트 메모리 및 버어니어 데이터 메모리가 제공될 것이며, 메모리 쌍 각각은 테스트 시스템의 테스터 핀에 대응할 수 있다. 클럭 카운트 메모리(20) 및 버어니어 데이터 메모리(21)는 테스트 신호 및 스트로브 신호의 이벤트 각각에 대한 타이밍 데이터를 저장한다. 메모리(20 및 21)에 저장된 타이밍 데이터는 이후에 설명된 바와 같이 압축된다.

도 2의 표를 참조하여 설명하면, 클럭 카운트 메모리(20)는 기준 클럭의 정수배인 압축된 코스 타이밍 데이터를 저장하고, 버어니어 데이터 메모리(21)는 기준 클럭 기간의 소수부인 압축된 파인 타이밍 데이터를 저장한다. 본 발명에서, 각 이벤트에 대한 타이밍 데이터는 도 1의 파형에 도시된 바와 같이 선행 이벤트로부터의 시간 차이로 표현된다.

압축 해제기(22)는 클럭 카운트 메모리(20) 및 버어니어 데이터 메모리(21)로부터 수신된 압축된 데이터에서 타이밍 데이터를 재생한다. 압축 해제기(22)는 도 11의 블록도에 상세히 도시되고 이후에 설명될 것이다. 이벤트 프로세스 제어기는 압축 해제기로부터의 압축 해제된 타이밍 데이터에 기초하여 총 타이밍 데이터를 생성한다. 기본적으로, 이러한 총 타이밍 데이터는 정수배 테이터와 소수부 데이터를 합산함으로써 생성된다. 타이밍 데이터를 합산하는 프로세스 중에, 소수부 데이터의 자리올림 연산(carry over operation) (정수 데이터로 오프셋됨)이 또한 이벤트 프로세스 제어기(23)에서 수행된다.

파인 지연 제어기(24)는 이벤트 프로세스 제어기(23)로부터의 총 타이밍 데이터에 기초하여 이벤트를 실제로 발생시킨다. 지연 제어기(24)는 총 타이밍 데이터의 버어니어 값에 기초하여 선택된 다수의 지연 요소를 포함한다. 이에 따라 발생된 이벤트 (테스트 신호 및 스트로브 신호)는 핀 전자 장치(26)를 통해 DUT로 제공된다. 기본적으로, 핀 전자 장치(26)는 다수의 소자들로 형성되며, 각 소자는 스위치뿐만 아니라 드라이버 및 비교기로 형성되어 DUT(28)에 대한 입력 및 출력 관계를 설정한다.

본 발명의 타이밍 데이터 압축 기술의 예가 도 1의 이벤트 T0-T10에 대응하여 도 4-10에 도시된다. 도 4는 타이밍 데이터 압축의 제1 예를 나타낸다. 1 기준 클럭 기간보다 작은 것을 필요로하는 이벤트에 대해, 이들 이벤트에 대한 코스 타이밍 (클럭 카운트) 데이터는 제로이다. 예를 들어, 도 1의 각 이벤트 T3, T5, T6, T8, T9 및 T10은 기준 클럭 기간보다 작다. 그 다음에 이들 이벤트에 대한 버어니어 데이터를 버어니어 데이터 메모리(21)의 파인 타이밍 (버어니어) 데이터와 조합하는 도중에 이들 이벤트에 대해 어떤 메모리 영역도 할당하지 않음으로써 클럭 카운트 메모리(20)의 크기를 줄이는 것이 가능하다.

도4 의 예에서, 버어니어 데이터 메모리(21)는 클럭 카운트 메모리 위치마다 4개의 버어니어 데이터를 저장한다. 따라서, 버어니어 데이터 메모리(21)는 40 비트 폭을 갖는다. 달리 말하면, 클럭 카운트 메모리(20)의 크기가 감소하지만, 버어니어 데이터 메모리(21)의 크기는 증가한다. 이런 접근 방법은 테스트 벡터가 1 기준 클럭 기간 보다 작은 이벤트를 많이 포함할 때 유용할 수 있다. 또한, 둘 이상의 이벤트의 버어니어 데이터를 조합하는 것은 테스트 시스템이 시스템 클럭 주파수보다 더 빠른 주파수로 작동하도록 한다. 이는 이벤트 메모리의 각 억세스 (시스템 클럭)에서의 버어니어 데이터에 기초하여 둘 이상의 이벤트가 동시에 생성될 수 있기 때문이다.

타이밍 데이터 압축의 다른 개선점은, 도 5-8에 도시된 클럭 카운트 메모리(20) 내의 데이터 구조를 참조하여 설명된다. 상기한 예에 언급된 바와 같이, 각 클럭 카운트 메모리 위치는 27 데이터 비트로 구성되어 두 이벤트 간의 최대 가능 시간 차이를 수용할 수 있다. 그런데, 많은 실제 경우에서, 두 인접 이벤트 간의 시간 차이는 최대 시간 차이보다 실질적으로 적다. 이러한 클럭 카운트 메모리(20) 내의 최상 데이터 비트는 "0"을 갖는다.

전술한 바와 같은 클럭 카운트 데이터에 대한 데이터 비트를 많이 필요로하지 않는 이벤트를 많이 포함하는 테스트 벡터에 대해, 도 5-8의 압축 기술이 클럭 카운트 메모리에 유익하게 적용된다. 클럭 카운트 메모리는 압축 기법을 구현하여, 메모리 용량을 보존하며, 여기서 클럭 카운트 데이터의 하이 오더 제로 비트는 로딩되지 않는다. 이 방법은 클럭 카운트 데이터가 복합 등가 데이터 워드로 분할되도록 한다. 예를 들어, 이는 27 비트 폭을 4개 영역 (데이터 워드)으로 나누고 로우 오더 논 제로 데이터 워드만을 저장함으로써 달성된다.

클럭 카운트 메모리 내의 데이터 워드의 일례가 8 비트로 구성되어 도 5에 도시된다. 데이터 워드는 이벤트 간의 정수부 클럭 수의 타이밍 정보를 유지하고 (클럭 카운트 데이터), 버어니어 데이터 수는 트리거될 것이다. 압축 해제 동작에 대해 이후에 도 11을 참조하여 설명될 것이기 때문에, 클럭 카운트 데이터가 사용되어 이벤트 개시 신호를 생성하고, 반면 버어니어 데이터가 사용되어 이벤트 개시 신호에 소수부 지연을 부가한다.

도 5의 구조에서, 클럭 카운트 데이터가 0-4 비트에 할당되고, 버어니어 데이터 수는 5-6 비트에 할당된다. 각 데이터 워드는 이벤트를 발생시키기 위해 후속 데이터 워드가 필요한가를 표시하는 플래그(flag) 비트를 포함한다. 도 5의 예에서, 최종 비트(#7), 즉, 최고 비트(most significant bit; MSB)는 후속 데이터 워드가 필요함을 표시하는 플래그이다. 이것이 "1"을 나타내면, 타이밍 데이터가 완성되고 후속 데이터 워드는 불필요하다. 5 비트가 할당되기 때문에, 1-31의 클럭 카운트 값은 도 5의 데이터 워드에 의해 표현될 수 있다.

본 발명에 따라 제1 워드 "워드 0" 및 제2 워드 "워드 1"의 구조를 나태내는 개략적인 도면인 도 6a 및 도 6b에 2개의 워드 구조의 일례가 도시된다. 도 6a 및 6b의 제1 워드 "워드 0"는, 클럭 카운트 데이터를 표현하기 위해 후속 워드가 필요함을 표시하는 "0"를 나타내는 플래그 비트 #7을 제외하고 도 5의 워드와 거의 동일하다. 도 6b의 제2 워드 "워드 1"은 클럭 카운트 데이터를 표현하기 위해 7 비트를 갖는다. 제2 워드의 플래그 비트 #7은 클럭 카운트 데이터가 완전함을 표시하는 "1"을 나타낸다. 따라서, 도 6a 및 6b의 예는 카운터 데이터에 대해 총 12 비트를 갖고, 1에서 4095까지의 클럭 카운트 값을 표현할 수 있다.

본 발명에 따라 3개의 워드 구조가 도 7a-7c에 개략적으로 도시된다. 도 7a는 제1 워드 "워드 0"의 구조를 도시하고, 도 7b는 제2 워드 "워드 1"의 구조를 도시하고, 도 7c는 제3 워드 "워드 2"를 도시한다. 도 7a의 제1 워드 "워드 0"는 도 6a의 제1 워드와 동일하다. 플래그 비트 #7은 클럭 카운트 데이터를 표현하기 위해 후속 워드가 필요함을 표시하는 "0"을 나타낸다. 도 7b의 제2 워드 "워드 1"은 은 카운트 데이터를 표현하기 위해 7 비트를 갖는다. 제2 워드의 플래그 비트 #7은 클럭 카운트 데이터를 표현하기 위해 후속 워드가 필요함을 표시하는 "0"을 나타낸다.

도 7c의 제3 워드 "워드 2"도 역시 카운트 데이터를 표현하기 위해 7 비트를 갖는다. 제3 워드의 플래그 비트 #7은 카운트 데이터가 완전하다는 것을 표시하는 "1"을 나타낸다. 이와 같이, 도 7a-7c의 예는 클럭 카운트 데이터에 대하여 총 19 비트를 가지므로, 클럭 카운트 데이터 값을 1에서부터 524,287까지 표현할 수 있게 된다.

4 워드 구조의 예는 본 발명에 따른 도 8a-8d의 개략도에 도시된다. 도 8a는 제1 워드 "워드 0"의 구조를 도시하며, 도 8b는 제2 워드 "워드 1"의 구조를 도시한다. 마찬가지로, 도 8c는 제3 워드 "워드 2"의 구조를 도시하고, 도 8d는 제4 워드 "워드 3"의 구조를 도시한다.

도 8a에서의 제1 워드 "워드 0"은 도 6a 및 7a에서와 동일하다. 플래그 비트 #7은 다음 워드가 클럭 카운트 데이터를 표현하는데 필요하다는 것을 표시하는 "0"을 나타낸다. 도 8b의 제2 워드 "워드 1"은 카운트 데이터를 표현하기 위해 7 비트를 갖는다. 제2 워드의 플래그 비트 #7도 역시 다음 워드가 클럭 카운트 데이터를 표현하는데 필요하다는 것을 표시하는 "0"을 나타낸다.

도 8c의 제3 워드 "워드 2"도 역시 카운트 데이터를 표현하기 위해 7 비트를 갖는다. 제3 워드의 플래그 비트 #7은 다음 데이터가 필요하다는 것을 표시하는 "0"을 나타낸다. 도 8d의 제4 워드 "워드 3"은 클럭 카운트 데이터를 표현하기 위해 8 비트를 갖는다. 제4 워드는 최종 워드이기 때문에, 다른 워드로 나타나는 플래그 비트는 불필요하다. 그 결과, 도 8a-8d의 예는 클럭 카운트 데이터를 표현하기 위한 총 27 비트를 갖기 때문에, 클럭 카운트 값을 1에서부터 134,217,728까지 표현할 수 있게 된다.

도 9 및 10은 도 5-8의 데이터 구조에 기초하여 본 발명에 따라 압축된 클럭 카운트 메모리와 버어니어 데이터 메모리에서의 타이밍 데이터를 도시하는 데이터 표이다. 도 9 및 10의 표에서의 데이터가 도 1의 이벤트 Y0-T10을 생성하기 위해 준비된다. 도 9 및 10의 예에서 가정된 것은, 이벤트 T0의 클럭 카운트 데이터가 하나의 워드이고, 이벤트 T1은 2 워드, 이벤트 T2는 3 워드, 이벤트 T4는 4 워드이며, 이벤트 T7은 1 워드라는 것이다. 도 9에서, 이벤트 T0-T10의 클럭 카운트 데이터에 사용된 비트수는 88이며, 버어니어 데이터용으로 사용된 비트수는 200개이므로, 비트수는 총 288개가 된다. 상술한 바와 같이, 도 2의 예에서, 필요한 전체 비트수는 407이다. 이와 같이, 본 발명에서는 메모리 크기를 뚜렷하게 감소시킬 수 있다.

도 10의 예는 이벤트 타이밍 데이터를 저장하기 위한 메모리 크기를 더욱 감소시킨 것을 도시한다. 도 3의 어드레스 시퀀서가 클럭 카운트 메모리(20) 및 버어니어 데이터 메모리(21)을 분리하여 제어할 수 있는 경우에는, 도 10에 도시된 것과 같은 방식으로 버어니어 데이터 메모리(21) 내의 빈(empty) 데이터 비트를 채우는 것이 가능하게 된다. 각 이벤트 카운트 데이터의 제1 워드가 생성될 여러 이벤트를 포함하기 때문에, 현재 이벤트에 대해 정확한 버어니어 데이터를 식별할 수 있게 된다. 도 10에서, 이벤트 T0-T10의 클럭 카운트 데이터에 사용된 비트의 개수는 88이고, 버어니어 데이터에 사용된 비트수는 110이므로, 비트수는 총 198개가 되기 때문에, 메모리 크기를 보다 더 절감할 수 있다.

본 발명의 압축 기법에 의해 압축된 이벤트 메모리로부터 수신된 타이밍 데이터를 압축 해제하기 위한 하드웨어 압축 해제 회로의 예는 도 11에 도시되어 있다. 이러한 예에서, 모든 압축 및 압축 해제 처리는 시스템 소프트웨어에 의해 수행된다. 도 5의 하드웨어 압축 해제기(22)는 클럭 카운트 상태기(31), 로드/다운 카운터(32), 버어니어 제어 상태기(33), 및 저장 및 선택 회로(36)를 포함한다. 저장 및 선택 회로(36)의 예는 레지스터(41-44) 및 멀티플렉서(45-47)를 포함한다.

클럭 카운트 메모리(20)로부터의 클럭 카운트 데이터는 클럭 카운트 상태기(31) 및 로드/다운 카운터(32)로 공급된다. 도 5-10을 참조하여 설명한 바와 같이, 본 양호한 실시예에서, 메모리(20)로부터의 클럭 카운트 데이터는 1, 2, 3 또는 4 데이터 워드 중에 하나에 의해 구성되며, 그 각각의 워드는 8 비트, 즉 1 바이트를 갖는다. 버어니어 데이터 메모리(21)로부터의 버어니어 데이터는 저장 및 선택 회로(36) 내의 레지스터(41 및 42)로 공급된다. 상술한 바와 같이, 본 양호한 실시예에서, 버어니어 데이터는 4개의 버어니어 이벤트에 이르기까지 표현하기 위해 40 비트로 형성된다.

클럭 카운트 데이터의 수신시에, 클럭 카운트 상태기(31)는 클럭 카운트 데이터의 최상위 비트를 샘플링하여 각 이벤트의 데이터 바이트의 개수를 판단한다. 이러한 판단에 기초하여, 상태기(31)는 클럭 카운트 메모리(20)로부터 로드/다운 카운트(32)의 우측으로 데이터 바이트를 로딩한다. 상술한 바와 같이, 각각의 데이터 워드는 8 비트이며, 데이터 워드에 할당된 데이터 비트는 제1 워드와 제2 내지 제4 워드간에 서로 다르다. 따라서, 상태기(31)는 데이터 워드 내의 클럭 카운트 데이터를 로드/다운 카운터(32)의 우측에 할당하여야 한다. 양호한 실시예에서, 로드/다운 카운터(32)는 27 비트 카운터이다.

상태기(31)는 로드/다운 카운터(32)를 인에이블하거나 디스에이블한다. 따라서, 클럭 카운트 데이터는 카운터(32)에서 로딩되어, 카운터(32)가 그 값이 0(터미널 카운트)이 될 때까지 기준 클럭을 다운 카운트하게 된다. 다시 말해서, 터미널 카운트는 클럭 카운트 데이터에 의해 정의된 시간에 의해 지연되는 타이밍에서 생성된다. 터미널 카운트는 클럭 카운트 상태기(31)로 전송된다. 또한, 클럭 카운트 상태기(31)는 제1 데이터 워드(도 5의 #5 및 #6)에서의 데이터를 모니터하여 클럭 카운트 데이터에 첨부된 버어니어 이벤트의 개수를 판정한다. 이 판정에 기초하여, 상태기(31)는 현재 이벤트에서 사용될 적절한 버어니어 데이터를 버어니어 제어 상태기(33)로 전송한다.

저장 및 선택 회로(36)는 버어니어 데이터 메모리(21)로부터 버어니어 데이터를 수신한다. 도 5-6의 표에 도시된 바와 같은 상술한 실시예들에서, 버어니어 데이터 메모리(21)의 메모리 위치 각각은 4개의 버어니어 데이터에 대하여 40 비트로 구성된다. 저장 및 선택 회로(36)에서, 각각의 레지스터(41 및 42)는 저장 및 선택 회로(36)가 그 내부에 총 8개의 버어니어 데이터를 포함하도록 40 비트의 폭을 갖는다. 메모리(21)로부터의 버어니어 데이터는 동시에 레지스터(41 및 42) 중 하나에 교대로 설정된다. 이것은 버어니어 데이터 메모리(21)의 억세스 속도가 낮은 경우라도 충분한 데이터가 이벤트 처리 컨트롤러(23)에 의해 소비될 수 있도록 한다.

레지스터(41-44) 및 멀티플레서(45-47)에서 버어니어 데이터를 선택하는 이러한 동작은 버어니어 제어 상태기(33)의 제어하에 행해진다. 즉, 상태기(33)는 레지스터(41 및 42)의 로딩 동작, 예를 들어 버어니어 데이터의 수신 타이밍 및 레지스터가 버어니어 데이터를 수신해야 하는 것에 관한 선택을 제어한다. 상태기(33)는 버어니어 데이터가 멀티플레서(45 및 46)로 병렬로 공급되는 것과 정확한 버어니어 데이터가 멀티플레서(47)로부터 이벤트 처리 컨트롤러(23)로 직렬로 전송되는 것에 관한 사항도 역시 제어한다.

상태기(33)는 또한 이벤트 처리 컨트롤러(23) 및 파인 지연 컨트롤러(24)로 명령을 전송한다. 예를 들어, 상태기(33)는 이벤트 처리 컨트롤러(23)로 버어니어 데이터가 현재 이벤트의 제1 버어니어라는 명령을 전송한다. 이벤트 처리 컨트롤러(23)는 제1 버어니어로부터 가장 최근의 버어니어까지의 버어니어 데이터를 이러한 명령에 기초하여 합산한다. 여기서 이월이 발생한다면(하나의 기준 클럭 기간에 도달한다면), 하나의 기준 클럭 기간은 상태기(33)를 통해 수신된 다운 카운터(32)의 터미널 카운트에 가산된다.

이러한 합산 처리에 기초하여, 이벤트 처리 컨트롤러(23)는 파인 지연 컨트롤러(24)로 이벤트 개시 신호(기준 클럭 기간의 정수배) 및 버어니어 데이터(이월될 분수부 데이터)를 전송한다. 파인 지연 컨트롤러(24)는 버어니어 데이터에 의해 정의된 파인 지연 시간에 이벤트 개시 신호를 가산한다. 파인 지연 컨트롤러(24)의 출력 이벤트는 테스트 신호로서 핀 전자 장치(26)를 통해 DUT(28)로 공급된다.

본 발명에 따르면, 이벤트 기반 테스트 시스템은 클럭 카운트 메모리 및 버어니어 데이터 메모리에 이벤트 데이터를 압축 방식으로 저장하여 메모리의 크기를 실질적으로 감소시키고, 테스트 대상 반도체 장치를 평가하는데 사용될 다양한 타이밍의 이벤트를 생성하기 위해 이벤트 데이터를 압축해제할 수 있다. 이벤트 기반 테스트 시스템에서, 각 이벤트의 타이밍 데이터는 선행 이벤트로부터의 시간 길이에 의해 정의된다. 본 발명의 하드웨어 압축해제기는 이벤트 기반 테스트 신호를 생성하기 위해 이벤트 메모리로부터 판독된 압축형 이벤트 타이밍 데이터에 기초하여 이벤트 타이밍 데이터를 재생하여 테스트 대상 반도체 장치를 평가할 수 있다.

본 명세서에서는 단지 양호한 실시예만이 상세히 설명되고 도시되었지만, 본 발명의 다양한 변형 및 수정이 상술한 교시에 의해 가능하며, 본 발명의 사상 및 범주를 벗어남이 없는 첨부된 청구항의 범위 내에 그 모든 변형들이 포함될 수 있다.

Claims

테스트 대상 전자 장치(DUT)를 테스트하기 위한 이벤트 기반 테스트 시스템(event based test system)에 있어서,

기준 클럭 기간의 정수배(정수부 데이타)인 각 이벤트의 클럭 카운트 데이터를 저장하기 위한 클럭 카운트 메모리 -상기 클럭 카운트 메모리는 상기 정수부 데이터의 값에 종속하는 하나 이상의 데이터 워드, 및 다음 워드가 필요한지를 지시하는 플래그와 현 이벤트에 부가된 다수의 버어니어 데이터와 상기 정수부 데이터의 적어도 일부를 포함하는 적어도 하나의 데이터 워드로 구성됨-;

상기 기준 클럭 기간의 소수부(소수부 데이터)인 각 이벤트의 버어니어 데이터를 저장하되, 동일 메모리 위치에 2 이상의 이벤트에 대한 버어니어 데이터를 저장하는 버어니어 데이터 메모리;

상기 클럭 카운트 메모리 및 상기 버어니어 데이터 메모리로부터 상기 클럭 카운트 데이터 및 상기 버어니어 데이터를 판독하도록 접속하기 위한 어드레스 데이터를 생성하는 어드레스 시퀀서; 및

상기 클럭 카운트 메모리로부터 상기 클럭 카운트 데이터를, 각 이벤트에 대응하는 상기 버어니어 데이터 메모리로부터 상기 버어니어 데이터를 재생하기 위한 압축 해제기(decompressor)

를 포함하는 시스템.
제1항에 있어서, 상기 압축 해제기로부터의 상기 클럭 카운트 데이터 및 버어니어 데이터에 기초하여, 선정된 기준점에 대한 각 이벤트의 총 지연 시간을 산출하기 위한 이벤트 프로세스 제어기; 및

상기 DUT를 테스트하기 위한 테스트 신호를 생성하기 위해 상기 총 지연 시간에 기초하여 각 이벤트를 발생시키기 위한 파인 지연 제어기(fine delay controller)

를 더 포함하는 시스템.
제1항에 있어서, 각 이벤트의 타이밍이 인접한 두 이벤트간의 시간 차이이고, 상기 클럭 카운트 데이터 및 버어니어 데이터에 의해 정해지는 시스템.
제1항에 있어서, 상기 압축 해제기는

상기 클럭 카운트 메모리로부터 상기 클럭 카운트 데이터를 적재하고 상기 기준 클럭에 의해 상기 클럭 카운트 데이터를 하향 카운트하기 위한 카운터;

상기 클럭 카운트 데이터를 해석하며, 상기 클럭 카운트 데이터를 적재하고 상기 기준 클럭을 카운트함에 있어 상기 카운터의 동작을 제어하기 위한 클럭 카운트 상태기(clock count state machine);

2개 이상의 이벤트에 대한 상기 버어니어 데이터 메모리로부터의 버어니어 데이터를 병렬 방식으로 저장하고, 상기 버어니어 데이터를 선택하여 상기 버어니어 데이터를 상기 이벤트 프로세스 제어기로 직렬 방식으로 전송하기 위한 저장 및 선택 회로; 및

상기 클럭 카운트 상태기로부터 수신한 명령에 기초하여 상기 저장 및 선택 회로의 동작을 제어하기 위한 버어니어 제어 상태기

를 포함하는 시스템.
제4항에 있어서, 상기 저장 및 선택 회로는 상기 버어니어 데이터 메모리로부터의 버어니어 데이터를 병렬 방식으로 저장하기 위한 한 쌍의 레지스터, 및 상기 레지스터 중 하나로부터 버어니어 데이터를 선택하기 위한 멀티플렉서를 포함하는 시스템.
제5항에 있어서, 상기 저장 및 선택 회로는

상기 버어니어 데이터 메모리로부터의 버어니어 데이터를 병렬 방식으로 저장하기 위한 제1 및 제2 레지스터;

상기 제1 레지스터로부터 버어니어 데이터를 수신하기 위한 제3 레지스터;

상기 제2 레지스터로부터 버어니어 데이터를 수신하기 위한 제4 레지스터;

상기 제1 및 제3 레지스터로부터 복수의 버어니어 데이터를 병렬 방식으로 수신하고, 상기 버어니어 제어 상태기의 제어에 기초하여 상기 버어니어 데이터를 직렬 방식으로 생성하기 위한 제1 멀티플렉서;

상기 제2 및 제4 레지스터로부터 복수의 버어니어 데이터를 병렬 방식으로 수신하고, 상기 버어니어 제어 상태기의 제어에 기초하여 상기 버어니어 데이터를 직렬 방식으로 생성하기 위한 제2 멀티플렉서; 및

상기 버어니어 제어 상태기의 제어에 기초하여 상기 제1 멀티플렉서 또는 제2 멀티플렉서의 출력을 선택하기 위한 제3 멀티플렉서

를 포함하는 시스템.
제1항에 있어서, 상기 파인 지연 제어기와 상기 DUT 사이에 핀 전자 장치(pin electronics)를 더 포함하는 시스템.
제1항에 있어서, 상기 데이터 워드는 8 비트 및 플래그로 사용되는 적어도 1 비트를 포함하고, 상기 클럭 카운트 메모리에 저장된 상기 클럭 카운트 데이터는 1 워드 내지 4 워드 범위의 가변 수의 데이터 워드를 포함하며, 제1 데이터 워드는 현재 이벤트에 부가된 버어니어 데이터의 수를 지시하는 데이터를 포함하는 시스템.