KR20000073112A - 내장형 히트 슬러그 - Google Patents

내장형 히트 슬러그 Download PDF

Info

Publication number
KR20000073112A
KR20000073112A KR1019990016182A KR19990016182A KR20000073112A KR 20000073112 A KR20000073112 A KR 20000073112A KR 1019990016182 A KR1019990016182 A KR 1019990016182A KR 19990016182 A KR19990016182 A KR 19990016182A KR 20000073112 A KR20000073112 A KR 20000073112A
Authority
KR
South Korea
Prior art keywords
heat slug
silicon chip
lead
concentric
grooves
Prior art date
Application number
KR1019990016182A
Other languages
English (en)
Inventor
리우웬-천
판이-시앙
Original Assignee
유-행 치아오
월신 어드벤스드 일렉트로닉스 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 유-행 치아오, 월신 어드벤스드 일렉트로닉스 리미티드 filed Critical 유-행 치아오
Priority to KR1019990016182A priority Critical patent/KR20000073112A/ko
Publication of KR20000073112A publication Critical patent/KR20000073112A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

내장형 히트 슬러그는 반도체 집적회로 패키지에 사용될 수 있다. 상기 반도체 패키지는 실리콘 칩을 홀딩하는 리드 프레임을 가지고 있다. 그리고 상기 리드 프레임은 다이 패드와 복수 개의 리드들을 포함한다. 상기 실리콘 칩은 상기 다이 패드의 일면에 부착되어 있고, 전도성 와이어를 통해서 리드와 전기적으로 연결되어 있다. 상기 히트 슬러그의 일면은 상기 다이 패드의 일면에 부착되어 있고, 반대측의 다른 면은 소정의 동심홈들을 가지고 있다. 또한, 복수개의 고정핀들이 상기 히트 슬러그의 측면들에 부착되어 있다. 상기 리드 프레임과 상기 실리콘 칩 그리고 상기 히트 슬러그는 절연물로 실링되고, 이와 같이 홈이 형성된 발산면이 노출되어 반도체 패키지를 형성한다.

Description

내장형 히트 슬러그{EMBEDDED HEAT SLUG}
본 발명은 히트 슬러그의 유형에 관한 것으로, 좀 더 구체적으로는 반도체 집적회로(IC) 패키지(package)안에 내장되어 리드 프레임(lead frame)에 부착되는 히트 슬러그의 유형에 관한 것이다.
앞선 반도체 제조 기술들이 계속해서 개발됨에 따라, 집적도의 수준은 점점 높아지고, 집적회로의 연산속도는 갈수록 빨라지고 있다. 상기 집적회로가 동작중일 때, 상기 집적회로 패키지의 온도는 급격히 상승한다. 내부 집적회로 디바이스(device)의 작동속도가 빨라질수록, 생성되는 열의 양도 더 커진다. 상기 집적회로에는 정상적으로 작동하기 위한 한정된 온도범위가 있다. 사용온도범위를 넘어선다면, 연산에러(computational error)가 발생할 지도 모른다. 가끔은, 상기 디바이스들이 번 아웃(burn out)되기도 한다. 그래서 동작중인 집적회로의 온도를 어떤 방법으로 사용온도범위로 한정시킬것인가는 상기 집적회로 디자인 엔지니어에게는 중요한 과제이다.
집적회로 디바이스의 동작온도를 낮추는 종래의 방법은 상기 패키지 몸체에 히트 슬러그를 부착하는 것이다. 혹은 히트 슬러그가 상기 리드 프레임의 밑에 부착되어서, 상기 히트 슬러그가 상기 히트 슬러그의 발산면을 제외하고, 패키징 재료(packaging material)속으로 내장되는 것이다. 위의 두 경우에 집적회로 패키지 안에서 발생되는 열은 히트 슬러그의 첨가된 면을 통해서 발산된다.
도 1은 내장된 히트 슬러그를 갖는 종래의 반도체 집적회로 패키지를 보여주는 단면도이다. 도 1을 참조하면, 종래의 반도체 집적회로 패키지(10)는 리드 프레임(16a)을 가지고 있다. 상기 리드 프레임(16a)은 다이 패드(12)와 복수개의 리드(lead)(14)의 조합이다. 각각의 리드(14)는 내부 리드부분(18) 그리고 외부 리드부분(20)으로 구성되어 있다. 상기 패키징 프로세스는 상기 다이 패드(12)위의 상기 실리콘 칩(22)과 상기 리드 프레임(16a)을 연결하는 단계 및 상기 다이 패드(12)밑에 히트 슬러그(24)를 부착하는 단계를 포함한다. 다음에 와이어 본딩(wire bonding) 공정이 수행되어 금속 와이어들(26)이 상기 칩(22)의 본딩 패드(bonding pad)와 상기 리드들(14)을 연결하도록 구성된다. 그 후에 상기 칩(22), 상기 리드 프레임 그리고 상기 히트 슬러그(24)가 몰딩 공정에서 에폭시 몰딩 화합물(epoxy molding compound)(30)에 의해 실링(sealing)되므로 상기 히트 슬러그(24)의 하부 발산면(28)과 상기 외부리드부분(20)만이 노출된다. 마지막으로 외부리드는 완전한 집적회로 패키지를 형성하기 위해서 절단되고 굽혀진다.
도 2는 반도체 집적회로 패키지의 내장된 히트 슬러그를 보여주는 저면도이다. 도 2를 참조하면, 상기 몰드와 상기 히트 슬러그(24)사이에는 틈이 생기기 때문에, 상기 에폭시 몰딩 화합물의 소량이 상기 히트 슬러그(24)의 하부 발산면(28)으로 누설된다. 하부 발산면(28)에 누설된 상기 에폭시 몰딩 화합물의 잔류량이 열의 발산을 어렵게 한다. 그래서 상기 히트 슬러그(24)의 발산능력이 크게 감소한다. 결론적으로 잔류한 에폭시 몰딩 화합물을 제거해야 하는 공정이 수행되어야만 한다. 그래서 제조시간이 증가할뿐만 아니라, 생산원가도 역시 증가한다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위한 것으로, 그 목적은 에폭시 몰딩 화합물이 발산면으로 오버플로우되는 것을 막을 수 있는 새로운 형태의 내장된 히트 슬러그를 제공하는데 있다.
도 1은 내장된 히트 슬러그를 가지는 종래의 반도체 집적회로 패키지를 보여주는 단면도;
도 2는 내장된 히트 슬러그를 가지는 종래의 반도체 집적회로 패키지를 보여주는 저면도;
도 3A는 본 발명의 제 1 실시예에 의한 히트 슬러그의 저면도;
도 3B는 도 3A의 히트 슬러그의 측단면도;
도 4A는 본 발명의 제 2 실시예에 의한 히트 슬러그의 저면도;
도 4B는 도 4A의 히트 슬러그의 측단면도;
도 5A는 본 발명의 제 1 실시예에 의한 히트 슬러그 구조를 가지는 반도체 패키지의 저면도;
도 5B는 도 5A의 반도체 패키지의 측단면도;
도 5C는 본 발명의 제 1 실시예에 의한 히트 슬러그 구조를 가지는 다른 반도체 패키지의 측단면도;
도 6A는 본 발명의 제 2 실시예에 의한 히트 슬러그 구조를 가지는 반도체 패키지의 측단면도;
도 6B는 도 5C와 유사한 패키지 레이아웃을 가지지만, 본 발명의 제 2 실시예에 의한 히트 슬러그구조를 가지는 반도체 패키지의 측단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
12 : 다이 패드14 : 리드
16a : 리드 프레임22 : 실리콘 칩
26 : 와이어40 : 히트 슬러그
42a : 홈54 : 고정핀
62 : 발산면
상술한 목적을 달성하기 위한 본 발명의 특징에 의하면, 내장된 히트 슬러그는 반도체 집적회로 패키지안에서 사용된다. 상기 반도체 집적회로 패키지는 실리콘 칩을 홀딩하는 리드 프레임(lead frame)을 구비한다. 상기 리드 프레임은 다이 패드와 복수개의 리드들을 구비한다. 상기 실리콘 칩은 상기 다이 패드의 일면에 부착되어서 상기 실리콘 칩이 전도성 와이어를 통해서 상기 리드 프레임의 상기 리드와 전기적으로 연결될 수 있다. 상기 내장된 히트 슬러그는 상기 다이 패드의 다른 면에 부착된 표면을 가지고 있다. 상기 내장된 히트 슬러그의 다른 표면에는 소량의 동심 홈이 있다. 덧붙여, 복수개의 고정핀이 상기 히트 슬러그의 측면에 부착되어 있다. 상기 리드 프레임과 상기 실리콘 칩 그리고 상기 히트 슬러그는 절연물로 실링되고, 이와 같이 홈이 형성된 발산면과 외부리드만이 노출된다.
상기 히트 슬러그에서 바깥쪽을 향하는 하부면의 특별한 홈들이 존재하기 때문에, 에폭시 몰딩 화합물이 누설되어도 패키징 물질(packaging material)이 제일 바깥쪽의 홈에서 트랙(track)된다. 그러므로 발산면위에는 에폭시 몰딩 화합물이 잔류되지 않는다. 또한, 패널의 발산면에 홈들은 발산면적을 증가시킨다. 그래서 상기 히트 슬러그에서 열발산 효율이 증가한다. 덧붙여, 상기 히트 슬러그의 측면 주위에 특별한 고정핀들이, 압력차에 의해서 몰딩 캐비티(molding cavity)에서 위로 상승하는 것을 막아준다.
이하, 본 발명의 실시예를 첨부도면 도 1 내지 도 6B에 의거하여 상세히 설명한다. 또, 동일한 기능을 수행하는 구성요소에 대해서는 동일한 참조번호를 병기한다.
도 3A는 본 발명의 제 1 실시예에 의한 히트 슬러그의 저면도이고 도 3B는 도 3A의 히트 슬러그의 단면도이다.
도 3A 내지 도 3B를 참조하면, 복수개의 홈들(42a, 42b 그리고 42c)이 히트 슬러그(40)의 바닥면에 형성된다. 이러한 홈들(42a, 42b 그리고 42c)은 에폭시 몰딩 화합물이 발산면으로 누설되는 것을 방지한다. 상기 홈들(42a, 42b 그리고 42c) 그리고 특별히 최외측 홈(42a)는 몰딩공정중에 상기 에폭시 몰딩 화합물이 상기 히트 슬러그의 상기 밤열면으로 퍼져 나가는 것을 막아주는 경계의 역할을 한다.
또한, 상기 히트 슬러그(40)의 상기 발산면의 상기 홈들(42a, 42b 그리고 42c)은 상기 발산면의 면적을 증가시키므로 패널(40)의 열발산능력도 향상된다.
도 4A는 본 발명의 제 2 실시예에 의한 히트 슬러그의 저면도이고 도 4B는 도 4A의 상기 히트 슬러그의 측단면도이다. 도 4A 내지 도 4B를 참조하면, 복수개의 직사각형 홈들(52a, 52b 그리고 52c)이 히트 슬러그(50)의 바닥면(53)에 형성된다. 또한, 상기 히트 슬러그(50)의 양 측면에 고정핀들(stationing fins)(54)이 형성된다. 상기 홈들(52a, 52b 그리고 52c)은 에폭시 몰딩 화합물이 발산면으로 누설되는 것을 막아서 상기 히트 슬러그의 발산능력이 떨어지는 것을 방지한다. 상기 고정핀(54)은 상기 히트 슬러그(50)가 언밸런스(unbalance)된 분출압력 때문에 몰드 캐버티(mold cavity)안에서 위로 상승하는 것을 막기 위해 몰드의 측면을 프로딩(prodding)하는 고정장치(stationing device)이다. 더 나아가 상기 고정핀(54)는 상기 히트 슬러그(50)의 측면으로부터 하부면(53)을 향해 일정한 각도로 기울어져 있다. 그러므로 에폭시 몰딩 화합물이 분사될 때, 핀(54)의 상부면과 하부면사이에는압력차이가 발생한다. 결론적으로, 상기 히트 슬러그(50)는 상기 몰드면에 더 강하게 접칙되어 상기 히트 슬러그(50)와 상기 하부면(53)의 사이에서 갭(gap)을 없애서 상기 에폭시 몰딩 화합물이 누설되는 것을 방지한다.
도 5A는 본 발명의 제 1 실시예에 의한 히트 슬러그구조를 가지는 반도체 패키지의 저면도이다. 도 5B는 도 5A의 반도체 패키지의 측단면도이다. 도 5A 내지 도 5B를 참조하면, 반도체 패키지(60)안에는 리드 프레임(16a)이 있다. 상기 리드 프레임(16a)은 다이 패드(12)와 복수개의 리드(14)로 구성되어 있다. 각 리드는 또한 내부 리드부분(18)과 외부 리드부부(20)으로 나누어진다. 패키징 프로세스(packaging process)는 실리콘 칩(22)를 다이 패드(12)위에 부착하는 단계와 히트 슬러그(40)를 상기 다이 패드(12)밑에 부착하는 단계를 포함한다. 다음에, 금속성 와이어(metallic wire)(26) 예를 들어, 금 혹은 알루미늄 와이어가 칩(22)의 본딩 패드(도시되지 않음)와 상기 리드(14)를 연결하기 위해서 와이어 본딩 공정이 실행된다. 그 후에 상기 칩(22), 상기 리드 프레임(16a) 그리고 상기 히트 슬러그(40)가 몰딩공정에서 에폭시 몰딩 화합물같은 패키징 물질(packaging material)에 의해서 실링된다. 상기 칩(22), 상기 리드 프레임(16a) 그리고 상기 히트 슬러그(40)가, 상기 히트 슬러그(40)의 하부 발산면(62)과 상기 외부리드부분(20)을 제외하고는 실링된다. 상기 하부 발산면(62)는 소수의 홈들(42a, 42b 그리고 42c)을 가지고 있다. 마지막으로 상기 외부리드들은 완전한 집적회로 패키지를 형성하기 위해서 절단되고 밴트(bent)된다.
상기 히트 슬러그(40)의 상기 하부 면(62)과 몰드사이의 접점에 틈(gap)이 있다면, 패키징 에폭시는 누설되겠지만 최외측의 홈(42a)에 의해 제한될 것이다. 그러므로 상기 발산면(62)을 횡단하는 에폭시 물질의 퍼짐(spread)은 방지된다. 그래서 상기 히트 슬러그(40)의 발산효율이 유지된다.
히트 슬러그(40)를 내장함으로써 패키지의 발산면이 증가되어 상기 실리콘 칩(22)의 열이 쉽게 발산되고 일정한 작동온도도 유지된다. 그러므로, 상기 히트 슬러그(40)는 알루미늄이나 구리같은 금속으로 만들어지는 것이 바람직하다. 또한, 상기 히트 슬러그(40)의 하부 면(62)의 홈들(42a, 42b 그리고 42c)이 연속되는 동심의 직사각형 형태라는 것도 중요하다. 다른 기하학적 형태를 가지는 홈들 예를 들어 동심의 원도 가능하다. 홈의 형태에서 지켜야 할 기준은 동심이라는 것이다.
도 5C는 본 발명의 제 1 실시예에 의한 히트 슬러그를 가지는 다른 반도체 패키지 디자인의 측단면도이다. 도 5C를 참조하면, 반도체 패키지(64)안에는 리드 프레임(16b)이 있다. 상기 리드 프레임(16b)은 다이 패드없이 복수개의 리드(14)를 가지고 있다. 각 리드는 내부 리드부분(18)과 외부 리드부분(20)으로 나누어져 있다. 패키징 프로세스(packaging process)는 상기 히트 슬러그(40)의 상면에 실리콘 칩(22)을 부착하는 단계를 포함한다. 그러므로 상기 실리콘 칩(22)은 패널(40)에 직접 연결된다. 그 후에 상기 칩(22)과 상기 리드를 연결하는 와이어 본딩 공정과 칩과 상기 리드 프레임의 패키징 지역을 실링하는 몰딩 공정이 수행된다. 이들 공정은 앞에서 설명되었으므로 상세한 설명은 여기서는 생략한다.
도 5C의 반도체 패키지 속의 상기 실리콘 칩(22)은 상기 리드 프레임의 어떤 다이 패드에도 부착되어 있지 않고, 직접 상기 히트 슬러그(40)의 일면과 부착되어 있다. 결론적으로 더 많은 열전도의 경로(path)가 생겨서, 열이 상기 실리콘 칩(22)로부터 더 빨리 발산된다.
도 6A는 본 발명의 제 2 실시예에 의한 히트 슬러그 구조를 가진 반도체 패키지의 측단면도이다. 도 6A를 참조하면, 반도체 패키지(70)안에는 리드 프레임(16a)이 있다. 상기 리드 프레임(16a)은 다이 패드(12)와 복수개의 리드들(14)로 구성된다. 각 리드(14)는 내부 리드부분(18)과 외부 리드부분(20)으로 나눌 수 있다. 패키징 프로세스(packaging process)는 살리콘 칩(22)을 상기 다이 패드(12)에 부착하는 단계를 포함하고, 다음에 와이어 본딩 공정이 진행되어, 예를 들어 금이나 알루미늄와이어같은 금속 와이어(26)가 상기 칩(22)의 상기 본딩 패드(도시되지 않았음)와 상기 리드(14)를 연결할 수 있게 된다. 그래서 상기 칩(22), 상기 리드 프레임(14) 그리고 상기 히트 슬러그(50)가 몰딩 공정에 의해서 에폭시 몰딩 화합물로 실링된다. 상기 칩(22), 상기 리드 프레임(14) 그리고 상기 히트 슬러그(50)는 상기 히트 슬러그(50)의 하부 발산면(72)과 외부 리드부분(20)을 제외하고는 실링된다. 상기 하부 발산면(72)은 소수의 홈들(52a, 52b 그리고 52c)을 가진다. 마지막으로 외부 리드들은 완전한 집적회로의 패키지를 형성하기 위해 절단되고 굽혀진다.
상기 히트 슬러그(50)의 상기 하부 발산면(72)과 상기 몰드사이에 틈(gap)이 있을 경우에는, 에폭시 몰딩 화합물(30)이 누설될 수 있지만 최외측의 홈(52a)에 의해서 누설이 제한된다. 그래서 상기 발산면(72)을 가로지르는 상기 에폭시 몰딩 화합물(30)의 퍼짐은 방지된다. 그러므로 상기 히트 슬러그(50)의 발산효율이 유지된다. 또한 상기 발산면(72)방향으로 상기 히트 슬러그(50)의 측면으로부터 일정한 각도로 기울어진 고정핀(54)이 있다. 그러므로 몰드 캐버티(mold cavity) 안에서 에폭시 몰딩 화합물이 분사될 때, 상기 고정핀(54)의 상면과 하부면에는 압력차이가 발생한다. 결론적으로, 상기 히트 슬러그(50)는 더욱 강하게 몰드 표면에 부착될 수 있고, 갭(gap)으로 상기 에폭시 몰딩 화합물이 상기 히트 슬러그(50)의 상기 하부 발산면(72)으로 누설되는 것을 막을 수 있다.
또한, 고정핀(54)은 몰드에 압력을 주는 고정장치이므로, 상기 몰딩 캐버티안에서 불균일한 분사압력 때문에 상기 히트 슬러그(50)의 위치가 위로 상승하는 것을 막을 수 있다.
도 6B는 도 5C와 유사한 패키지 레이아웃이지만 본 발명의 제 2 실시예에 의한 히트 슬러그를 가지는 반도체 패키지의 측단면도이다. 도 6B를 참조하면, 상기 반도체 패키지(74)안에는 리드 프레임(16b)이 있다. 상기 리드 프레임(16b)은 다이 패드없이 복수개의 리드들(14)을 갖는다. 각각의 리드(14)는 또한 내부 리드부분(18)과 외부 리드부분(20)으로 나눌 수 있다. 패키징 프로세스는 상기 히트 슬러그(50)의 상면에 부착물질(attaching material)을 사용하여 실리콘 칩(22)를 부착하는 단계를 포함한다. 그리고 상기 칩을 상기 리드와 연결하는 와이어 본딩 공정과 상기 칩을 실링하는 분사 몰딩 공정과, 상기 리드 프레임 지역을 패키징하는 공정이 이루어진다. 상술한 공정들은 여러번 상술되었으므로 상세한 설명은 생략한다.
도 6B에 도시된 것처럼 상기 반도체 패키지안에 상기 실리콘 칩(22)은 상기 리드 프레임의 어떤 다이 패드에도 부착되고 상기 히트 슬러그(50)의 일면과 직접 연결된다. 결론적으로, 더 많은 열전도가 이루어져서 열이 상기 실리콘(22)으로부터 더 빨리 발산된다.
본 발명의 범위 및 사상을 벗어나지 않는 범위 내에서 상기 본 발명의 방법에 대한 다양한 변형 및 변화가 가능하다는 것은 이 분야에서 통상의 지식을 가진 자에게 있어서 자명하다. 상술한 관점에서 볼 때, 본 발명은 다음의 클레임 및 그와 동등한 것의 범주 내에 있는 모든 변형 및 변화를 포함한다.
이와 같은 본 발명을 적용하면, 히트 슬러그의 발산면에 홈을 형성했기 때문에 상기 발산면의 접점으로 에폭시 물질이 퍼지는 것을 막을 수 있어서 발산효과가 유지되며 발산면의 면적이 넓어져서 열발산능력이 증가된다. 그리고 발산면에 잔류되는 에폭시 몰딩 화합물이 없으므로 제거공정이 필요하지 않아서 생산 원가를 낮출 수 있다. 또한, 상기 히트 슬러그의 측면에 고정핀을 형성함으로써, 몰드 캐버티안에서 다른 분사압력에 의해 히트 슬러그가 상승하는 것을 막을 수 있으며 상기 고정핀이 발산면을 향해서 일정한 각도로 기울어져 있으므로 패키징 물질이 분사될 경우에 핀의 상면과 하면에는 다른 압력이 발생한다. 그 결과 발산면과 몰드의 접점이 더욱 강하게 부착되고, 패키징 물질의 퍼짐을 더욱 어렵게 한다.

Claims (48)

  1. 실리콘 칩과 상기 실리콘 칩이 부착된 다이 패드를 포함하는 리드 프레임과 소량의 절연물을 갖는 반도체 집적회로 패키지를 위한 내장형 히트 슬러그에 있어서,
    상기 실리콘 칩이 부착된 다이 패드의 하부면에 부착되는 제 1 면 및;
    복수개의 동심홈들을 갖는 제 2 면을 포함하되;
    상기 제 2 면과 상기 리드 프레임의 바깥부분을 제외한 상기 실리콘 칩, 상기 다이 패드, 상기 리드 프레임의 일부 그리고 상기 히트 슬러그의 일부가 상기 절연물로 실링되는 것을 특징으로 하는 내장된 히트 슬러그.
  2. 제 1 항에 있어서,
    상기 히트 슬러그는 금속인 것을 특징으로 하는 내장된 히트 슬러그.
  3. 제 1 항에 있어서,
    상기 홈들 모두는 직사각형이고 동심인 것을 특징으로 하는 내장된 히트 슬러그.
  4. 제 1 항에 있어서,
    상기 홈들 모두는 원형이고 동심인 것을 특징으로 하는 내장된 히트 슬러그.
  5. 제 1 항에 있어서,
    상기 히트 슬러그는 패널의 측면에 부착된 복수개의 고정핀들을 더 포함하여 상기 제 1 면과 상기 제 2 면의 사이에 위치하는 것을 특징으로 하는 내장된 히트 슬러그.
  6. 제 5 항에 있어서,
    상기 고정핀은 상기 제 2 면을 향해서 상기 측면에서 일정한 각도로 기울어진 것을 특징으로 하는 내장된 히트 슬러그.
  7. 반도체 집적회로 패키지에 있어서,
    실리콘 칩과;
    다이 패드와 상기 다이 패드 주위에 복수개의 리드를 갖는 리드 프레임과;
    제 1 면과 제 2 면을 갖는 히트 슬러그 및;
    상기 실리콘 칩, 상기 다이 패드, 상기 리드의 내부 리드부분 그리고 상기 히트 슬러그의 일부를 실링하는 절연물을 포함하되;
    상기 리드 프레임의 상기 실리콘 칩은 상기 다이 패드의 일면에 부착되고, 상기 리드는 내부 리드부분과 외부 리드부분으로 나누어지고, 상기 리드는 상기 실리콘 칩에 전기적으로 연결되며, 상기 히트 슬러그의 상기 제 1 면은 상기 실리콘 칩밑의 다이패드의 하부면에 부착되고 상기 제 2 면은 복수개의 동심홈들을 가지며, 상기 절연물은 상기 제 2 면과 상기 리드의 상기 외부 리드부분만이 노출되도록 하는 것을 특징으로 하는 반도체 집적회로 패키지.
  8. 제 7 항에 있어서,
    상기 히트 슬러그는 금속인 것을 특징으로 하는 반도체 집적회로 패키지.
  9. 제 7 항에 있어서,
    상기 홈들은 동심의 직사각형인 것을 특징으로 하는 반도체 집적회로 패키지.
  10. 제 7 항에 있어서,
    상기 홈들은 동심의 원형인 것을 특징으로 하는 반도체 집적회로 패키지.
  11. 제 7 항에 있어서,
    상기 절연물은 에폭시 몰딩 화합물인 것을 특징으로 하는 반도체 집적회로 패키지.
  12. 제 7 항에 있어서,
    상기 히트 슬러그는 패널의 측면에 부착된 복수개의 고정핀들을 더 포함하여 상기 제 1 면과 상기 제 2 면의 사이에 위치하는 것을 특징으로 하는 반도체 집적회로 패키지.
  13. 제 12 항에 있어서,
    상기 고정핀은 상기 제 2 면을 향해서 상기 측면에서 일정한 각도로 기울어진 것을 특징으로 하는 반도체 집적회로 패키지.
  14. 실리콘 칩과 중앙부위에 복수개의 리드를 가지는 리드 프레임과 소량의 절연물을 갖는 반도체 집적회로 패키지를 위한 내장형 히트 슬러그에 있어서,
    상기 리드 프레임의 상기 리드와 전기적으로 연결되도록 실리콘 칩이 부착된 제 1 면 및;
    복수개의 동심홈들을 갖는 제 2 면을 포함하되;
    상기 제 2 면과 상기 리드 프레임의 바깥부분을 제외한 상기 실리콘 칩, 상기 리드 프레임의 일부 그리고 상기 히트 슬러그의 일부가 상기 절연물로 실링되는 것을 특징으로 하는 내장된 히트 슬러그.
  15. 제 14 항에 있어서,
    상기 히트 슬러그는 금속인 것을 특징으로 하는 내장된 히트 슬러그.
  16. 제 14 항에 있어서,
    상기 홈들 모두는 직사각형이고 동심인 것을 특징으로 하는 내장된 히트 슬러그.
  17. 제 14 항에 있어서,
    상기 홈들 모두는 원형이고 동심인 것을 특징으로 하는 내장된 히트 슬러그.
  18. 제 14 항에 있어서,
    상기 히트 슬러그는 패널의 측면에 부착된 복수개의 고정핀들을 더 포함하여 상기 제 1 면과 상기 제 2 면의 사이에 위치하는 것을 특징으로 하는 내장된 히트 슬러그.
  19. 제 18 항에 있어서,
    상기 고정핀은 상기 제 2 면을 향해서 상기 측면에서 일정한 각도로 기울어진 것을 특징으로 하는 내장된 히트 슬러그.
  20. 제 14 항에 있어서, 에폭시는 상기 히트 슬러그의 상기 제 1 면에 실리콘을 부착할 경우에 사용되는 것을 특징으로 하는 내장된 히트 슬러그.
  21. 반도체 집적회로 패키지에 있어서,
    실리콘 칩과;
    리드 프레임의 중앙부의 주위에 복수개의 리드를 갖는 리드 프레임과;
    제 1 면과 제 2 면을 갖는 히트 슬러그 및;
    상기 실리콘 칩, 상기 리드의 내부 리드부분 그리고 상기 히트 슬러그의 일부를 실링하는 절연물을 포함하되;
    상기 리드는 내부 리드부분과 외부 리드부분으로 나누어지고, 상기 리드는 상기 실리콘 칩에 전기적으로 연결되며, 상기 실리콘 칩은 상기 제 1 면에 부착되고 상기 실리콘 칩은 상기 리드들과 전기적으로 연결되고 상기 제 2 면은 복수개의 동심홈들을 가지며, 상기 절연물은 상기 제 2 면과 상기 리드의 상기 외부 리드부분만이 노출되도록 하는 것을 특징으로 하는 반도체 집적회로 패키지.
  22. 제 21 항에 있어서,
    상기 히트 슬러그는 금속인 것을 특징으로 하는 반도체 집적회로 패키지.
  23. 제 21 항에 있어서,
    상기 홈들은 동심의 직사각형인 것을 특징으로 하는 반도체 집적회로 패키지.
  24. 제 21 항에 있어서,
    상기 홈들은 동심의 원형인 것을 특징으로 하는 반도체 집적회로 패키지.
  25. 제 21 항에 있어서,
    상기 절연물은 에폭시 몰딩 화합물인 것을 특징으로 하는 반도체 집적회로 패키지.
  26. 제 21 항에 있어서,
    상기 히트 슬러그는 패널의 측면에 부착된 복수개의 고정핀들을 더 포함하여 상기 제 1 면과 상기 제 2 면의 사이에 위치하는 것을 특징으로 하는 반도체 집적회로 패키지.
  27. 제 26 항에 있어서,
    상기 고정핀은 상기 제 2 면을 향해서 상기 측면에서 일정한 각도로 기울어진 것을 특징으로 하는 반도체 집적회로 패키지.
  28. 제 21 항에 있어서, 에폭시는 상기 히트 슬러그의 상기 제 1 면에 실리콘을 부착할 경우에 사용되는 것을 특징으로 하는 반도체 집적회로 패키지.
  29. 실리콘 칩과 상기 실리콘 칩이 부착된 다이 패드를 갖는 리드 프레임과 소량의 절연물을 갖는 반도체 집적회로 패키지를 위한 내장형 히트 슬러그에 있어서,
    상기 실리콘 칩이 부착된 다이 패드의 하부면에 부착되는 제 1 면과;
    복수개의 동심홈들을 갖는 제 2 면 및;
    상기 히트 슬러그의 측면 주위에 복수개의 고정핀을 포함하되;
    상기 제 2 면은 상기 제 2 면과 상기 리드 프레임의 바깥부분을 제외한 상기 실리콘 칩, 상기 다이 패드, 상기 리드 프레임의 일부 그리고 상기 히트 슬러그의 일부가 상기 절연물로 실링되며, 상기 고정핀은 상기 제 2 면을 향해서 일정한 각도로 기울어진 것을 특징으로 하는 내장된 히트 슬러그.
  30. 제 29 항에 있어서,
    상기 히트 슬러그는 금속인 것을 특징으로 하는 내장된 히트 슬러그.
  31. 제 29 항에 있어서,
    상기 동심홀들은 동심의 직사각형인 것을 특징으로 하는 내장된 히트 슬러그.
  32. 제 29 항에 있어서,
    상기 동심홀들은 동심의 원형인 것을 특징으로 하는 내장된 히트 슬러그.
  33. 반도체 집적회로 패키지에 있어서,
    실리콘 칩과;
    다이 패드와 상기 다이 패드 주위에 복수개의 리드를 갖는 리드 프레임과;
    제 1 면과 제 2 면 그리고 복수개의 고정핀을 갖는 히트 슬러그 및;
    상기 실리콘 칩, 상기 다이 패드, 상기 리드의 내부 리드부분 그리고 상기 히트 슬러그의 일부를 실링하는 절연물을 포함하되;
    상기 리드 프레임의 상기 실리콘 칩은 상기 다이 패드의 일면에 부착되고, 상기 리드는 내부 리드부분과 외부 리드부분으로 나누어지고, 상기 리드는 상기 실리콘 칩에 전기적으로 연결되며, 상기 히트 슬러그의 상기 제 1 면은 상기 실리콘 칩밑의 다이패드의 하부면에 부착되고 상기 제 2 면은 복수개의 동심홈들을 가지고 상기 고정핀은 상기 제 2 면을 향해서 일정한 각도로 기울어져서 상기 히트 슬러그의 측면에 부착되며, 상기 절연물은 상기 제 2 면과 상기 리드의 상기 외부 리드부분만이 노출되도록 하는 것을 특징으로 하는 반도체 집적회로 패키지.
  34. 제 33 항에 있어서,
    상기 히트 슬러그는 금속인 것을 특징으로 하는 반도체 집적회로 패키지.
  35. 제 33 항에 있어서,
    상기 홈들은 동심의 직사각형인 것을 특징으로 하는 반도체 집적회로 패키지.
  36. 제 33 항에 있어서,
    상기 홈들은 동심의 원형인 것을 특징으로 하는 반도체 집적회로 패키지.
  37. 제 33 항에 있어서,
    상기 절연물은 에폭시 몰딩 화합물인 것을 특징으로 하는 반도체 집적회로 패키지.
  38. 실리콘 칩과 중앙부위에 복수개의 리드를 가지는 리드 프레임과 소량의 절연물을 갖는 반도체 집적회로 패키지를 위한 내장형 히트 슬러그에 있어서,
    제 1 면과;
    복수개의 동심홈들을 갖는 제 2 면 및;
    상기 히트 슬러그의 측면 주위에 복수개의 고정핀을 포함하되;
    상기 제 1 면에서 상기 실리콘 칩이 고정되어서 상기 실리콘 칩이 상기 리드 프레임의 상기 리드들과 전기적으로 연결되도록 형성되며, 상기 제2 면과 상기 리드 프레임의 바깥부분을 제외한 상기 실리콘 칩, 상기 리드 프레임의 일부 그리고 상기 히트 슬러그의 일부가 상기 절연물로 실링되며, 상기 고정핀은 각 핀이 상기 제 2 면을 향해서 일정한 각도로 기울어진 것을 특징으로 하는 내장된 히트 슬러그.
  39. 제 38 항에 있어서,
    상기 히트 슬러그는 금속인 것을 특징으로 하는 내장된 히트 슬러그.
  40. 제 38 항에 있어서,
    상기 홈들은 동심의 직사각형인 것을 특징으로 하는 내장된 히트 슬러그.
  41. 제 38 항에 있어서,
    상기 홈들은 동심의 원형인 것을 특징으로 하는 내장된 히트 슬러그.
  42. 제 38 항에 있어서,
    상기 에폭시는 상기 히트 슬러그의 제 1 면에 상기 실리콘 칩을 부착할 경우에 사용되는 것을 특징으로 하는 내장된 히트 슬러그.
  43. 반도체 집적회로 패키지에 있어서,
    실리콘 칩과;
    중앙부의 주위에 복수개의 리드를 갖는 리드 프레임과;
    제 1 면과 제 2 면 그리고 복수개의 고정핀을 갖는 히트 슬러그 및;
    상기 실리콘 칩, 상기 리드의 내부 리드부분 그리고 상기 히트 슬러그의 일부를 실링하는 절연물을 포함하되;
    상기 리드는 내부 리드부분과 외부 리드부분으로 나누어지고, 상기 리드는 상기 실리콘 칩에 전기적으로 연결되며, 상기 실리콘 칩은 상기 제 1 면에 부착되고 상기 실리콘 칩은 상기 리드들과 전기적으로 연결되고 상기 제 2 면은 복수개의 동심홈들을 가지고 상기 고정핀은 상기 히트 슬러그의 측면에 부착되어 핀들이 상기 제 2 면을 향해서 일정한 각도로 기울어져 있으며, 상기 절연물은 상기 제 2 면과 상기 리드의 상기 외부 리드부분만이 노출되도록 하는 것을 특징으로 하는 반도체 집적회로 패키지.
  44. 제 43 항에 있어서,
    상기 히트 슬러그는 금속인 것을 특징으로 하는 반도체 집적회로 패키지.
  45. 제 43 항에 있어서,
    상기 홈들은 동심의 직사각형인 것을 특징으로 하는 반도체 집적회로 패키지.
  46. 제 43 항에 있어서,
    상기 홈들은 동심의 원형인 것을 특징으로 하는 반도체 집적회로 패키지.
  47. 제 43 항에 있어서,
    상기 절연물은 에폭시 수지인 것을 특징으로 하는 반도체 집적회로 패키지.
  48. 제 43 항에 있어서,
    상기 에폭시는 상기 히트 슬러그의 상기 제 1 면에 상기 실리콘 칩을 부착하는 경우에 사용되는 것을 특징으로 하는 반도체 집적회로 패키지.
KR1019990016182A 1999-05-06 1999-05-06 내장형 히트 슬러그 KR20000073112A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990016182A KR20000073112A (ko) 1999-05-06 1999-05-06 내장형 히트 슬러그

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990016182A KR20000073112A (ko) 1999-05-06 1999-05-06 내장형 히트 슬러그

Publications (1)

Publication Number Publication Date
KR20000073112A true KR20000073112A (ko) 2000-12-05

Family

ID=54776488

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990016182A KR20000073112A (ko) 1999-05-06 1999-05-06 내장형 히트 슬러그

Country Status (1)

Country Link
KR (1) KR20000073112A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7504736B2 (en) 2005-03-28 2009-03-17 Samsung Electronics Co., Ltd. Semiconductor packaging mold and method of manufacturing semiconductor package using the same
US11482507B2 (en) 2019-08-22 2022-10-25 Samsung Electronics Co., Ltd. Semiconductor package having molding member and heat dissipation member
KR20230052025A (ko) * 2021-10-12 2023-04-19 파워마스터반도체 주식회사 파워 패키지

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7504736B2 (en) 2005-03-28 2009-03-17 Samsung Electronics Co., Ltd. Semiconductor packaging mold and method of manufacturing semiconductor package using the same
US11482507B2 (en) 2019-08-22 2022-10-25 Samsung Electronics Co., Ltd. Semiconductor package having molding member and heat dissipation member
KR20230052025A (ko) * 2021-10-12 2023-04-19 파워마스터반도체 주식회사 파워 패키지

Similar Documents

Publication Publication Date Title
US6225695B1 (en) Grooved semiconductor die for flip-chip heat sink attachment
KR101391925B1 (ko) 반도체 패키지 및 이를 제조하기 위한 반도체 패키지 금형
JPH11260987A (ja) ヒートスプレッドを有するリードフレーム及び同リードフレームを用いた半導体パッケージ
US20080017977A1 (en) Heat dissipating semiconductor package and heat dissipating structure thereof
JP2006509371A (ja) 露出された集積回路装置を有するパッケージ
US5596485A (en) Plastic packaged integrated circuit with heat spreader
KR20150125814A (ko) 반도체 패키지 장치
KR20000073112A (ko) 내장형 히트 슬러그
JPH02307251A (ja) 樹脂封止型半導体装置
TWI615930B (zh) 散熱件及具有散熱件之晶片封裝件
KR100676315B1 (ko) 고 열방출 반도체 칩 패키지
CN108336041A (zh) 散热件及具有散热件的芯片封装件
KR100474193B1 (ko) 비지에이패키지및그제조방법
JPH10256432A (ja) 樹脂封止型半導体パッケージ
JP4334296B2 (ja) 混成集積回路装置の製造方法
US6756665B1 (en) Integrated circuit package structure with heat dissipating design
TWM545360U (zh) 散熱件及具有散熱件之晶片封裝件
CN220569662U (zh) 集成电路封装产品
JPS63249358A (ja) 樹脂封止型半導体装置
TWI672773B (zh) 半導體裝置
KR20060092692A (ko) 반도체 패키지 및 그 제조방법
KR100242249B1 (ko) 패키지성형금형구조 및 반도체패키지
KR20220077821A (ko) 자연 대류 유도형 방열판 및 이를 구비한 반도체 패키지
KR200238127Y1 (ko) 열방출형반도체패키지
JP2000165073A (ja) 埋込式ヒ―トスラグ

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid