KR20000073083A - 입/출력 회로의 이득 구간 인식 선형 보상 장치 및 방법 - Google Patents

입/출력 회로의 이득 구간 인식 선형 보상 장치 및 방법 Download PDF

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Abstract

본 발명은 비선형 특성을 갖는 입/출력 회로의 이득을 선형적으로 제어하기 위한 장치 및 방법에 관한 것이다. 본 발명에 따르면, 입/출력 회로의 비선형 이득 특성 구간을 선형성이 큰 구간과 선형성이 작은 구간으로 구분하고, 선형성이 큰 구간은 비교적 적은 개수의 표본 입력 신호값을 취하여 이에 대응하는 보상 이득값을 설정하고, 선형성이 작은 구간은 비교적 많은 개수의 표본 입력 신호값 및 보상 이득값을 취한다. 입력 신호값이 속한 구간은 각 구간의 시작점 표본 입력 신호값이 저장된 레지스터의 값과 입력 신호값을 비교하므로써 검출되며, 검출된 구간에서의 추정 보상 이득값은 수학식,을 이용하여 검출된다. 상기 수학식에서, X△는 시작점 표본 입력 신호값과 끝점 표본 입력 신호값간의 차값이고, Y△는 끝점 보상 이득값과 시작점 보상 이득값과의 차값이고, Yn는 시작점 보상 이득값이며, △X는 상기 입력 신호값과 상기 검출된 구간의 시작점 표본 입력 신호값과 차값을 의미한다.

Description

입/출력 회로의 이득 구간 인식 선형 보상 장치 및 방법{PIECEWISE LINEAR APPROXIMATED COMPENSATION SCHEME AND METHOD}
본 발명은 비선형 특성을 갖는 입/출력 회로의 이득을 선형적으로 제어하기 위한 입/출력 회로의 이득 구간 인식 선형 보상 장치 및 방법에 관한 것이다.
자동 이득 제어 회로와 같은 입/출력 회로에서는 출력 신호가 입력 신호에 대하여 선형적인 이득 특성을 갖는 것이 바람직하다. 그러나, 입/출력 회로를 구성하는 소자들의 특성에 의하여 입/출력 회로의 출력 신호는 입력 신호에 대하여 비선형적인 이득을 갖는 것이 일반적이다. 따라서, 입/출력 회로의 이득을 이득 제어 신호로서 가변시켜 입/출력 회로 이득 특성을 선형적으로 개선할 필요가 있다. 즉, 도 1에 도시된 바와 같이 입/출력 회로의 이득 특성(실선으로 도시됨)이 비선형적일 때, 입/출력 회로의 이득을 굵은 선과 같이 가변시키면, 입/출력 회로의 최종 이득은 점선과 같이 선형화 된다. 본 명세서에 있어서, 비선형적인 입/출력 회로의 이득 특성을 보상하기 위하여 입/출력 회로에 요구되는 이득은 보상 이득(굵은 선으로 도시됨)이라 지칭된다.
상술한 설명으로부터 알 수 있는 바와 같이, 입/출력 회로의 최종 이득이 선형성을 갖기 위해서는 입/출력 회로의 이득 특성에 따른 적절한 보상 이득값을 선택할 필요가 있다.
보상 이득값을 선택하기 위한 종래의 기술은 입력 신호의 값들과, 이 입력 신호값들에 대한 보상 이득값을 상호 일대일로 대응시켜 저장한 룩업 테이블과 같은 메모리를 사용한다. 따라서, 입/출력 회로에 입력 신호가 인가되는 경우, 그 입력 신호에 대응하는 보상 이득값이 룩업 테이블 메모리로부터 판독되고, 판독된 보상 이득값을 이용하여 입력신호에 대한 출력 신호의 이득을 보상하게된다. 그러나, 이 방법에 있어서, 정밀한 제어가 필요한 경우에는 가능한 모든 입력 신호값과 이 입력 신호값에 대응하는 모든 보상 이득값을 룩업 테이블에 저장하여야 하므로 룩업 테이블의 용량이 커져야하며 이에 따라 메모리 용량 증가와 전력 소모가 증대될 수 밖에 없다는 문제가 있다.
이러한 문제를 해결하기 위하여 RAS-RAM을 이용하는 선형 근사 보상 방법이 제안되었다. 이 방법은 도 2에 도시된 바와 같이 입력 신호값들중 소정 갯수의 표본값만을 샘플링하여 선택하되, 이 표본값들의 샘플링 간격은 동일한 간격을 가지고 있다. 도 2의 예에서는 16개의 입력 신호값만이 표본값으로 선택되었으며, 본 명세서에서는 표본으로 선택된 입력 신호값을 표본 입력 신호값으로 지칭한다. 한편, 각각의 표본 입력 신호값에 대응하는 보상 이득값(표본 보상 이득값)은 기설정 값을 갖는다. 또한, 이 방법에서는 샘플링된 표본 입력 신호값들사이의 구간에 존재하는 입력 신호값에 대한 보상 이득값은 그에 대응하는 표본 보상 이득값들사이의 구간에서 비례한다는 가정하에서 추정한다. 예컨데, 표본 입력 신호의 값이 "1" 과 "10" 사이의 구간에 존재하는 값(도 2에서 a 점)인 경우에, 표본 입력 신호 값 "a"에 대응하는 추정 보상 이득값은 (b0)로 간주된다. 이러한 상태에서 보상 이득값(b0)은 다음과 같은 과정을 통하여 검출될 수 있다. 먼저, 표본 입력 신호값(0001)과 (0010)사이의 변화량에 대한 표본 보상 이득값(b1)과 (b2)간의 변화량(m : 즉, 점(P1,P2)를 잇는 직선의 기울기)을 검출한다. 다음으로, 표본 입력 신호값(0001)과 입력 신호값(a)간의 거리(d)를 검출하고, 이 거리(d)에 기울기(m)를 승산(즉 m×d)하므로써 거리값(d) 및 기울기(m)에 대응한 보상 이득값의 변화값(e)를 산출한다. 이 변화값(e)은 결국 표본 보상 이득값(b1)으로부터의 보상 이득값의 변화량을 의미하므로 보상 이득값(b1)에 변화값(e)을 가산하므로써 입력 신호값(a)에 대응하는 보상 이득값(b0)을 구할 수 있다.
RAS-RAM을 이용하는 방법은 상술한 종래기술에서 수행되는 이득 보상 과정을 단순화할 수 있다. RAS-RAM을 이용하는 방법에서, 입력 신호의 값들은 도 3에 도시된 바와 같이 10비트로 표현되며, 이 10비트의 정보들은 RAS-RAM에 저장된다. 여기서, 10비트들중 상위 4비트들은 도 2에서의 각 구간별 표본 입력 신호의 값들로 사용하며, 하위 6비트는 인접하는 표본 입력 신호값들사이의 차값으로 사용한다. 즉, 표본 입력 신호값(0000)은 실질적으로 (0000000000)을 의미하고, 표본 입력 신호값(0010)은 (0010000000)을 의미하지만, 이들중 상위 4 비트만을 표본 입력 신호값으로 사용하고, 입력 신호값의 하위 6비트들은 표본 입력 신호값과 표본 입력 신호값들간의 거리(d)로서 사용한다. 따라서, 입력 신호값이 (0000000011)이라면, 입력 신호는 표본 입력 신호값(0000)으로부터 (000011)만큼 떨어진 거리에 존재하는 값을 갖는다. 도시되지 않은 메모리내에는 표본 입력 신호값(RAS-RAM 상위 4비트)들에 대응하는 표본 보상 이득값(bn)들과 구간별 기울기값(m)들이 각각 저장되어 있고, 입력 신호값이 표본 입력 신호값으로부터 떨어진 거리(d)는 RAS-RAM내의 하위 6비트로 검출이 가능하므로 입력 신호값에 대한 보상 이득값(bm)은 용이하게 검출된다.
그러나, 상술한 선형 근사 보상 방법은 다음과 같은 문제가 존재한다. 도 2에서 표본 입력 값으로 분할된 구간 내에서의 보상 이득값들은 선형성을 가지고 있다는 가정을 전제로 한 것이다. 따라서, 분할 구간내의 보상 이득값들이 선형성을 가지고 있을 때에는 높은 효율성을 나타내지만 분할 구간 내에서의 보상 이득값들이 비선형성을 가지고 있을 때에는 오차가 발생한다. 실질적으로 사용되는 자동 이득 제어회로 등의 입/출력 회로는 일정 구간에서 선형적 이득 특성을 가지나, 소정의 일부 구간에서는 비선형적 특성을 나타낸다. 즉, 도 1 및 도 2의 이득 특성은 설명의 편의를 위하여 도시한 것일 뿐이며, 자동 이득 제어회로등과 같은 입/출력 회로의 실질적인 이득 특성은 도 4에 예시된 바와 같이 나타난다. 다시 말해서, 종래의 선형 근사 보상 방법은 이득 특성이 선형인 구간에서는 높은 효율을 나타내지만 이득 특성이 비선형인 구간에서는 효율이 떨어지는 단점을 가지고 있다.
본 발명은 이러한 문제를 해결하기 위한 것으로서, 본 발명의 목적은 비선형 이득 특성을 갖는 입/출력 회로에서 선형성이 좋은 영역과 비선형인 영역을 구분하고, 선형인 구간에서는 적은 갯수의 표본 입력 신호 구간으로 분할하고, 비선형인 영역에서는 많은 갯수의 표본 입력 신호 구간으로 분할하므로써 선형 근사에 의한 오차를 줄일 수 있는 장치를 제공하는 것이다.
본 발명의 다른 목적은 비선형 특성을 갖는 입/출력 회로에서 선형성이 좋은 영역과 비선형인 영역을 구분하고, 선형인 영역에서는 적은 갯수의 표본 입력 신호 구간으로 분할하고, 비선형인 영역에서는 많은 갯수의 표본 입력 신호 구간으로 분할하므로서 선형 근사에 의한 오차를 줄일 수 있는 방법을 제공하는 것이다.
이러한 목적을 달성하기 위하여 본 발명은, 입/출력 회로 이득의 비선형 특성을 보상하기 위한 추정 보상 이득값을 입력 신호값별로 검출하는 선형 근사 회로에 있어서, 입/출력 회로가 갖는 비선형 이득 특성의 전 구간을 그 선형성에 따라 다수의 구간으로 구분하고, 각 구간이 시작되는 값을 시작점 표본 입력 신호값으로 저장하며, 입력 신호값이 영역들중 어느 구간에 속하는가를 검출하여, 해당 구간을 알리는 구간 정보를 제공하는 구간 판별 회로와; 입력 신호값이 속하는 영역의 시작점 표본 입력 신호값과 입력 신호값과의 차값을 제공하는 감산 수단과; 어드레스 별로 입력 신호값이 속하는 영역의 정보를 저장하며, 구간 정보에 대응한 어드레스에 저장된 영역의 상기 정보들을 제공하는 환산 변수 추출 회로와; 감산 수단의 차값 및 환산 변수 추출 회로의 구간별 정보를 이용하여 입력 신호값에 대한 추정 보상 이득값을 검출하여 제공하는 환산값 출력 회로를 구비한다.
본 발명은 또한, 입/출력 회로의 비선형 특성을 보상하는 선형 근사 방법으로서, 입/출력 회로가 갖는 비선형 이득 특성의 전 구간을 그 선형성에 따라 다수의 구간으로 구분하고, 각 구간의 시작점 및 끝점 표본 입력 신호값에 대응하는 시작점 보상 이득값 및 끝점 보상 이득값들과, 끝점 표본 입력 신호값과 시작점 표본 입력 신호값간의 차값을 메모리에 구간별로 저장하는 단계와; 입력 신호값이 속하는 구간을 검출하는 단계와; 입력 신호값과 검출된 구간의 시작점 표본 입력 신호값과 차값을 검출하는 단계와; 메모리에 저장된 정보를 독출하여 입력 신호값에 대응하는 추정 보상 이득값(Y)을으로 검출하며, X△는 입력 신호값이 속하는 구간에 대한 시작점 표본 입력 신호값과 끝점 표본 입력 신호값간의 차값, Y△는 끝점 보상 이득값과 시작점 보상 이득값과의 차값, Yn는 시작점 보상 이득값, △X는 입력 신호값과 검출된 구간의 시작점 표본 입력 신호값과 차값인 단계를 구비한다.
본 발명은 또한, 입/출력 회로의 비선형 특성을 보상하는 선형 근사 방법으로서, 입/출력 회로가 갖는 비선형 특성의 전 구간을 그 선형성에 따라 다수의 구간으로 구분하고, 각 구간의 시작점 및 끝점 표본 입력 신호값에 대응하는 시작점 보상 이득값과 끝점 보상 이득값간의 차이값, 끝점 표본 입력 신호값과 시작점 표본 입력 신호값간의 차값 그리고, 시작점 보상 이득값을 메모리에 구간별로 저장하는 단계와; 입력 신호값이 속하는 구간을 검출하는 단계와; 입력 신호값과 검출된 구간의 시작점 표본 입력 신호값과의 차값(△X)을 검출하는 단계와; 메모리에 저장된 정보를 독출하여 입력 신호값에 대응하는 상기 추정 보상 이득값(Y)을으로 검출하며, X△는 시작점 표본 입력 신호값과 끝점 표본 입력 신호값간의 차값, Y△는 끝점 보상 이득값과 시작점 보상 이득값과의 차값, Yn는 시작점 보상 이득값인 단계를 구비한다.
본 발명은 또한 입/출력 회로의 비선형 특성을 보상하는 선형 근사 방법으로서, 입/출력 회로가 갖는 비선형 특성의 전 구간을 그 선형성에 따라 다수의 구간으로 구분하고, 각 구간의 시작점 및 끝점 표본 입력 신호값에 대응하는 시작점 및 끝점 보상 이득값간의 차이값을 시작점 및 끝점 표본 입력 신호값간의 차이값으로 제산된 값(m)과, 끝점 표본 입력 신호값과 시작점 표본 입력 신호값간의 차값 그리고, 시작점 보상 이득값을 메모리에 구간별로 저장하는 단계와; 입력 신호값이 속하는 구간을 검출하는 단계와; 입력 신호값과 검출된 구간의 시작점 표본 입력 신호값과의 차값(△X)을 검출하는 단계와; 메모리에 저장된 정보를 독출하여 입력 신호값에 대응하는 상기 추정 보상 이득값(Y)을으로 검출하며, Yn는 시작점 보상 이득값인 단계를 구비한다.
도 1은 종래의 입/출력 회로의 이득을 선형 보상 방법에 의하여 보상하는 방법을 설명하는 도면,
도 2는 종래의 입/출력 회로의 이득을 RAS-RAM을 이용하여 보상하는 방법을 설명한 도면,
도 3은 도 2의 보상 방법에 사용되는 RAS-RAM의 구성을 도시한 도면,
도 4는 입/출력 회로의 일반적인 이득 특성을 도시한 도면,
도 5는 본 발명에 따른 입/출력 회로의 이득 구간 인식 선형 보상 방법을 설명하는 도면,
도 6은 본 발명에 따른 입/출력 회로의 이득 구간 인식 선형 보상 장치의 일 실시예를 도시한 블럭도,
도 7은 도 6에 따른 장치내 메모리에 저장되는 정보의 예를 도시한 도면,
도 8은 본 발명에 따른 입/출력 회로의 이득 구간 인식 선형 보상 장치의 다른 실시예를 도시한 블럭도,
도 9는 본 발명에 따른 입/출력 회로 이득의 구간 인식 선형 보상 장치의 또 다른 실시예를 도시한 블럭도.
<도면의 주요부분에 대한 부호의 설명>
10 : 구간 판별 회로 30 : 화산 변수 추출 회로
40 : 감산 회로 50 : 환산값 출력 회로
이하, 본 발명의 일실시예를 첨부된 도면을 참조하여 상세히 설명한다.
먼저, 설명의 편이를 위하여 본 발명의 기본 기술 사상을 간략히 설명한다. 도 5에서 도시된 바와 같이 본 발명에서는 입력 신호의 영역을 비등간격(Ⅰ, Ⅱ, Ⅲ의 구간)으로 분할한다. 즉, 입력 신호에 대한 출력 신호가 선형적 특성을 나타내는 구간(Ⅱ)은 다른 구간(Ⅰ, Ⅲ)에 비하여 넓게 분포하고 있으므로 입력 신호는 도 2에서와 같이 등간격으로 분할되지 않아도 된다. 이러한 상태에서 각 구간(Ⅰ, Ⅱ, Ⅲ)의 입력 신호값들은 표본 입력 신호값(Xn-1, Xn, Xn+1, Xn+2)으로 저장되어 있으며, 이 표본 입력 신호값(Xn-1, Xn, Xn+1, Xn+2)들에 대한 보상 이득값(Yn-1, Yn, Yn+1, Yn+2) 역시 저장되어 있다. 한편, 구간(Ⅰ, Ⅱ, Ⅲ)들사이에 존재하는 임의의 입력 신호값(X)이 입력되는 경우, 그 입력 신호값(X)에 대응하는 추정 보상 이득값(Y)은 하기 수학식 1을 이용하여 검출할 수 있다.
여기서, Xn은 구간(Ⅰ, Ⅱ, Ⅲ)의 시작점에 존재하는 표본 입력 신호값(Xn-1, Xn, Xn+1, Xn+2)들중 임의의 입력 신호값(X)이 속한 구간(예컨데, 구간(Ⅱ)의 시작점인 표본 입력 신호값(즉, Xn))을 의미하며, Yn은 입력 신호값(X)이 속한 구간(Ⅱ)의 시작점인 표본 입력 신호값(Xn)의 보상 이득값(Yn)을 의미한다. X△은 입력 신호값(X)이 속한 구간(Ⅱ)의 시작점 및 끝점의 표본 입력 신호값들(Xn)(Xn+1)간의 거리를 의미하고, Y△은 입력 신호값(X)이 속한 구간(Ⅱ)에서의 시작점 및 끝점의 표본 보상 이득값(Yn)(Yn+1)들간의 거리를 의미한다.
즉, 수학식 1은 입력 신호값(X)이 속한 구간(Ⅱ)에서 표본 보상 이득값(Yn, Yn+1)간의 기울기(mn: Y△/X△)를 검출하고, 이 기울기(mn)에 표본 입력 신호값(Xn)과 입력 신호값(X)간의 거리(△X : X-Xn)를 승산하므로써 표본 보상 이득값(Yn)으로부터 추정 보상 이득값(Y)까지의 거리(△Y)를 산출한다. 그 다음에, 표본 보상 이득값(Yn)에 거리(△Y)를 가산하므로써 추정 보상 이득값(Y)을 산출하는 것이다.
상술한 설명으로부터 알 수 있는 바와 같이 본 발명의 접근법은 종래 기술의 선형 근사 보상 방법과 달리, 입력 신호의 구간(Ⅰ, Ⅱ, Ⅲ)을 등간격으로 구분하지 않고 입력 신호에 대한 출력 신호의 선형성에 따라 구분하고 있음을 알 수 있다. 따라서, 선형성이 좋은 구간은 비교적 넓게 설정될 수 있고, 선형성이 나쁜 비선형성 구간은 구간 간격을 좁게 하므로써 추정 보상 이득값을 비교적 정확히 산출할 수 있다.
한편, 본 발명을 실시하기 위해서는 입력 신호값(X)가 구간(Ⅰ, Ⅱ, Ⅲ)들중 어느 구간에 속하였는가를 판단하여야 한다. 즉, 본 발명에서는 각각의 구간(Ⅰ, Ⅱ, Ⅲ)들이 등간격으로 분할되어있지 않기 때문에 종래 기술에서와 같이 RAS-RAM을 이용할 수 없다. 따라서, 본 발명을 구현하기 위하여는 입력 신호(X)가 어느 구간(Ⅰ, Ⅱ, Ⅲ)에 속하였는가를 판단하여야만 해당 구간에서의 표본 입력 신호값(Xn-1, Xn, Xn+1, Xn+2)들중 하나와 입력 신호값(X)과의 차이값(△X) 그리고, 해당 구간에서의 기울기(mn-1, mn, mn+1) 등을 산출할 수 있다.
도 6에는 입력 신호(X)가 속한 구간을 판단하고, 이에 따라 수학식 1을 구현할 수 있는 본 발명에 따른 장치의 개략적인 블럭도가 도시되어 있다. 도시된 바와 같이 본 발명의 장치는 구간 판별 회로(10), 환산 변수 추출 회로(30), 감산 회로(40) 그리고 환산값 출력 회로(50)를 구비한다.
구간 판별 회로(10)는 입력 신호(X)가 어떠한 구간(Ⅰ, Ⅱ, Ⅲ,)에 속하고 있는가를 판별하기 위한 회로로서, 4개의 레지스터(11, 12, 13, 14)로 구성된 시프트 레지스터(18), 두 개의 비교기(15, 16) 및 판별기(17)를 구비한다. 이들 레지스터(11, 12, 13, 14)내에는 구간(Ⅰ, Ⅱ, Ⅲ)의 시작점에서의 표본 입력 신호값(Xn-1, Xn, Xn+1, Xn+2)들이 각각 저장되어 있으며, 레지스터(11-14)에 저장된 표본 입력 신호값(Xn-1, Xn, Xn+1, Xn+2)은 도시되지 않은 클럭신호에 동기하여 시프트된다. 이때, 최종 레지스터(11)의 출력단은 최선 레지스터(14)의 입력단에 연결되어 있으므로 표본 입력 신호값(Xn-1, Xn, Xn+1, Xn+2)들은 레지스터(11-14)내에서 순차적으로 순환된다. 따라서, 4번째 클럭이 인가되면, 표본 입력 신호값(Xn-1, Xn, Xn+1, Xn+2)들은 레지스터(11-14)들을 일주하게 된다.
한편, 레지스터(11-14)들중 우측의 두 레지스터(11, 12)의 출력은 각기 비교기(15, 16)의 일입력단에 제공되며, 비교기(15,16)의 다른 입력단에는 입력 신호값(X)이 인가되도록 구성되어 있다. 여기서, 레지스터(11)가 표본 입력 신호값(Xn-1)을, 레지스터(12)가 표본 입력 신호값(Xn)을, 레지스터(13)가 표본 입력 신호값(Xn+1)을 그리고 레지스터(14)가 표본 입력 신호값(Xn+2)을 저장한 상태에서 표본 입력 신호값(Xn-1, Xn, Xn+1, Xn+2)들이 시프트된다고 가정한다. 또한, 비교기(15,16)는 입력 신호의 값(X)이 레지스터(11-14)들로부터의 값보다 클때에 하이 레벨을 출력한다고 가정하면, 비교기(15)가 로우, 비교기(16)가 하이 레벨을 출력할 때에 레지스터(11)에 저장된 표본 입력 신호값(Xn-1, Xn, Xn+1, Xn+2)들중 하나는 입력 신호값(X)이 속한 구간(Ⅰ-Ⅲ들중 하나)에서의 시작점 값이 될 것이다.
판별기(17)는 비교기(15, 16)로부터 생성된 로우 및 하이 레벨 신호를 수신할 때, 즉 레지스터(11)에 저장된 표본 입력 신호값(Xn-1, Xn, Xn+1, Xn+2)들중 어느 하나를 시작점으로 하는 구간(Ⅰ-Ⅲ들중 어느 하나의 구간)내에 입력 신호(X)가 포함될 때 인에이블 신호를 환산 변수 추출 회로(30)에 제공한다.
환산 변수 추출 회로(30)는, 도 6에 도시된 바와 같이, 어드레스 디코더(31) 및 메모리(32)를 구비하며, 어드레스 디코더(31)에는 구간 판별 회로(10)내 판별기(17)의 인에이블 신호가 제공된다. 어드레스 디코더(31)는 판별기(17)에 의해 제공된 인에이블 신호에 의하여 인에이블되며, 인에이블 될 때에 레지스터(11)에 위치한 표본 입력 신호값(Xn-1, Xn, Xn+1, Xn+2)을 디코딩하고, 디코딩된 값을 메모리(32)의 어드레스 신호(an-1, an, an+1)로하여 메모리(32)에 제공한다. 디코딩된 표본 입력 신호값(Xn-1, Xn, Xn+1, Xn+2)에 대응하는 메모리(32)의 어드레스 신호(an-1, an, an+1)에 대응하는 메모리(32)에는 도 7a에 도시된 바와 같이 수학식 1을 행하기 위한 정보 즉, 소정 구간(Ⅰ,Ⅱ, Ⅲ)의 끝점에 있는 표본 입력 신호값(이하 끝점 표본 입력 신호값이라 함)(Xn, Xn+1, Xn+2)과 시작점에 있는 표본 입력 신호값(Xn-1, Xn, Xn+1,)(이하, 시작점 표본 입력 신호값이라 함)과의 차이값(이하 표본 입력 신호들간 차이값이라 함)(X△n-1, X△n, X△n+1)뿐만 아니라, 이외에 시작점 및 끝점에 있는 표본 보상 이득값(Yn-1, Yn, Yn+1, Yn+2)(이하, 시작점 표본 보상 이득값, 끝점 표본 보상 이득값이라 함)들이 각각 저장된다.
본 발명의 다른 실시예에 따르면, 메모리(32)에는 필요에 따라서 도 6b에 도시된 바와 같이 표본 입력 신호들간 차이값(X△n-1, X△n, X△n+1)을 저장하고, 이외에 구간(Ⅰ,Ⅱ, Ⅲ)의 시작점 표본 보상 이득값(Yn-1, Yn, Yn+1)과, 구간(Ⅰ,Ⅱ, Ⅲ)내 시작점 및 끝점 표본 보상 이득값(Yn-1, Yn, Yn+1, Yn+2)간의 차이값(이 표본 보상 이득간 차이값이라 함)(Y△n-1,Y△n, Y△n+1)이 저장될 수도 있다.
또한, 그와 달리, 메모리(32)에는 필요에 따라서 도 6c에 도시된 바와 같이 표본 입력 신호들간 차이값(X△n-1, X△n, X△n+1)을 저장하고, 이외에 구간(Ⅰ,Ⅱ, Ⅲ)내 시작점 및 끝점 표본 보상 이득값들의 기울기(이하, 표본 보상 이득값 기울기라 함)(mn-1, mn, mn+1)와, 시작점 표본 보상 이득값(Yn-1, Yn, Yn+1)이 저장될 수도 있다. 이러한 메모리(32)에 저장되는 정보의 사용에 대하여는 환산값 출력 회로(50)와 관련하여 상세히 설명하기로 한다.
한편, 레지스터(11)에 위치한 표본 입력 신호값(예컨데, Xn)은 감산 회로(40)내 감산기(41)에 제공되어 입력 신호값(X)으로부터 감산된다. 즉, 도 5에서의 △X은 감산기(41)로 구하는 것이다.
연산기등으로 구현될 수 있는 환산값 출력 회로(50)는, 메모리(32) 및 감산기(41)로부터의 정보에 따라 입력 신호값(X)에 대한 추정 보상 이득값(Y)을 산출하는 수단으로, 환산값 출력 회로(50)에 의해 수행되는 추정 보상 이득값(Y) 산출 과정은 도 7a, 도 7b, 도 7c를 참조하여 다음과 같이 상세히 설명될 것이다.
메모리(32)내에는 상술한 바와 같이 연산에 필요한 정보들이 선택적으로 저장될 수 있으며, 도 7a에서와 같이 구간(Ⅰ, Ⅱ, Ⅲ)내 시작점 및 끝점 표본 보상 이득값(Yn-1, Yn, Yn+1, Yn+2) 및 표본 입력 신호들간 차이값(X△n-1, X△n, X△n+1)이 저장되는 경우를 먼저 설명한다.
환산값 출력 회로(50)는 도 7a의 정보를 이용하여 다음 과정을 순차적으로 행하므로써 추청 보상 이득값(Y)을 산출한다. 이러한 과정을 도 5에 관련하여 설명한다.
과정 1. 메모리(32)로부터 제공되는 구간(Ⅰ,Ⅱ, Ⅲ)들중 하나로, 예컨데 구간( Ⅱ)의 시작점 및 끝점 표본 보상 이득값(Yn, Yn+1)들을 입력하고, 끝점 표본 보상 이득값으로부터 시작점 보상 이득값을 감산(Yn+1-Yn)하여 표본 보상 이득간 차이값(Y△)을 검출한다.
과정 2. 다음으로, 감산기(41)로부터 제공되는 입력 신호값(X)과 구간(Ⅱ)내 시작점 표본 입력 신호값(Xn)의 감산값(△X)을 표본 보상 이득간 차이값(Y△)에 승산한다(△X×Y△).
과정 3. 과정 2에서의 결과값(△X×Y△)을 메모리(33)의 표본 입력 신호들간 차이값(X△)으로 제산한다(△X×Y△)/X△).
과정 4. 과정 3의 결과 값에 메모리(32)로부터의 구간(Ⅱ)의 시작점 표본 보상 이득값(Yn)을 가산하므로써 최종 추정 보상 이득값(Y)을 구한다.
그러므로, 환산값 출력 회로(50)는 상술한 과정1 내지 과정4를 실행하므로써 추정 보상 이득값(Y)을 산출할 수 있다.
한편, 도 7b에서와 같이 메모리(32)내에 입력 신호값(Xn-1, Xn, Xn+1)들을 시작점으로 하는 영역(Ⅰ,Ⅱ, Ⅲ)에서의 표본 보상 이득간의 차이값(도 5에서의 Y△)이 저장되어 있는 경우에는 상술한 4 과정중에서 과정1을 생략할 수 있음은 용이하게 알 수 있을 것이다. 따라서, 이 경우에는 과정1의 생략으로 인하여 연산 속도가 빠르다는 장점을 갖는다.
또한, 도 7c에서와 같이 메모리(32)내에 입력 신호값(Xn-1, Xn, Xn+1)들을 시작점으로 하는 영역(Ⅰ,Ⅱ, Ⅲ)에서 표본 보상 이득값(m) 및 시작점 표본 보상 이득값(Yn-1, Yn, Yn+1)들이 저장되어 있는 경우에는 표본 입력 신호들간의 차이값(X△)과 기울기(m)를 승산한 후에 과정4를 수행하므로써 추정 보상 이득값(Y)을 얻을 수 있음을 용이하게 알 수 있다. 즉, 연산 속도의 향상을 위하여는 기울기(m)및 이 시작점 표본 보상 이득값(Yn-1, Yn, Yn+1)들을 메모리(32)내에 저장하는 것이 가장 좋다.
상술한 실시예에서는 구간 판별 회로(10)내의 레지스터(11-14)들을 상호 직렬로 접속하고, 레지스터(11-14)들은 저장 정보를 시프트하도록 구성하였다. 그러나, 이러한 회로 구성에서는 레지스터(11-14) 내의 정보 즉, 표본 입력 신호값(Xn-1, Xn, Xn+1, Xn+2)들이 레지스터(11-14)들을 경유하여 순차적으로 4 클럭 동안 전부 시프트될 때까지 입력 신호(X)가 어느 구역(Ⅰ, Ⅱ, Ⅲ)에 속하는지를 알 수 없다는 문제가 발생한다. 이러한 문제는 도 8에 도시된 바와 같이 표본 입력 신호값(Xn-1, Xn, Xn+1, Xn+2)들을 레지스터(11-14)들에 각각 저장하고, 이 레지스터(11-14)의 값들과 입력 신호의 값(X)을 4개의 비교기(21, 22, 23, 24, 25)로서 비교하고, 어드레스 디코더(31)가 비교기(21, 22, 23, 24)의 비교 결과를 디코딩하도록 구성하므로써 해결할 수 있다. 이 경우 레지스터(11-14)에 저장되어 있는 표본 입력 신호값(Xn-1, Xn, Xn+1, Xn+2)들 중 어느 하나의 값을 입력 신호(X)가 속한 영역(Ⅰ,Ⅱ, Ⅲ)에서의 시작점 표본 신호값으로 선택하여 감산기(41)에 제공하여야 한다. 이를 위하여 레지스터(11-14)들과 감산기(33)사이에 스위치(SW1)가 제공되며, 이 스위치(SW1)는 어드레스 디코더(31)의 스위칭 신호에 따라 그 스위칭이 제어되도록 구성된다. 즉, 어드레스 디코더(31)는 비교기(21-25)로부터의 정보에 의하여 어느 레지스터(11-14)들중 하나의 표본 입력 신호값이 시작점 표본 입력 신호값으로 선택되어야하는지를 판단하여 스위치(SW1)의 스위칭을 제어하는 것이다.
한편, 도 8에 도시된 장치에서는 입력 신호의 구간 개수 즉, 표본 입력 신호값에 대응하는 개수의 레지스터 및 비교기가 필요하므로 제작 단가가 상승하는 부담이 발생한다. 이러한 문제는 도 9에서와 같이 스위치(SW11∼SW1n), (SW)를 이용하면 해결할 수 있다. 즉, 레지스터(R11∼RKn)에는 표본 입력 신호값(X1∼Xkn)들이 크기 순서대로 저장되며, 이 레지스터(R11∼Rkn)들은 n개의 단위로 각각 열을 형성하여 총 n의 행을 형성하고 있다. 이때, 스위치(SW11∼SW1n)들은 레지스터(R11∼RknN)의 n개의 열에 각각 하나씩 구성되며, 스위치 카운터(19)의 제어에 의하여 동일한 스위칭을 행하게 된다. 즉, 스위치(SW11∼SW1n)은 스위치 카운터(19)의 카운팅값에 따라 순차적으로 1행부터 K행까지의 레지스터들을 스위칭하는 것이다. 따라서, 스위치(SW11∼SW1n)가 1행의 레지스터(R11∼Rk1)를 스위칭하는 경우에는 이 레지스터(R11∼Rk1)에 저장된 표본 입력 신호값(X11∼Xk1)의 값들이 출력되고, 두 번째 행의 레지스터(R12∼Rk2)에 스위칭되는 경우에는 레지스터(R12∼Rk2)에 저장된 표본 입력 신호값(R12∼Rk2)이 출력되는 것이다. 이러한 과정을 통하여 레지스터(R11∼Rkn)내의 표본 입력 신호값(X11∼X)은 그 크기 순으로 n개씩 비교기(C1∼Cn)에 각각 제공된다. 여기서, 비교기(C1∼Cn)에는 입력 신호값(X)이 제공되므로 비교기(C1∼Cn)는 n개씩 입력되는 레지스터(R11∼Rkn)의 표본 입력 신호값(X11∼Xk1)과 입력 신호값(X)을 비교하여 그 결과값을 어드레스 디코더(31)에 제공한다. 이때, 어드레스 디코더(31)에는 스위치 카운터(19)의 카운팅값이 제공된다. 따라서, 이 카운팅 값과 비교기(C1∼Cn)의 결과값을 조합하여 디코딩하면, 결국 입력 신호값(X)이 어느 표본 입력 신호값(X11∼Xkn)을 시작점으로 하는 영역에 속하는지를 알리는 디코딩값을 메모리(33)의 어드레스로서 제공할 수 있다.
또한, 어드레스 디코더(31)는 상술한 디코딩 과정중에서, 비교기(C1∼Cn)들의 출력값이 레지스터(R11∼Rkn)의 1행단위로 순차적으로 인가되며, 레지스터(R11∼Rkn)에 저장된 표본 입력 신호값(R11∼Rkn)들이 입력 신호값(X)보다 크게되는 시점(또는 작게 되는 시점)에서의 표본 입력 신호값(R11∼Rkn)이 입력 신호(X)가 속한 구간에서의 시작점 표본 입력 신호값이 된다. 따라서, 어드레스 디코더(31)는 레지스터(R11∼Rkn)의 1행단위로 순차적으로 인가되는 비교기(C1∼Cn)의 값을 순차적으로 수신하다가 입력 신호(X)보다 크거나 작게 되는 표본 입력 신호값(X11∼Xkn)이 저장된 레지스터(R11∼Rkn)를 지시하는 스위칭 신호를 스위치(SW)에 제공하고, 이 스위칭 신호에 따라 스위치(SW2)는 해당 레지스터(R11∼Rkn)에 저장된 표본 입력 신호값(X11∼Xkn)을 감산기(41)에 제공한다. 따라서, 감산기(41)는 입력 신호값(X) 및 어드레스 디코더(31)의 스위칭 신호에 의하여 선택된 레지스터(R11∼Rkn)의 표본 입력 신호값(X11∼Xkn)(입력 신호(X)가 속한 영역의 시작점 표본 입력 신호값)을가산하여 환산값 출력 회로(50)에 제공할 수 있다. 환산값 출력 회로(50)에서의 작동은 상술한 작동과 동일하므로 설명은 생략한다.
상술한 바와 같이 본 발명에서는 선형 근사화 방법을 이용하여 입, 출력 장치의 비선형 이득 특성을 보정하는데 있어서, 입, 출력 장치의 비선형 이득 특성 구간을 선형성이 큰 구간과 선형성이 작은 구간으로 구분하고, 선형성이 큰 구간은 비교적 적은 갯수의 표본 입력 신호값을 취하여 이에 대응하는 보상 이득값을 설정하고, 선형성이 작은 구간은 비교적 많은 갯수의 표본 입력 신호값 및 보상 이득값을 취하므로써 선형 근사 방법에 의한 오차값을 줄일 수 있다.
따라서, 본 발명은 비선형 특성을 갖는 입/출력 회로의 이득 특성을 선형 근사 방법을 통하여 비선형 특성을 보상하는데 있어 더욱 정확하게 보상할 수 있다는 효과가 있다.

Claims (14)

  1. 입/출력 회로가 갖는 이득의 비선형 특성을 보상하기 위한 추정 보상 이득값을 입력 신호값별로 검출하는 선형 근사 회로에 있어서,
    상기 입/출력 회로가 갖는 비선형 이득 특성의 전 구간을 그 선형성에 따라 다수의 구간으로 구분하고, 각 구간이 시작되는 값을 시작점 표본 입력 신호값으로 저장하며, 상기 입/출력 회로에 제공되는 입력 신호값이 상기 구간들중 어느 구간에 속하는가를 검출하여, 해당 구간을 알리는 구간 정보를 제공하는 구간 판별 회로와;
    상기 입력 신호값이 속하는 구간의 시작점 표본 입력 신호값과 상기 입력 신호값과의 차이값을 제공하는 감산 수단과;
    어드레스 별로 상기 입력 신호값이 속하는 구간의 정보를 저장하고 있으며, 상기 구간 정보에 대응하는 어드레스에 저장된 구간의 상기 정보들을 제공하는 환산 변수 추출 회로와;
    상기 감산 수단의 차값 및 상기 환산 변수 추출 회로의 상기 구간별 정보를 이용하여 상기 입력 신호값에 대한 추정 보상 이득값을 검출하여 제공하는 환산값 출력 회로를 구비하는 입/출력 회로의 이득 구간 인식 선형 보상 장치.
  2. 제 1 항에 있어서,
    상기 구간 판별 회로는,
    상기 시작점 표본 입력 신호값들을 저장하고 있으며, 저장된 시작점 표본 입력 신호값들을 순차적으로 시프트하고, 상기 시작점 표본 입력 신호값들중 하나를 상기 환산 변수 추출 회로에 제공하는 시프트 레지스터와;
    상기 환산 변수 추출 회로에 제공되는 상기 시작점 표본 입력 신호값을 포함하는 상기 시프트 레지스터의 적어도 두 개의 표본 입력값을 상기 입력 신호값과 각각 비교하는 적어도 두 개의 비교기와;
    상기 비교기의 비교에 따라 인에이블 신호를 출력하는 판별기를 구비하며;
    상기 환산 변수 추출 회로는 상기 인에이블 신호가 제공될 때마다 상기 시프트 레지스터로부터 출력된 상기 시작점 표본 입력 신호값을 상기 구간 정보로 입력하는 입/출력 회로의 이득 구간 인식 선형 보상 장치.
  3. 제 2 항에 있어서,
    상기 시프트 레지스터는 상기 시작점 표본 입력 신호값들이 그 크기 순서대로 저장된 다수의 레지스터들을 구비하며, 상기 시프트 레지스터의 출력은 입력으로 귀환되도록 구성된 입/출력 회로의 이득 구간 인식 선형 보상 장치.
  4. 제 3 항에 있어서,
    상기 시프트 레지스터에서 상기 각각의 비교기에 제공되는 상기 각각의 시작점 표본 입력 신호값들은 서로 인접한 두 개의 레지스터의 출력값인 것을 특징으로 하는 입/출력 회로의 이득 구간 인식 선형 보상 장치.
  5. 제 1 항에 있어서,
    상기 구간 판별 회로는 ,
    상기 시작점 표본 입력 신호값들을 하나씩 저장하는 다수의 레지스터들과;
    상기 레지스터들에 저장된 상기 시작점 표본 입력 신호값과 상기 입력 신호값들을 각각 비교하는 다수의 비교기들과;
    선택 신호에 대응하여 상기 레지스터들중 선택된 하나의 레지스터에 저장된 상기 시작점 표본 입력 신호값을 상기 감산 수단에 제공하는 제 1 스위치를 구비하며,
    상기 비교기의 출력은 상기 구간 정보로서 상기 환산 변수 추출 회로에 입력되며, 상기 환산 변수 추출 회로는 상기 입력된 구간 정보에 따라 상기 선택 신호를 제공하도록 구성된 입/출력 회로의 이득 구간 인식 선형 보상 장치.
  6. 제 5 항에 있어서,
    상기 레지스터들에 저장된 시작점 표본 입력 신호값들은 크기 순서대로 배열된 입/출력 회로의 이득 구간 인식 선형 보상 장치.
  7. 제 6 항에 있어서,
    상기 레지스터들은 n개의 행을 갖는 m 개의 열로 배열되며;
    상기 구간 판별 회로는,
    카운팅 신호를 제공하는 카운터와;
    상기 카운터의 카운팅 값에 따라 상기 m개의 열에 배열된 레지스터들의 상기 시작점 표본 입력값들을 행순서대로 순차적으로 상기 비교기들에 제공하는 제 2 스위치를 더 구비하며;
    상기 환산 변수 추출 회로는 상기 카운팅 신호 및 상기 비교기들의 출력을 상기 구간 정보로서 사용하는 입/출력 회로의 이득 구간 인식 선형 보상 장치.
  8. 제 1 항에 있어서,
    상기 환산 변수 추출 회로는,
    상기 구간 정보에 대응하는 어드레스를 제공하는 어드레스 디코더와;
    어드레스 별로 상기 구간별 정보를 저장하는 메모리를 구비하는 입/출력 회로의 이득 구간 인식 선형 보상 장치.
  9. 제 1 항에 있어서,
    상기 환산 변수 추출 회로는,
    상기 입력 신호값이 속한 구간의 시작점 및 끝점 표본 입력 신호값(Xn, Xn+1)에 대응하는 시작점 및 끝점 보상 이득값(Yn, Yn+1)과, 상기 시작점 및 끝점 표본 입력 신호값(Xn, Xn+1)의 차이값인 표본 입력 신호들간의 차이값(X△)을 저장하고 있으며;
    상기 환산값 출력 회로는,
    감산 수단으로부터 인가되는 입력 신호값(X)과 상기 시작점 표본 입력 신호값(Xn)간의 차이값을 이용하여 수학식,에 따라 상기 추정 보상 이득값(Y)을 계산하며,
    상기 수학식에서 Y△은 상기 시작점과 끝점 보상 이득값(Yn, Yn+1)간의 차이값이며, 상기 X△는 상기 시작점 및 끝점 표본 입력 신호값(Xn, Xn+1)의 차이값인 입/출력 회로의 이득 구간 인식 선형 보상 장치.
  10. 제 1 항에 있어서,
    상기 환산 변수 추출 회로는,
    상기 끝점 보상 이득값(Yn+1)으로부터 상기 시작점 보상 이득값(Yn)을 감산한 표본 보상 이득간 차이값(Y△)과, 상기 시작점 및 끝점 표본 입력 신호값(Xn, Xn+1)의 차이값인 표본 입력 신호값들간의 차이값(X△)을 저장하고 있으며,
    상기 환산값 출력 회로는,
    상기 감산 수단으로부터 인가되는 입력 신호값(X)과 상기 시작점 표본 입력 신호값(Xn)간의 차이값을 이용하여, 상기 입력 신호값(X)에 대응하는 상기 추정 보상 이득값(Y)을 수학식,에 따라 계산하는 입/출력 회로의 이득 구간 인식 선형 보상 장치
  11. 제 1 항에 있어서,
    상기 환산 변수 추출 회로는,
    상기 구간의 시작점 및 끝점 보상 이득값(Yn)(Yn+1)간의 차이값(Y△)을 상기 구간의 시작점 및 끝점 표본 입력 신호값(Xn),(Xn+1)간의 차이값(X△)으로 제산한 값 ()과, 상기 시작점 및 끝점 표본 입력 신호값(Xn, Xn+1)의 차이값(X△)을 저장하고 있으며,
    상기 환산값 출력 회로는,
    상기 감산 수단으로부터 인가되는 입력 신호값(X)과 상기 시작점 표본 입력 신호값(Xn)간의 차이값을 입력하고, 상기 입력 신호값(X)에 대응하는 상기 추정 보상 이득값(Y)을 수학식,에 따라 계산하는 입/출력 회로의 이득 구간 인식 선형 보상 장치.
  12. 입/출력 회로의 비선형 특성을 보상하는 선형 근사 방법으로서,
    상기 입/출력 회로가 갖는 비선형 이득 특성의 전 구간을 그 선형성에 따라 상이한 간격을 갖는 다수의 구간으로 구분하고, 각 구간의 시작점 및 끝점 표본 입력 신호값에 대응하는 시작점 보상 이득값 및 끝점 보상 이득값들과, 상기 끝점 표본 입력 신호값과 상기 시작점 표본 입력 신호값간의 차값을 메모리에 구간별로 저장하는 단계와;
    상기 입/출력 회로의 입력 신호값이 속하는 구간을 검출하는 단계와;
    상기 입력 신호값과 상기 검출된 구간의 시작점 표본 입력 신호값과 차값을 검출하는 단계와;
    상기 메모리에 저장된 정보를 독출하여 상기 입력 신호값에 대응하는 상기 추정 보상 이득값(Y)을 수학식,을 이용하여 검출하는 단계를 포함하며,
    상기 수학식에서, X△는 상기 시작점 표본 입력 신호값과 상기 끝점 표본 입력 신호값간의 차값이고, Y△는 상기 끝점 보상 이득값과 시작점 보상 이득값과의 차값이고, Yn는 시작점 보상 이득값이고, △X는 상기 입력 신호값과 상기 검출된 구간의 시작점 표본 입력 신호값과 차값을 나타내는 입/출력 회로의 이득 구간 인식 선형 보상 방법.
  13. 입/출력 회로의 비선형 특성을 보상하는 선형 근사 방법으로서,
    상기 입/출력 회로가 갖는 비선형 특성의 전 구간을 그 선형성에 따라 서로 상이한 간격을 갖는 다수의 구간으로 구분하고, 각 구간의 시작점 및 끝점 표본 입력 신호값에 대응하는 시작점 보상 이득값과 끝점 보상 이득값간의 차이값, 상기 끝점 표본 입력 신호값과 상기 시작점 표본 입력 신호값간의 차값 그리고, 상기 시작점 보상 이득값을 메모리에 구간별로 저장하는 단계와;
    상기 입/출력 회로의 입력 신호값이 속하는 구간을 검출하는 단계와;
    상기 입력 신호값과 상기 검출된 구간의 시작점 표본 입력 신호값과의 차값(△X)을 검출하는 단계와;
    상기 메모리에 저장된 정보를 독출하여 상기 입력 신호값에 대응하는 상기 추정 보상 이득값(Y)을 수학식,을 이용하여 검출하는 단계를 포함하며,
    상기 수학식에서, X△는 상기 시작점 표본 입력 신호값과 상기 끝점 표본 입력 신호값간의 차값이고, Y△는 상기 끝점 보상 이득값과 시작점 보상 이득값과의 차값이고, Yn는 시작점 보상 이득값을 나타내는 입/출력 회로의 이득 구간 인식 선형 보상 방법.
  14. 입/출력 회로의 비선형 특성을 보상하는 선형 근사 방법으로서,
    상기 입/출력 회로가 갖는 비선형 특성의 전 구간을 그 선형성에 따라 서로 상이한 간격을 갖는 다수의 구간으로 구분하고, 각 구간의 시작점 및 끝점 표본 입력 신호값에 대응하는 시작점 및 끝점 보상 이득값간의 차이값을 상기 시작점 및 끝점 표본 입력 신호값간의 차이값으로 제산된 값(m)과, 상기 끝점 표본 입력 신호값과 상기 시작점 표본 입력 신호값간의 차값 그리고, 상기 시작점 보상 이득값을 메모리에 구간별로 저장하는 단계와;
    상기 입/출력 회로의 입력 신호값이 속하는 구간을 검출하는 단계와;
    상기 입력 신호값과 상기 검출된 구간의 시작점 표본 입력 신호값과의 차값(△X)을 검출하는 단계와;
    상기 메모리에 저장된 정보를 독출하여 상기 입력 신호값에 대응하는 상기 추정 보상 이득값(Y)을 수학식,을 이용하여 검출하는 단계를 포함하며,
    상기 수학식에서, Yn는 시작점 보상 이득값을 나타내는 입/출력 회로의 이득 구간 인식 선형 보상 방법.
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