KR20000071381A - 드라이 에칭 방법 및 반도체 장치의 제조 방법 - Google Patents

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이데이 노부유끼
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Abstract

본 발명은 양호한 형상 제어성이 얻어지며, 게이트 절연막을 파괴하지 않고 텅스텐이 적층된 게이트 전극을 형성하는 드라이 에칭 방법 및 반도체 장치의 제조 방법을 제공하는 것으로, 게이트 절연막 상에 폴리실리콘막, 질화 텅스텐으로 이루어지는 반응 장벽막, 텅스텐막, 질화 실리콘으로 이루어지는 오프셋막을 순차로 형성한 후, 포토레지스트를 마스크로 하여 오프셋막을 에칭한다. 계속해서, 이 오프셋막을 마스크로 하여 텅스텐막을 에칭한다. 이때의 에칭 가스로 불소계 가스와, 염소와, 산소와, 질소의 혼합 가스를 사용한다.

Description

드라이 에칭 방법 및 반도체 장치의 제조 방법 {DRY ETCHING METHOD AND METHOD OF MANUFACTURING SEMICONDUCTOR APPARATUS}
본 발명은 텅스텐의 드라이 에칭(dry-etching) 방법 및 게이트 전극에 텅스텐을 사용한 반도체 장치의 제조 방법에 관한 것이다.
종래부터 MOSFET 등의 반도체 장치에서는 게이트 전극의 재료로서 폴리실리콘(polysilicon)이 널리 사용되고 있었지만, 근래의 고집적화나 고속화에 따라 금속 실리사이드막과 폴리실리콘막의 2층 구조로 이루어지는 폴리사이드 게이트(polycide gate)나, 폴리실리콘막 상에 티탄이나 코발트 등의 금속막을 형성하여 이 금속막과 폴리실리콘막을 반응시켜 생성한 셀프얼라인 실리사이드 게이트(self-align silicide gate)가 사용되어 왔다.
그러나, 게이트 길이 0.13㎛ 이후 세대의 MOSFET 등의 반도체 장치에서는, 이들 폴리사이드 게이트나 셀프얼라인 실리사이드 게이트보다 더 저항이 낮은 게이트 전극이 요구되고 있다.
이들 폴리사이드 게이트나 셀프얼라인 실리사이드 게이트보다 저항이 낮은 게이트 전극으로서, 근래 폴리실리콘과 반응 장벽(reaction barrier)과 텅스텐의 적층 구조로 이루어지는 폴리메탈 게이트(polymetal gate)가 주목받고 있다. 종래부터 게이트 전극에 널리 사용되고 있는 텅스텐 실리사이드(tungsten silicide)에 비해 텅스텐은 그 비저항(比抵抗)이 약 한자리수 작다. 그러므로, 이 텅스텐을 게이트 전극 재료로서 사용함으로써 반도체 장치의 신호 전달을 대폭 단축하는 것이 가능하게 되고, 또 반도체 장치의 고집적화 및 고속화를 도모할 수 있다.
이와 같은 기술 배경으로부터 이 폴리메탈 게이트를 미세 가공하기 위한 주요 기술인 드라이 에칭에 대해서도 개발이 진행되어 왔다.
현재 텅스텐을 드라이 에칭하는 가스로서, 드라이 에칭에 채용된 후의 실적이 많고 또한 사용상의 취급도 용이하다는 이유에서, 염소(Cl2)와 6불화 유황(sulphur hexafluoride)(SF6)의 혼합 가스가 검토되고 있다. 6불화 유황은 플라즈마 중에서 분해되어 대량의 F 라디칼(fluorine radical)과 F 이온(fluorine ion)이 발생한다. 따라서 이 6불화 유황을 드라이 에칭에 사용하면, W＋6F→WF6↑의 반응에 의해 고속으로 텅스텐을 에칭할 수 있다.
그러나, 드라이 에칭에서는 미시적(微視的)으로 반응 생성물의 축적, 에칭 종(etching seed)의 흡착, 에칭 종의 반응, 에칭 종의 탈리(脫離)가 피에칭막의 표면에서 단시간의 사이클로 반복되고 있다. 그러므로, 에칭 속도가 상대적으로 느린 경우, 피에칭막의 표면을 미시적으로 보면, 도 1에 도시한 바와 같이 막 표면의 요철이 적고, 즉 표면이 평탄화되어 있다. 그러나, 에칭 속도가 상대적으로 빠른 경우, 피에칭막의 표면을 미시적으로 보면, 도 2에 도시한 바와 같이 막 표면의 요철이 크고, 즉 표면이 거칠게 되어 있다.
6불화 유항과 같은 고차(高次)의 불소계 가스에서는 불소가 대량으로 발생한다. 그러므로, 텅스텐을 드라이 에칭하는 가스로서 6불화 유황을 사용한 경우 텅스텐의 에칭 속도가 빨라진다. 에칭 속도가 단순히 빨라진다는 것은 텅스텐을 에칭한다는 관점에서 특별히 문제는 없다. 그러나, 텅스텐막의 하층에 텅스텐과 에칭의 선택성을 충분히 가지고 있지 않은 다른 재료의 박막(薄膜)이 형성되어 있는 경우에는, 텅스텐의 드라이 에칭 시에 발생한 표면의 요철이 하층 재료의 작용에 영향을 미쳐 문제가 발생한다. 특히, 게이트 길이가 0.13㎛ 이후 세대의 MOSFET 등의 반도체 장치에서는 게이트 절연막의 막 두께가 수 ㎚ 오더(order) 또는 그 이하이기 때문에, 텅스텐의 에칭 시에 형성되는 표면의 요철이 과도하게 크면 이 요철이 게이트 절연막에 도달하여 파괴할 가능성이 있다.
또, 에칭 반응에 개재되는 이온은 기판의 가장 바깥쪽 표면에서의 입자의 입사(入射) 분포 폭을 기판 설치 전극에 인가한 바이어스(bias)에 의해 제어 가능하지만, 에칭 반응에 개재되는 라디칼은 하전(荷電) 입자가 아니므로 기판의 가장 바깥쪽 표면에서의 입자의 입사 분포 폭을 제어하는 것이 곤란하다. 따라서, 이온에 대해 상대적으로 라디칼이 적어지는 에칭 가스를 사용한 경우, 도 3에 도시한 바와 같이 세선(細線)이 밀집된 영역과 세선이 고립된 영역에서 에칭 속도가 거의 변하지 않지만, 이온에 대해 상대적으로 라디칼이 많아지는 에칭 가스를 사용한 경우, 마이크로로딩 효과(microloading effect)가 큰 작용을 미쳐 도 4에 도시한 바와 같이 세선이 밀집된 영역에서는 에칭 속도가 느려지고 세선이 고립된 영역에서는 에칭 속도가 빨라진다.
불소는 일반적으로 플라즈마 중에서의 라디칼의 생성에서 소멸까지의 시간이 길다. 그러므로, 6불화 유황과 같이 가스 분자 중에 대량의 불소를 함유하는 가스의 경우 F 라디칼의 발생량도 많아진다. 따라서, 텅스텐을 드라이 에칭하는 가스로서 6불화 유황과 같은 고차의 불소계 가스를 사용하면, 플라즈마 중에서의 라디칼의 양이 상대적으로 많아지고, 그 결과 동일 칩 내의 마스크 패턴의 상위(相違)에 의해 에칭 속도를 균일하게 할 수 없어 양호한 형상 제어성을 얻을 수 없다.
본 발명은 이와 같은 실정을 감안하여 이루어진 것으로, 에칭 표면을 평탄화하여 양호한 형상 제어성이 얻어지는 텅스텐의 드라이 에칭 방법을 제공하는 것을 목적으로 한다.
또 본 발명은 양호한 형상 제어성이 얻어지고, 게이트 절연막을 파괴하지 않고 텅스텐이 적층된 게이트 전극을 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
도 1은 에칭 속도가 상대적으로 느린 경우의 피에칭막의 상태를 도시한 모식적인 단면도.
도 2는 에칭 속도가 상대적으로 빠른 경우의 피에칭막의 상태를 도시한 모식적인 단면도.
도 3은 에칭 가스에 함유되어 있는 라디칼이 이온에 대해 상대적으로 적은 경우의 피에칭막의 상태를 도시한 모식적인 단면도.
도 4는 에칭 가스에 함유되어 있는 라디칼이 이온에 대해 상대적으로 많은 경우의 피에칭막의 상태를 도시한 모식적인 단면도.
도 5는 본 발명의 실시예에 의한 반도체 장치의 제조 방법에 의해 실리콘 기판 상에 게이트 절연막을 형성한 상태를 도시한 모식적인 단면도.
도 6은 도 5의 게이트 절연막 상에 폴리실리콘막을 형성한 상태를 도시한 모식적인 단면도.
도 7은 도 6의 폴리실리콘막 상에 반응 장벽막을 형성한 상태를 도시한 모식적인 단면도.
도 8은 도 7의 반응 장벽막 상에 텅스텐막을 형성한 상태를 도시한 모식적인 단면도.
도 9는 도 8의 텅스텐막 상에 오프셋막을 형성한 상태를 도시한 모식적인 단면도.
도 10은 도 9의 오프셋막 상에 반사 방지막을 형성한 상태를 도시한 모식적인 단면도.
도 11은 도 10의 반사 방지막 상에 포토레지스트를 패터닝한 상태를 도시한 모식적인 단면도.
도 12는 도 11의 오프셋막 및 반사 방지막을 에칭한 상태를 도시한 모식적인 단면도.
도 13은 도 12의 텅스텐막을 에칭한 상태를 도시한 모식적인 단면도.
도 14는 도 13의 폴리실리콘막을 에칭한 상태를 도시한 모식적인 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
1：실리콘 기판, 2：게이트 절연막, 3：폴리실리콘막, 4：반응 장벽막, 5：텅스텐막, 6：오프셋막, 7：반사 방지막, 8：포토레지스트, 9：게이트 전극
본 발명의 일 양상에 의하면, 불소계 가스, 염소 또는 브롬화 수소(hydrogen bromide), 산소 및 질소를 함유하는 혼합 가스에 의해 텅스텐을 드라이 에칭하는 단계를 포함하는 드라이 에칭 방법이 제공된다.
본 발명의 다른 양상에 의하면, 하층(下層) 측으로부터 순서대로 다결정 실리콘막 또는 아몰퍼스 실리콘막, 질화 텅스텐막 또는 질화 티탄막 및 텅스텐막을 실리콘 기판 상에 적층하는 단계와, 불소계 가스, 염소 또는 브롬화 수소, 산소 및 질소를 함유하는 혼합 가스에 의해 상기 질화 텅스텐막 또는 질화 티탄막 및 상기 텅스텐막을 드라이 에칭하여 게이트 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법이 제공된다.
본 발명에 의한 드라이 에칭 방법에서는 상기 혼합 가스에 의해 텅스텐을 드라이 에칭하고 이 텅스텐을 소정의 형상으로 가공한다.
또 본 발명에 의한 반도체 장치의 제조 방법에서는 실리콘 기판 상에 하층으로부터 순서대로, 다결정 실리콘막 또는 아몰퍼스 실리콘막 중 어느 한쪽을 형성하고, 질화 텅스텐막 또는 질화 티탄막 중 어느 한쪽을 형성하여 텅스텐막을 형성한다. 계속해서 본 발명에 의한 반도체 장치의 제조 방법에서는 상기 혼합 가스에 의해 상기 질화 텅스텐막 또는 질화 티탄막 및 상기 텅스텐막을 드라이 에칭하여 게이트 전극을 성형한다. 그리고, 상기 질화 텅스텐막 및 상기 질화 티탄막은 다결정 실리콘막 또는 아몰퍼스 실리콘막과 텅스텐막 사이에 형성되어 배리어 층(barrier layer)으로서 기능한다. 그러므로, 이 질화 텅스텐막 및 질화 티탄막은 상기 텅스텐막에 대해 막 두께가 충분히 얇게 형성된다.
상기 혼합 가스에는 불소계 가스, 염소 또는 브롬화 수소 중 어느 한쪽의 가스, 산소 및 질소가 함유되어 있다.
상기 혼합 가스에 함유되는 각 가스의 역할은 다음과 같다.
불소계 가스는 플라즈마 중에서 F 라디칼과 F 이온으로 분리되고 이들이 텅스텐과 결합하여 에칭을 촉진한다.
본 발명에서는 불소계 가스로서 예를 들어 가스 분자 구성 원소 중의 불소 이외의 구성 원소에 대한 불소 원자의 비율이 4 이하인 것을 사용한다. 즉, 불소계 가스의 분자 구성이 MXFY라고 하면 Y／X가 4 이하인 것을 사용한다. 여기서 M은 불소 원자 이외의 원소를 나타내고 F는 불소를 나타낸다. 더 구체적으로는, CF4, CHF3, CH2F2, CHF3등의 가스 분자 구성 원소 중의 불소 원자의 총수가 4 이하이며 또한 탄소 원자를 함유하는 불소계 가스를 사용한다. 이와 같은 불소 원자의 비율이 4 이하인 불소계 가스는 6불화 유황과 같은 고차의 불소계 가스보다 에칭 속도가 느려 텅스텐막에 대해 실용적인 에칭 속도가 된다. 또 이와 같은 불소 원자의 비율이 4 이하인 불소계 가스는 플라즈마 중에서 발생하는 F 라디칼이 F 이온에 대해 상대적으로 적어져 마이크로로딩 효과에 의한 작용이 적어진다.
상기 혼합 가스에는 염소 또는 브롬(bromine) 중 어느 한쪽의 가스가 함유된다. 염소는 산소와 함께 텅스텐의 옥시 할라이드(oxy halide)(WOXClY)를 형성하여 텅스텐의 에칭을 촉진한다. 브롬도 마찬가지로 산소와 함께 텅스텐의 옥시 할라이드(WOXBrY)를 형성하여 텅스텐의 에칭을 촉진한다.
질소는 텅스텐막의 측벽 등을 질화시켜 질화 텅스텐을 형성하여 세선이 고립된 영역에서의 에칭의 진행을 억제한다. 그러므로 질소는 세선이 밀집된 영역에서의 에칭 속도와 세선이 고립된 영역에서의 에칭 속도를 균일하게 한다.
이와 같이 불소계 가스와, 염소 또는 브롬화 수소 중 어느 한쪽의 가스와, 산소와, 질소가 상기 혼합 가스에 함유됨으로써 마이크로로딩 효과를 억제하는 동시에 실용적인 속도로 텅스텐을 에칭한다.
본 발명의 다른 목적, 형태 및 이점은 첨부 도면과 함께 이하의 바람직한 실시예의 상세한 설명에 의해 명백하게 될 것이다.
이하, 본 발명을 적용한 실시예로서, 게이트 전극에 텅스텐을 채용한 MOS형 트랜지스터의 제조 프로세스에 대해 도면을 참조하면서 설명한다.
본 발명을 적용한 실시예의 MOS형 트랜지스터의 제조 공정에서는, 먼저 도 5에 도시한 바와 같이 n형 또는 p형의 실리콘 기판(1) 상의 표면을 열 처리에 의해 산화시켜 게이트 절연막(2)을 형성한다.
계속해서, 도 6에 도시한 바와 같이 실리콘 기판(1) 상의 전체면에 폴리실리콘을 퇴적시켜 폴리실리콘막(3)을 형성한다. 그리고, 게이트 절연막(2) 상에 형성한 폴리실리콘막(3) 대신 아몰퍼스 실리콘막을 형성할 수도 있다. 이 경우, 이후의 고정에서 열 처리를 행하여 퇴적시킨 아몰퍼스 실리콘을 결정화시킨다.
계속해서, 도 7에 도시한 바와 같이 폴리실리콘막(3) 상에 질화 텅스텐 또는 질화 티탄을 퇴적시켜 반응 장벽막(4)을 형성한다. 반응 장벽막(4)의 형성 방법은, 예를 들면 형성된 텅스텐막 또는 티탄막을 질소 분위기 중에서 열 처리함으로써 형성할 수도 있으며, 또 형성된 텅스텐막 또는 티탄막에 대해 플라즈마 질화 처리(plasma nitriding process)나 반응성 이온 스퍼터링(reactive ion sputtering)을 실시함으로써 형성할 수도 있다.
계속해서, 도 8에 도시한 바와 같이 반응 장벽막(4) 상에 텅스텐을 퇴적시켜 텅스텐막(5)을 형성한다.
형성된 폴리실리콘막(3), 반응 장벽막(4) 및 텅스텐막(5)은 도전성(導電性) 재료이며 후술하는 바와 같이 패터닝되어 게이트 전극이 된다.
여기에서 텅스텐은, 종래부터 게이트 전극에 널리 사용되고 있는 텅스텐 실리사이드에 비해 그 비저항이 약 한자리수 작다. 그러므로, 이 텅스텐을 게이트 전극의 재료로 사용함으로써 반도체 장치의 신호 전달을 대폭 단축하는 것이 가능하게 되고, 또 반도체 장치의 고집적화 및 고속화를 도모할 수 있다. 그리고, 텅스텐은 600℃ 정도의 열 처리로 폴리실리콘과 반응하여 실리사이드화되고 저항치가 높아진다. 그러므로, 폴리실리콘막(3)과 텅스텐막(5) 사이에 배리어 층으로서 반응 장벽막(4)을 형성하고 있다. 또 이 반응 장벽막(4)은 배리어 층으로서 기능하는 것이므로 텅스텐막(5)에 대해 막 두께가 충분히 얇게 형성된다.
계속해서, 도 9에 도시한 바와 같이 텅스텐막(5) 상에 질화 실리콘 또는 산화 실리콘을 퇴적시켜 오프셋막(offset film)(6)을 형성한다.
계속해서, 도 10에 도시한 바와 같이 포토리소그래피(photolithography)로 고해상도가 얻어지도록 질화 실리콘(Si3N4)을 퇴적시켜 반사 방지막(7)을 형성한다.
계속해서, 도 11에 도시한 바와 같이 반사 방지막(7) 상에 포토리소그래피와 현상 처리에 의해 포토레지스트(photoresist)(8)를 패터닝한다.
계속해서, 도 12에 도시한 바와 같이 포토레지스트(8)를 마스크로 하여 반사 방지막(7) 및 오프셋막(6)을 드라이 에칭한다.
계속해서, 도 13에 도시한 바와 같이 패터닝한 반사 방지막(7) 및 오프셋막(6)을 마스크로 하여 텅스텐막(5) 및 반응 장벽막(4)을 드라이 에칭한다.
여기에서 사용하는 에칭 가스는 불소계 가스와, 염소 또는 브롬화 수소 중 어느 한쪽의 가스와, 산소와, 질소를 함유하는 혼합 가스이다.
이 혼합 가스에 함유되는 각 가스의 텅스텐막(5)을 에칭할 때의 역할은 다음과 같다.
불소계 가스는 플라즈마 중에서 F 라디칼과 F 이온으로 분리되고 이들이 텅스텐과 결합하여 에칭을 촉진한다.
예를 들면 불소계 가스로서 가스 분자 구성 원소 중의 불소 이외의 구성 원소에 대한 불소 원자의 비율이 4 이하인 것을 사용한다. 즉, 불소계 가스의 분자 구성이 MXFY인 것으로 하면, Y／X가 4 이하인 것을 사용한다. 여기서, M은 불소 원자 이외의 원소를 나타내고 F는 불소를 나타낸다. 더 구체적으로는 CF4, CHF3, CH2F2, CHF3등의 가스 분자 구성 원소 중의 불소 원자의 총수가 4 이하이며 또한 탄소 원자를 함유하는 불소계 가스를 사용한다. 이와 같은 불소 원자의 비율이 4 이하의 불소계 가스는 6불화 유황과 같은 고차의 불소계 가스보다 에칭 속도가 느려 텅스텐막(5)에 대해 실용적인 에칭 속도가 된다. 또 이와 같은 불소 원자의 비율이 4 이하인 불소계 가스는 플라즈마 중에서 발생하는 F 라디칼이 F 이온에 대해 상대적으로 적어져 마이크로로딩 효과에 의한 영향이 적어진다.
이 혼합 가스에는 염소 또는 브롬 중 어느 한쪽 가스가 함유된다. 염소는 산소와 함께 텅스텐의 옥시 할라이드(WOXClY)를 형성하여 텅스텐막(5)의 에칭을 촉진한다. 브롬도 마찬가지로 산소와 함께 텅스텐의 옥시 할라이드(WOXBrY)를 형성하여 텅스텐막(5)의 에칭을 촉진한다.
질소는 텅스텐막(5)의 측벽 등을 질화시켜 질화 텅스텐을 형성하고 세선이 고립된 영역에서의 에칭의 진행을 억제한다. 그러므로 질소는 세선이 밀집된 영역에서의 에칭 속도와 세선이 고립된 영역에서의 에칭 속도를 균일하게 한다.
이와 같이 불소계 가스와, 염소 또는 브롬화 수소 중 어느 한쪽의 가스와, 산소와, 질소가 상기 혼합 가스에 함유됨으로써 마이크로로딩 효과를 억제하는 동시에 실용적인 속도로 텅스텐막(5)을 에칭할 수 있다.
계속해서, 도 14에 도시한 바와 같이 텅스텐막(5) 및 반응 장벽막(4)을 드라이 에칭한 장치와 동일한 장치로, 불소를 함유하지 않는 에칭 가스를 사용하여 연속적으로 폴리실리콘막(3)을 드라이 에칭한다. 폴리실리콘막(3)의 드라이 에칭에서는 폴리실리콘막(3) 상의 자연 산화막의 제거 및 질화 텅스텐의 잔사(殘渣) 제거, 폴리실리콘막(3)의 에칭, 폴리실리콘막(3)의 오버에칭을 연속적으로 행한다.
이상과 같이, 텅스텐막(5), 반응 장벽막(4) 및 폴리실리콘막(3)을 드라이 에칭함으로써 게이트 전극(9)이 실리콘 기판(1) 상에 형성된다. 그후, 불순물 확산 영역으로의 저농도 불순물의 이온 주입, 사이드 월(side wall)의 형성, 불순물 확산 영역으로의 고농도 불순물의 이온 주입, 불순물의 확산, 층간(層間) 절연막 형성 등을 행하여 MOS형 트랜지스터가 완성된다.
이상과 같이 본 발명을 적용한 실시예의 MOS형 트랜지스터의 제조 프로세스에서는, 게이트 전극에 텅스텐을 함유하는 폴리메탈 게이트를 채용하여 고속화 및 미세화를 도모한 MOS형 트랜지스터를 제조할 수 있다.
또 본 발명을 적용한 실시예의 MOS형 트랜지스터의 제조 프로세스에서는, 불소계 가스와, 염소 또는 브롬화 수소 중 어느 한쪽 가스와, 산소와, 질소를 함유하는 혼합 가스를 사용하여 마이크로로딩 효과를 억제하는 동시에 실용적인 속도로 게이트 전극이 되는 텅스텐을 에칭한다. 이에 따라 이 제조 프로세스에서는 마이크로로딩 효과에 의한 영향을 억제함으로써, 동일 칩 내의 패턴의 상위에 의존하지 않고 게이트 전극(9)의 형상을 제어할 수 있다. 또 이 제조 프로세스에서는 실용적인 속도에 의해 텅스텐막(5) 및 질화 텅스텐 또는 질화 티탄으로 이루어지는 반응 장벽막(4)을 에칭함으로써, 게이트 전극(9)의 에칭 표면을 평탄하게 가공할 수 있어 하층에 형성된 게이트 절연막(2) 등의 물리적인 손상을 없애고, 그 결과 텅스텐막(5)과 폴리실리콘막(4)을 연속적으로 에칭할 수 있다.
[실시예]
다음에, 게이트 전극에 폴리메탈 게이트를 채용한 MOS형 트랜지스터의 제조 프로세스의 실시예를 설명한다.
제1 실시예
먼저 게이트 전극에 폴리메탈 게이트를 채용한 MOS형 트랜지스터의 제조 프로세스의 제1 실시예를 설명한다. 이 제1 실시예는 반응 장벽막(4) 및 텅스텐막(5)의 에칭 처리에 ECR(Electron Cyclotron Resonance) 반응성 이온 플로 에칭 장치를 사용하고 불소계 가스로 CF4를 사용한 예이다.
먼저, 실리콘 기판(1) 상에 막 두께가 2.5㎚인 게이트 절연막(2)을 형성하였다. 다음에 LPCVD 장치에 의해 실리콘 기판(1) 상의 전체면에 막 두께 100㎚의 폴리실리콘막(3)을 형성하였다. 다음에, 스퍼터링 장치에 의해 폴리실리콘막(3) 상에 막 두께 5㎚의 텅스텐을 형성하였다. 다음에, 이 막 두게 5㎚의 텅스텐을 질소 분위기 중의 850℃에서 10분간 어닐링(annealing) 처리하여 질화 텅스텐으로 이루어지는 반응 장벽막(4)을 형성하였다. 다음에, 스퍼터링 장치에 의해 반응 장벽막(4) 상에 막 두께 100㎚의 텅스텐막(5)을 형성하였다.
계속해서, LPCVD 장치에 의해 텅스텐막(5) 상에 막 두께 150㎚의 질화 실리콘막을 오프셋막(6)으로서 형성하였다. 다음에 플라즈마 CVD 장치에 의해 오프셋막(6) 상에 막 두께 30㎚의 산화 질화 실리콘(SiON)으로 이루어지는 반사 방지막(7)을 형성하였다.
계속해서, 엑시머 레이저 스텝퍼(excimer laser stepper)를 사용하여 반사 방지막(7) 상에 포토레지스트(8)를 패터닝하였다.
계속해서, 포토레지스트(8)를 마스크로 하여 질화 실리콘으로 이루어지는 오프셋막(6) 및 산화 질화 실리콘(SiON)으로 이루어지는 반사 방지막(7)을 좁은 갭(gap)을 가지는 병행 평판형(竝行平板型)의 산화막 에칭 장치에 의해 드라이 에칭하였다. 이때의 에칭 조건은 다음과 같다.
오프셋막(6) 및 반사 방지막(7)의 드라이 에칭 조건
압력 ：130Pa
RF 전력 ：1000W (13.56MHz)
가스 유량 ：CF4(95ml／min)
：Ar (950ml／min)
전극 온도 ：40℃
계속해서, 패터닝한 오프셋막(6)을 마스크로 하여 텅스텐막(5) 및 반응 장벽막(4)을 ECR 반응성 이온 플로 에칭 장치(ECR reactive ion flow etching apparatus)에 의해 드라이 에칭하였다. ECR 반응성 이온 플로 에칭 장치는 이온 소스(ion source)에 의해 플라즈마 플로(plasma flow)를 분산시키고 플라즈마 플로 내에 놓인 기판을 에칭하는 장치이다. 이때의 에칭 조건을 다음과 같다.
텅스텐막(5) 및 반응 장벽막(4)의 드라이 에칭 조건
압력 ：0.3Pa
마이크로파 전력 ：800W (2.45GHz)
웨이퍼 전력의 RF 전력 ：50W (400kHz)
가스 유량 ：Cl2(15ml／min)
：CF4(30ml／min)
：N2(10ml／min)
：O2(20ml／min)
전극 온도 ：30℃
계속해서, 반응 장벽막(4) 및 텅스텐막(5)을 에칭한 동일한 ECR 반응성 이온 플로 에칭 장치에 의해 연속적으로 폴리실리콘막(3)을 드라이 에칭하고 게이트 전극(9)을 패터닝하였다. 이때의 에칭 조건은 다음과 같다.
폴리실리콘막(3) 상의 자연 산화막의 제거 및 질화 텅스텐의 잔사 제거 조건
압력 ：0.5Pa
마이크로파 전력 ：400W (2.45GHz)
웨이퍼 전력 RF 전력 ：50W (400kHz)
가스 유량 ：Cl2(120ml／min)
전극 온도 ：40℃
에칭 시간 ：10초
폴리실리콘막(3)의 에칭 조건
압력 ：0.5Pa
마이크로파 전력 ：400W (2.45GHz)
웨이퍼 전력의 RF 전력 ：25W (400kHz)
가스 유량 ：Cl2(15ml／min)
：HBr (95ml／min)
：O2(5ml／min)
전극 온도 ：40℃
그리고, 에칭 시간은 SiCl2의 발광 파장 계측에 의해 자동적으로 종점(終點)을 판정하여 결정하였다.
폴리실리콘막(3)의 오버에칭 조건
압력 ：0.5Pa
마이크로파 전력 ：400W (2.45GHz)
웨이퍼 전력 RF 전력 ：20W (400kHz)
가스 유량 ：HBr (100ml／min)
：O2(10ml／min)
전극 온도 ：40℃
에칭 시간 ：20초
계속해서, 이 폴리실리콘막(3)의 에칭 처리 후, 불순물 확산 영역으로의 저농도 불순물의 이온 주입, 사이드 월의 형성, 불순물 확산 영역으로의 고농도 불순물의 이온 주입, 불순물의 확산, 층간 절연막의 형성 등을 행하여 MOS형 트랜지스터를 제조하였다.
이상과 같은 제1 실시예에서는 질화 실리콘으로 이루어지는 오프셋막(6), 텅스텐막(5), 질화 텅스텐으로 이루어지는 반응 장벽막(4), 폴리실리콘막(3)으로 구성되는 게이트 전극을 이방성(異方性) 형상으로 가공할 수 있었다.
제2 실시예
다음에, 게이트 전극에 폴리메탈 게이트를 채용한 MOS형 트랜지스터의 제조 프로세스의 제2 실시예를 설명한다. 이 제2 실시예는 반응 장벽막(4) 및 텅스텐막(5)의 에칭 처리에 유도 결합형 플라즈마(inductively coupled plasma；ICP) 에칭 장치를 사용하고 불소계 가스로 CHF3를 사용한 예이다.
이 제2 실시예에서는, 질화 실리콘으로 이루어지는 오프셋막(6) 및 산화 질화 실리콘(SiON)으로 이루어지는 반사 방지막(7)을 좁은 갭을 가지는 병행 평판형의 산화막 에칭 장치에 의해 드라이 에칭할 때까지, 전술한 제1 실시예와 동일한 처리를 행하였다.
계속해서, 패터닝한 오프셋막(6)을 마스크로 하여 텅스텐막(5) 및 반응 장벽막(4)을 유도 결합형 플라즈마(ICP) 에칭 장치에 의해 드라이 에칭하였다.
텅스텐막(5) 및 반응 장벽막(4)의 드라이 에칭 조건
압력 ：0.4Pa
ICP의 RF 전 력 ：600W (12.56MHz)
웨이퍼 전력의 RF 전력 ：80W (13.56MHz)
가스 유량 ：Cl2(60ml／min)
：CHF3(15ml／min)
：N2(10ml／min)
：O2(10ml／min)
전극 온도 ：40℃
계속해서, 반응 장벽막(4) 및 텅스텐막(5)을 에칭한 동일한 ICP 에칭 장치에 의해 연속적으로 폴리실리콘막(3)을 드라이 에칭하여 게이트 전극(9)을 패터닝하였다. 이때의 에칭 조건은 다음과 같다.
자연 산화막의 제거 및 질화 텅스텐의 잔사 제거 조건
압력 ：0.4Pa
ICP의 RF 전력 ：500W (13.56MHz)
웨이퍼 전력의 RF 전력 ：100W (12.56MHz)
가스 유량 ：Cl2(100ml／min)
전극 온도 ：40℃
에칭 시간 ：10초
폴리실리콘막(3)의 에칭 조건
압력 ：6.5Pa
ICP의 RF 전력 ：600W (13.56MHz)
웨이퍼 전력의 RF 전력 ：120W (12.56MHz)
가스 유량 ：HBr (120ml／min)
：O2(3ml／min)
전극 온도 ：40℃
그리고, 에칭 시간은 SiCl2의 발광 파장 계측에 의해 자동적으로 종점을 판정하여 결정하였다.
폴리실리콘막(3)의 오버에칭 조건
압력 ：6.5Pa
ICP의 RF 전력 ：600W (13.56MHz)
웨이퍼 전력의 RF 전력 ：100W (12.56MHz)
가스 유량 ：HBr (120ml／min)
：O2(5ml／min)
전극 온도 ：40℃
에칭 시간 ：30초
계속해서, 이 폴리실리콘막(3)의 에칭 처리 후, 불순물 확산 영역으로의 저농도 불순물의 이온 주입, 사이드 월의 형성, 불순물 확산 영역으로의 고농도 불순물의 이온 주입, 불순물의 확산, 층간 절연막의 형성 등을 행하여 MOS형 트랜지스터를 제조하였다.
이상과 같은 제2 실시예에서는, 질화 실리콘으로 이루어지는 오프셋막(6), 텅스텐막(5), 질화 텅스텐으로 이루어지는 반응 장벽막(4), 폴리실리콘막(3)으로 구성되는 게이트 전극을 이방성(異方性) 형상으로 가공할 수 있었다.
제3 실시예
다음에, 게이트 전극에 폴리메탈 게이트를 채용한 MOS형 트랜지스터의 제조 프로세스의 제3 실시예를 설명한다. 이 제3 실시예는 반응 장벽막(4) 및 텅스텐막(5)의 에칭 처리에 유도 결합형 플라즈마(ICP) 에칭 장치를 사용하고 불소계 가스로 CH2F2를 사용한 예이다.
이 제3 실시예에서는, 질화 실리콘으로 이루어지는 오프셋막(6) 및 산화 질화 실리콘(SiON)으로 이루어지는 반사 방지막(7)을 좁은 갭을 가지는 병행 평판형의 산화막 에칭 장치에 의해 드라이 에칭할 때까지, 전술한 제1 및 제2 실시예와 동일한 처리를 행하였다.
계속해서, 패터닝한 오프셋막(6)을 마스크로 하여 텅스텐막(5) 및 반응 장벽막(4)을 유도 결합형 플라즈마(ICP) 에칭 장치에 의해 드라이 에칭하였다. 이때의 에칭 조건은 다음과 같다.
텅스텐막(5) 및 반응 장벽막(4)의 드라이 에칭 조건
압력 ：0.4Pa
ICP의 RF 전력 ：600W (12.56MHz)
웨이퍼 전력의 RF 전력 ：90W (13.56MHz)
가스 유량 ：Cl2(80ml／min)
：CH2F2(20ml／min)
：N2(5ml／min)
：O2(5ml／min)
전극 온도 ：40℃
계속해서, 반응 장벽막(4) 및 텅스텐막(5)을 에칭한 동일한 ICP 에칭 장치에 의해 연속적으로 폴리실리콘막(3)을 드라이 에칭하고 게이트 전극(9)을 패터닝하였다. 이때의 에칭 조건은 다음과 같다.
폴리실리콘막(3) 상의 자연 산화막의 제거 및 질화 텅스텐의 잔사 제거 조건
압력 ：0.4Pa
ICP의 RF 전력 ：500W (13.56MHz)
웨이퍼 전력의 RF 전력 ：100W (12.56MHz)
가스 유량 ：Cl2(100ml／min)
전극 온도 ：40℃
에칭 시간 ：10초
폴리실리콘막(3)의 에칭 조건
압력 ：6.5Pa
ICP의 RF 전력 ：600W (13.56MHz)
웨이퍼 전력의 RF 전력 ：120W (12.56MHz)
가스 유량 ：HBr (120ml／min)
：O2(3ml／min)
전극 온도 ：40℃
그리고, 에칭 시간은 SiCl2의 발광 파장 계측에 의해 자동적으로 종점을 판정하여 결정하였다.
폴리실리콘막(3)의 오버에칭 조건
압력 ：6.5Pa
ICP의 RF 전력 ：600W (13.56MHz)
웨이퍼 전력의 RF 전력 ：100W (12.56MHz)
가스 유량 ：HBr (120ml／min)
：O2(5ml／min)
전극 온도 ：40℃
에칭 시간 ：30초
계속해서, 이 폴리실리콘막(3)의 에칭 처리 후, 불순물 확산 영역으로의 저농도 불순물의 이온 주입, 사이드 월의 형성, 불순물 확산 영역으로의 고농도 불순물의 이온 주입, 불순물의 확산, 층간 절연막의 형성 등을 행하여 MOS형 트랜지스터를 제조하였다.
이상과 같은 제3 실시예에서는, 질화 실리콘으로 이루어지는 오프셋막(6), 텅스텐막(5), 질화 텅스텐으로 이루어지는 반응 장벽막(4), 폴리실리콘막(3)으로 구성되는 게이트 전극을 이방성(異方性) 형상으로 가공할 수 있었다.
이상과 같이 본 발명에 의한 에칭 방법에서는, 불소계 가스와, 염소 또는 브롬화 수소 중 어느 한쪽의 가스와, 산소와, 질소를 함유하는 혼합 가스를 사용하여 마이크로로딩 효과를 억제하는 동시에 실용적인 속도로 텅스텐을 에칭한다. 이에 따라 본 발명에 의한 에칭 방법에서는, 마이크로로딩 효과에 의한 영향을 억제함으로써 가공할 패턴의 형상에 의존하지 않고 텅스텐의 형상을 제어할 수 있다. 또 본 발명에 의한 에칭 방법에서는, 실용적인 속도에 의해 텅스텐을 에칭함으로써 텅스텐의 에칭 표면을 평탄하게 가공할 수 있어 하층에 형성된 재료의 특성에 영향을 주지 않는다.
또 본 발명에 의한 반도체 장치의 제조 방법에서는, 불소계 가스와, 염소 또는 브롬화 수소 중 어느 한쪽의 가스와, 산소와, 질소를 함유하는 혼합 가스를 사용하여 마이크로로딩 효과를 억제하는 동시에 실용적인 속도로 게이트 전극이 되는 텅스텐을 에칭한다. 이에 따라 본 발명에 의한 반도체 장치의 제조 방법에서는, 게이트 전극의 저항치를 낮출 수 있어 트랜지스터의 저전력화 및 고속화를 도모할 수 있다. 또 본 발명에 의한 반도체 장치의 제조 방법에서는, 마이크로로딩 효과에 의한 영향을 억제함으로써 동일 칩 내의 패턴의 상위에 의존하지 않고 게이트 전극의 형상을 제어할 수 있다. 또 본 발명에 의한 반도체 장치의 제조 방법에서는, 실용적인 속도에 의해 텅스텐 및 질화 텅스텐 또는 질화 티탄을 에칭함으로써, 게이트 전극의 에칭 표면을 평탄하게 가공할 수 있어 하층에 형성된 게이트 절연막 등의 물리적인 손상을 없애고, 그 결과 텅스텐과 다결정 실리콘 또는 아몰퍼스 실리콘을 연속적으로 에칭할 수 있다.
이상 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 이하의 특허청구범위의 사상 및 범위로부터 벗어나지 않고 여러 가지 변경 및 변형을 가할 수 있음을 이해할 수 있을 것이다.

Claims (8)

  1. 불소계 가스, 염소 또는 브롬화 수소(hydrogen bromide), 산소 및 질소를 함유하는 혼합 가스에 의해 텅스텐을 드라이 에칭하는 단계를 포함하는 드라이 에칭 방법.
  2. 제1항에 있어서,
    상기 불소계 가스는 가스 분자 구성 원소 중의 불소 이외의 구성 원소에 대한 불소 원자의 비율이 4 이하(가스 분자 구성이 MXFY의 경우, Y／X≤4이며, 여기서 M은 불소 원자 이외의 원소, F는 불소임)인 드라이 에칭 방법.
  3. 제2항에 있어서,
    상기 불소계 가스는 가스 분자 구성 원소 중의 불소 원자의 총수가 4 이하이며 또한 탄소 원자를 함유하는 드라이 에칭 방법.
  4. 하층(下層) 측으로부터 순서대로 다결정 실리콘막 또는 아몰퍼스 실리콘막, 질화 텅스텐막 또는 질화 티탄막 및 텅스텐막을 실리콘 기판 상에 적층하는 단계와,
    불소계 가스, 염소 또는 브롬화 수소, 산소 및 질소를 함유하는 혼합 가스에 의해 상기 질화 텅스텐막 또는 질화 티탄막 및 상기 텅스텐막을 드라이 에칭하여 게이트 전극을 형성하는 단계를
    포함하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    불소를 함유하지 않는 가스에 의해 상기 다결정 실리콘막 또는 아몰퍼스 실리콘막을 드라이 에칭하여 게이트 전극을 형성하는 반도체 장치의 제조 방법.
  6. 제4항에 있어서,
    산화 실리콘 또는 질화 실리콘에 의해 마스크를 형성하여 드라이 에칭하는 반도체 장치의 제조 방법.
  7. 제4항에 있어서,
    상기 불소계 가스는 가스 분자 구성 원소 중의 불소 이외의 구성 원소에 대한 불소 원자의 비율이 4 이하(가스 분자 구성이 MXFY의 경우, Y／X≤4이며, 여기서 M은 불소 원자 이외의 원소, F는 불소임)인 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 불소계 가스는 가스 분자 구성 원소 중의 불소 원자의 총수가 4 이하이며 또한 탄소 원자를 함유하는 반도체 장치의 제조 방법.
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