KR20000067881A

KR20000067881A - 진공 장치용 강체 박막 윈도우

Info

Publication number: KR20000067881A
Application number: KR1019997000318A
Authority: KR
Inventors: 메이어글렌에이.; 시알로디노알.; 미어스부스알.; 첸하오-린; 와칼로풀로스조지
Original assignee: 린다 에스. 스티븐슨; 더 리전트 오브 더 유니버시티 오브 캘리포니아; 워칼로 푸로스 죠지; 아메리칸 인터내셔날 테크놀로지스 인코포레이티드
Priority date: 1996-07-19
Filing date: 1997-07-18
Publication date: 2000-11-25
Also published as: EP0912351A1; AU3884997A; DE69711049T2; EP0912351A4; JP2000517461A; DE69711049D1; US6002202A; WO1998003353A1; EP0912351B1

Abstract

대기압에 견딜수 있는 박막 윈도우(30)는 광 리토그래피 및 습윤 화학 에칭 기술을 사용하여 제조되고 또 다음과 같은 2 이상의 층을 포함한다: 에칭 정지층(10) 및 보호 장벽층(20). 또한, 윈도우 구조는 윈도우의 폭 방향으로 형성된 일련의 지지 리브(36)를 포함한다. 윈도우는 전형적으로 붕소-도핑된 실리콘 및 실리콘 질화막으로 제조되고 또 전자선 총 및 x-선 검출기와 같은 기구에 유용하다. 전자선 총에서, 윈도우는 전자를 방해하지 않고 또 총 튜브 제조 공정 중에 우수한 총 성능 및 잔존율을 나타낸다.

Description

진공 장치용 강체 박막 윈도우{RIGID THIN WINDOWS FOR VACUUM APPLICATIONS}

박막 윈도우는 주변 분위기, 가스 분위기, 또는 액체와 같은 다른 환경으로부터 진공 분위기를 분리하는 것이 필요한 장치에 사용된다. 이들 진공 장치는 전자 및 이온총, x-선 튜브, x-선 검출기, 및 다른 전자기 방사선 또는 하전되거나 또는 중성 입자가 투사하는 챔버를 포함한다. 윈도우는 윈도우를 통과하는 입자의 광선 또는 방사선을 크게 방해하지 않으면서, 압력차 및 고온 환경에 견딜 수 있어야 한다.

박막 윈도우는 잉크 및 페이트의 급속 경화, 종이 제품의 표면 처리, 및 유기 폐수 용매를 분해시키기 위한 산업에 사용되는 전자선에서 중요하게 사용된다. 이들 장치에 전형적으로 사용되는 전자선 튜브는 두께 15 미크론의 티탄 호일로 제조된 전자 윈도우를 갖는다. 이 전자 윈도우는 전자가 통과할 수 있을만큼 얇고, 가스 불투과성이고, 또 압력 강하 분위기를 견딜 수 있을만한 충분한 강도를 가져야 한다. 이들 총은 150 내지 175 킬로볼트 범위에서 전형적으로 조작한다.

전자총 설계에서 최근의 진보는 훨씬 낮은 전압에서도 전자총의 조작이 허용된다. 이들 개량된 전자총은 펌핑을 요하지 않고 또 공기중에서 100 킬로볼트 이하 및 25 킬로볼트 정도의 낮은 전압으로 전자선을 충분히 제조하도록 설계되어 있다. 이 전자총의 필수 부품은 주위 압력(1 atm)을 견딜 수 있고 또 전자 소스에 의해 발생된 전자가 진공화된 쪽에서 외부로 투과될 수 있는 수 미크론 두께로 얇은 윈도우이다. 윈도우는 평방 센티미터 당 수 밀리암페어의 전자 유동 밀도를 50 킬로볼트에서 90%의 효율로 수 천 시간동안 공기로 투과할 수 있어야 한다. 또한, 윈도우는 전자 튜브에 부착시키기 위한 고온 결합 조작에 견딜 수 있어야 한다.

전자선 윈도우를 제조하는 방법은 1984년 8월 28일 노이커만스가 발표한 미국 특허 제 4,468,282호에서 논의되어 있다. 이 전자 투과성 윈도우는 기판 상에 불활성, 고강도, 낮은 원자수 재료의 단층을 퇴적시킴으로써 제조한다. 이 윈도우 패턴을 광 리토그래피 기술로 한정하고 또 그 기판을 에칭하여 윈도우 구조를 남긴다. 노이커만스는 제조 및 결합 공정에 의해 파손되기 쉬운 단순한 단층 윈도우를 제조하였다.

윈도우 내구성이 상당히 증가하고 또 부식성이 매우 큰 환경을 포함하는 다양한 환경하에서 윈도우를 사용할 수 있는 개량된 윈도우 구조 및 조성물이 개발되었다. 본 발명은 강체 지지 프레임 구조를 갖는, 전자총 성능이 우수하고 또 윈도우 결합 공정 중에 윈도우 잔존율이 개량된 미세 가공된 2-재료 윈도우를 제공한다.

본 발명은 전자총 또는 x-선 검출기와 같은 진공 장치용 강체 박막 윈도우의 제조에 관한 것이다. 특히, 윈도우는 광 리토그래피 및 습식 화학 에칭 기술을 사용하여 제조된다.

도 1A 내지 1H는 본 발명에 따른 윈도우 제조 공정도.

도 2는 고형분 소스 도핑을 위한 실리콘 웨이퍼 탑재 배치도.

도 3은 (100) 실리콘 에칭의 기하학적 개략도.

도 4A는 수직 윈도우 지지 리브를 갖는 이방성 에칭된 U-자형 실리콘 구조도.

도 4B는 깔때기형 윈도우 지지 리브를 갖는 이방성 V-자형 실리콘 구조도.

도 5A는 본 발명에 따른 리브형 윈도우 구조의 평면도.

도 5B는 본 발명에 따른 리브형 윈도우 구조의 단면도.

본 발명은 내진공성 윈도우로서 사용되는 박막형 강체 윈도우를 제조하는 방법이다. 이들 윈도우는 전자총, 저전압 전자총, 이온총, x-선 튜브, x-선 검출기, 또는 다른 전자기 방사선 또는 하전되거나 또는 중성 입자가 투과하는 챔버와 같은 장치에 사용될 수 있다. 윈도우 설계 및 조성물은 제조 수율 및 윈도우의 수명을 크게 개량시키는 우수한 구조적 안정성을 제공한다. 윈도우는 전형적으로 한 층은 에칭 정지층이고, 또다른 층은 보호 강화 장벽으로서 작용하는 2개 이상의 박막층을 갖는 실리콘의 단결정으로부터 제조된다. 윈도우는 단결정 실리콘의 정밀 습식 이방성 에칭에 의해 제조한다.

윈도우는 전형적으로 2-면 연마 (100) 배향된 단결정 실리콘 웨이퍼로부터 제조된다. 웨이퍼는 바람직하게는 고온 확산 공정에 의해 도핑하거나 또는 도핑된 에피택셜, 응력 보상된 실리콘의 도포에 의해 퇴적하여 에칭 정지층을 형성한다. 이후, 웨이퍼를 실리콘 질화물과 같은 낮은 응력 장벽층으로 도포한다. 먼저, 상기 웨이퍼를 광레지스트 접착 촉진제로 도포한 다음, 연화 베이킹한 포지티브 광레지스트로 도포한다. 웨이퍼의 후면을 패턴화하고, 또 이 웨이퍼를 배향시켜 윈도우가 실리콘의 결정 배향에 평행하도록 한다. 실리콘 질화물을 광레지스트가 없는 영역에서 에칭한 다음, 광레지스트를 제거한다. 이소프로필 알코올과 함께 44% 수산화 칼륨 용액을 사용하여 웨이퍼를 습식 이방성 실리콘 에칭한다. 실리콘 에칭은 제1 도핑층에서 효과적으로 정지된다.

바람직한 실시형태에서, 윈도우는 (100) 실리콘 웨이퍼 상에서 2개의 재료 층으로 구성되며: 상층은 저응력, 저압 화학 증착(LPCVD) 실리콘 질화물 약 2,500 내지 3,000 Å을 포함하고, 또 하층은 붕소 또는 인을 도핑한 게르마늄 변형 보상된 에피택셜 실리콘 약 0.5 내지 3 ㎛를 포함한다. 웨이퍼를 패턴화하고 또 에칭하여 윈도우의 폭 방향으로 일정 간격으로 평행한 깔때기형 실리콘 지지 리브(rib)를 포함한다. 또한, 윈도우는 실리콘 지지 프레임에 의해 더 지지된다.

전자총 윈도우에 대해, 도핑된 실리콘 층은 강도 및 도전성 경로를 제공하여 윈도우 상에서 전하 생성을 제거한다. 총 조작 도중에, 이온화된 가스 화학종에 노출시키면, 저응력 LPCVD 실리콘 질화물 층은 이들 이온에 대해 내약품성이 있는 장벽을 제공하고 또 윈도우의 기계적 강도를 보강한다. 또한, 실리콘 질화물 층은 실리콘 에칭 공정 도중에 마스크 또는 보호 장벽으로서 작용한다.

본 발명은 전자총과 같은 진공 장치용 박막 윈도우를 제조하는 방법이다. 윈도우는 2 이상의 층을 포함하는 실리콘 웨이퍼로부터 제조되며: 1층은 에칭 정지층으로서 작용하고 또 다른 1층은 윈도우의 기계적 강도를 보강하는 보호 장벽으로서 작용한다. 다-재료 윈도우는 습식 이방성 에칭 기술을 사용하여 에칭하고 또 윈도우의 폭 방향으로 평행한 지지 리브를 포함하는데, 이는 이들의 수명 및 내구성을 증대시킨다.

기판 재료

본 발명에 따른 윈도우를 제조하기 위한 전형적인 기판 재료는 반도체 등급 실리콘이다. 2개의 기본적인 실리콘 반도체 등급이 시판되고 있다: 1등급 및 시험 등급. 1등급 실리콘 웨이퍼는 전형적으로 반도체 소자의 제조용으로 사용되고 또 본 발명의 내진공성 윈도우용으로 적합하다. 시험 등급 재료는 전형적으로 공정 특성화 연구를 위해 사용되고 또 실제 반도체 소자의 제조에는 사용되지 않으며, 윈도우를 제조하는데 사용되어서도 안된다. 에칭 공정 중에, 시험 등급 실리콘에서 발견되는 산소 함유 및 단층이 실리콘 막에서 핀홀 형성을 유발할 수 있다. 또한, 심하게 가늘어지거나 또는 휘어진 웨이퍼는 불균일한 에칭을 유발할 수 있다. 본 발명의 윈도우 설계는 2면 연마 (100) 배향된 단결정 실리콘 웨이퍼를 사용한다. 몇몇 전자총 윈도우는 (110) 실리콘 웨이퍼로부터 제조되었고, 이는 넓이 100 ㎛의 수직벽 리브가 구조 지지를 위해 실리콘에서 에칭될 수 있게 한다. (110) 웨이퍼는 고가이고 또 (100) 웨이퍼 만큼 쉽게 구입할 수 없기 때문에, (100) 배향 실리콘이 바람직하다.

윈도우 제조 공정의 모든 단계에 대해 청정 실리콘 웨이퍼 표면이 필수적이다. 입자 유기 및 무기 표면 오염 물질은은 제조 수율 및 성능을 크게 감소시킬 수 있다. 고급 반도체 제조에 사용되는 주요 실리콘 웨이퍼 세정 공정은 RCA 연구실에서 개발되었다. 이들 세정 공정(RCA-형 습식 세정 공정이라 함)은 실리콘 웨이퍼의 표면으로부터 입자, 유기, 금속성, 및 무기 오염 물질을 제거한다. RCA 세정은 표준 세정 1(SC-1) 및 표준 세정 2(SC-2)으로 불리는 2개의 단계를 사용한다.

SC-1 단계는 탈이온수(H₂O), 30% 과산화수소(H₂O₂), 및 수산화암모늄(NH₄OH)의 부피비 5: 1: 1 용액을 75℃에서 10분 동안 사용한 다음, 탈이온수로 세척한다. 이 단계는 입자, 유기 오염물질 및 다음과 같은 금속 오염물질을 제거한다: IB족, IIB족, Au, Ag, Cu, Ni, Cd, Co 및 Cr. 세정 공정 중에 용액 온도는 75℃±5℃로 유지되어야 한다. SC-1 용액은 실리콘 표면 상에서 원래의 산화물 층을 용해하고 또 재성장시키기 때문에, 입자는 쉽게 대체되고 또 제거된다.

SC-2 단계는 탈이온수(H₂O), 30% 과산화수소(H₂O₂), 및 38% 염산(HCl)의 부피비 6: 1: 1의 혼합물을 사용한다. 용액 온도를 75℃로 유지한다. 75℃±5℃의 SC-2 용액에 웨이퍼를 침지시킨 다음, 탈이온수로 세척한다. SC-2 용액은 미량 금속(Al, Fe, Mg, Zn) 및 알칼리 이온을 제거한다. SC-2 용액에서 염산은 실리콘을 에칭하거나 또는 산화시키지 못하기 때문에, 이 공정은 SC-1 공정에 비해 공정 변동에 대해 내성이 있다.

에칭 정지층 형성

실리콘 기판을 세정한 후, 도 1A 내지 H에 도시한 공정을 사용하여 윈도우를 제조한다. 도 1A는 "에칭 정지" 층(10)을 실리콘 웨이퍼(12)로 혼입하는 제1단계를 도시하고 있다. 층(10)은 에칭 공정을 효과적으로 정지하고, 이후 윈도우를 제조하기 위해 웨이퍼(12)를 에칭한다. 층(10)은 도핑된 실리콘, 또는 도전성 탄화물, 질화물, 또는 붕화물로 구성될 수 있다. 그 예는 B₄C, HfC, NbC, TiC, ZrC, AlN, HfN, NbN, Nb₂N, TiN, TaN, Ta₂N, ZrN, HfB₂, NbB₂, TaB₂, TiB₂및 ZrB₂를 포함한다. 바람직한 실시형태에서, 두께 약 0.5 내지 3 ㎛의 도핑된 실리콘 또는 도핑된 실리콘 탄화물로 에칭 정지층(10)을 형성한다.

윈도우를 제조하기 위해 사용되는 이방성 에칭제가 실리콘 기판에서 고농도의 특정 도펀트에 민감하기 때문에 도핑된 실리콘이 유리하므로, 에칭 공정은 상당히 도핑된 실리콘층에서 효과적으로 정지한다. "p-형" 또는 "n-형"의 이들 도펀트를 결정 성장 중에 실리콘에 부가하여 고유 저항 및 도전율 형태를 변화시킨다. 붕소는 가장 통상적으로 사용되는 p-형 도펀트이다. N-형 도펀트는 인, 안티몬, 및 비소를 포함하며, 인이 가장 통상적으로 사용된다. 특히, 붕소에 대해, 알칼리성 이방성 실리콘 에칭제에서 〈100〉 방향의 실리콘 에칭 속도는 실리콘에서 붕소 농도 2×10¹⁹원자/cm³에서 급속히 감소한다. 붕소 농도 1×10²⁰원자/cm³에서, 에칭 속도는 100배 더 감소하지만, 에칭 공정에서 효과적인 에칭 정지를 제공한다.

실리콘에서 붕소의 정확한 농도의 혼입은 반도체 공업에서 잘 확립된 공정이다. 전형적으로, 실리콘의 붕소 도핑은 확산 또는 이온 주입 공정에 의해 실시된다. 이온 주입 공정은 고가이고 또 에칭 정지 공정에 필요한 고농도의 붕소에서 결정 격자에 상당한 손상을 가하기 때문에, 확산 공정이 본 용도에 대해 가장 통상적으로 사용되는 방법이다.

확산 공정은 온도 800 내지 1150℃에서 저항 가열된 수정 관상로에서 실리콘 웨이퍼를 가열하고 또 웨이퍼를 도펀트 소스에 노출시키는 것을 포함한다. 도펀트 농도는 온도에 따라 다르고 또 실리콘에서 도펀트의 고형분 용해도에 의해 결정된다. 예컨대, 실리콘에서 붕소의 고형분 용해도는 800℃에서 5×10¹⁹원자/cm³이고 또 1150℃에서 2×10²⁰원자/cm³이다. 확산 깊이는 시간에 의해 조절된다.

가장 통상적인 붕소 도펀트는 디보란 가스(B₂H₆), 붕소 질화물 고형분(BN), 및 삼브롬화 붕소 액체(BBr₃)이다. 붕소 질화물은 높은 도펀트 균일성, 사용 용이성, 및 비독성에 의해, 붕소 확산 공정에 대해 사용되는 유력한 도펀트이다. 디보란 및 삼브롬화 붕소는 독성이 큰 부식성 도펀트 계이다. 모든 붕소 도핑계에서, 도핑 공정은 전형적으로 산화 조건하에서 조작함으로써, 실리콘 표면상에 붕소 산화물(B₂O₃) 유리가 퇴적한다. 이산화실리콘(SiO₂)은 실리콘 웨이퍼의 표면 상에서 확산 위치를 조절하기 위해 가장 통상적으로 사용하는 마스크이다. 두께 1 미크론의 열적 성장한 이산화실리콘 막이 1100℃에서 10시간 동안 붕소 확산 공정을 막기위해 필요하다.

도 2는 붕소 질화물 도펀트 소스에 대한 웨이퍼 탑재 배치를 도시하고 있다. 도핑할 실리콘 웨이퍼(14)는 수정 확산 보트(16)에서 뒷면 배치되므로, 도핑할 실리콘 웨이퍼 표면은 붕소 질화물 소스 웨이퍼(18)와 대면한다. 실리콘 웨이퍼(14)에 도펀트 웨이퍼(18)의 매우 근접한 탑재 배치는 도펀트 화학종을 실리콘 웨이퍼(14) 표면으로 균일하게 운반할 수 있게 한다. 두께 1.5 ㎛의 실리콘 윈도우를 제작하기 위해 사용되는 전형적인 붕소 확산 공정을 하기 표1에 기재한다.

단계	조작	시간(분)	온도(℃)	공정 가스
1	웨이퍼를 노안으로 압입	10	750	N₂6 lpm
2	승온	60	750 내지 1100	N₂6 lpm
3	O₂주입	60	1100	O₂30 ccm/N₂6 lpm
4	침지	150	1100	N₂6 lpm
5	강온	60	1100 내지 750	N₂6 lpm
6	노로부터 웨이퍼를 꺼냄	10	750	N₂6 lpm

산 공정 전에, 실리콘 웨이퍼를 RCA SC-1 및 RCA SC-2 단계를 사용하여 세정한다. 이후, 이산화실리콘 층(두께 1 ㎛)을 웨이퍼상에서 성장시켜 웨이퍼의 후면(에칭면)상에 붕소 확산에 대한 확산 장벽을 제공한다. 저항 가열된 수정 관상로 안에 있는 실리콘 웨이퍼를 125분 동안 습식 산소 분위기하에서 1100℃까지 가열함으로써, 두께 1 ㎛의 열적 성장한 산화물을 형성한다. 습식 산소 분위기는 산소/질소 공정 가스를 95℃ 물을 통해 버블링하여 제공한다.

산화막을 성장시킨 후, 광레지스트를 웨이퍼의 후면 상에 도포하고 또 경 베이킹한다. 이후, 웨이퍼를 탈이온수: 플루오르산 완충 용액 10: 1에 침지시켜 웨이퍼의 전면(도핑시킬 면)으로부터 산화물을 제거한다. 광레지스트는 웨이퍼의 후면상에서 플루오르산으로부터 산화물을 보호한다. 이후, 광레지스트를 제거하고 또 도 2에 도시한 바와 같이, 수정 확산 보트로 웨이퍼를 탑재한다. 확산 공정 종결시, 웨이퍼를 제거하고 탈이온수: 플루오르산 완충 용액 10: 1로 삽입하여 붕소 산화물 유리 및 웨이퍼의 후면 상에서 산화물 층을 마스킹하는 실리콘 산화물을 제거한다.

확산 공정 중에, 실리콘의 표면에서 붕소 농도는 고형분 용해도 한계보다 크기 때문에, 실리콘 붕화물 층 또는 Si-B 상을 형성한다. 이 층은 실리콘/Si-B 계면에서 결정 결함(산소 유도된 적층 결함)을 포획하고 또 강력한 가스 제거(gettering) 작용을 한다. 이 붕소가 풍부한 층은 플루오르산에 의해 제거되지 않으므로, 플루오르산으로 제거하기 전에 먼저 산화하여야 한다. 따라서, 웨이퍼 상에서 저온 산화(LTO)를 실시하여 Si-B 상을 산화시킨다. 상기 확산 공정을 위해 사용되는 LTO 공정은 750℃의 건조 산소 분위기에서 30분 동안 산화시킨다. 이후, 산화물을 탈이온수: 플루오르산 완충 용액 10: 1에서 제거한다. 이후, 다음 공정 단계(장벽층 퇴적)를 위해 웨이퍼를 준비한다.

다른 확산 방법으로서, 붕소를 도핑한 에피택셜 층으로 성장시킨 실리콘 막으로부터 에칭 정지층을 제조할 수 있다. 에피택셜 퇴적은 유일한 결정 성장 공정이며 또 퇴적층의 결정 구조가 아래에 위치한 단결정 기판의 연장인 기판상에서 단결정 층을 성장시키는 것을 말한다. 에피택셜 실리콘 퇴적은 화학 증착(CVD) 공정에 의해 달성되고, 이는 웨이퍼를 1150 내지 1300℃의 반응기에서 사염화실리콘(SiCl₄) 및 수소(H₂)에 노출시키는 것을 포함한다. 퇴적 공정 중에 도펀트 가스를 도입함으로써, 그 위치에서 도핑이 실행된다.

붕소가 도핑된 실리콘 층에서 보다 큰 실리콘 원자에 대해 보다 작은 붕소 원자를 치환하면, 실리콘 결정 격자의 수축에 의한 변형이 일어난다. 붕소가 상당히 도핑된 층의 두께가 증대하면, 도핑 및 비도핑된 영역 간의 계면 응력이 증가한다. 임계 계면 응력에 도달하면, 결정 결함(단층)이 격자의 소성 변형을 통해 발생한다.

붕소가 상당히 도핑된 실리콘 층의 계면 변형은 보다 큰 원자 반경을 갖는 불순물 원자를 붕소를 도핑한 실리콘 격자로 도입함으로써 감소시킬 수 있다. 이것은 동시에 실리콘을 붕소 및 주석 또는 인 및 주석과 같은 원소와 도핑("공-도핑")함으로써 달성된다. 게르마늄과 공-도핑한 붕소 도핑 에피택셜 실리콘 막의 변형 보상이 연구되고 있으며, 단층이 없는 에피택셜 층에 대한 변형 허용 범위는 두께 약 2 내지 4 ㎛이었다.

1200℃에서 조작된 대기압 화학 증착계를 사용하여 고품질로 붕소 도핑되고, 게르마늄 변형 보상된 에피택셜 실리콘 막을 제조할 수 있다. 수소 담체 가스를 사용하여 사염화실리콘(SiCl₄), 디보란(B₂H₆), 및 게르만(GeH₄)을 반응기로 공급한다. 웨이퍼가 반응기 내에 있는 시간을 조정함으로써 에피택셜 실리콘의 두께를 조절한다. GeH₄유속을 변화시킴으로써, 장력으로부터 압축력에 이르기까지 막 응력을 조절할 수 있다. 보상된 에피택셜 실리콘 층 변형으로부터 장력 응력 -50 MPa(5×10⁸다인/cm²)에 이르는 우수한 결과를 얻을 수 있었다.

장벽층 퇴적

에칭 정지층을 제조한 후, 보호 장벽층(20)을 도 1B에 도시한 바와 같이, 에칭 정지층(10)의 상부 상에서 실리콘 기판(12)으로 혼입한다. 장벽층(20)은 B₄C, HfC, NbC, 도핑된 SiC, TiC, ZrC, Si₃N₄, AlN, HfN, NbN, Nb₂N, TiN, TaN, Ta₂N, ZrN, HfB₂, NbB₂, TaB₂, TiB₂, ZrB₂, Al₂O₃, ZrO₂, 및 Ta₂O₅와 같은 붕화물, 탄화물, 질화물, 또는 산화물로 구성될 수 있다. 엄격한 조건하에서 부가적인 약품 보호를 위해 장벽층(20)의 상부에 상기 붕화물, 탄화물, 질화물, 또는 산화물의 제3층을 형성한다. 장벽층(20), 특히 전자총 윈도우 장치에 대한 바람직한 재료는 실리콘 질화물(Si₃N₄)이다.

실리콘 질화물은 다음과 같은 특성의 유리한 조합을 갖는다: 방사선 경도, 고온 부식성 에칭 용액(KOH)에 대한 내열성 및 내약품성, 기계적 고강도(3,200 MPa), 높은 영률(385 GPa), 및 고온 내산화성(Si에 비해 100배). 저압 화학 증착(LPCVD) 저응력 실리콘 질화물 코팅은 실리콘 에칭 조작 중에 필요한 보호 작용을 제공하고 또 전자총 조작 중에 개량된 기계적 강도 및 보강된 내산화성을 제공한다.

감압(300 밀리토르) 및 800℃에서 이염화실란(SiCl₂H₂) 및 암모니아(NH₃)를 반응시킴으로써 실리콘 질화물 층을 퇴적할 수 있다. 화학 반응은 다음과 같다:

3SiCl₂H₂+ 4NH₃→ Si₃N₄+ 6HCl + 6H₂

실리콘 질화막 두께는 퇴적 시간, 온도 및 총 압력에 직접 비례한다. 또한, 퇴적 속도는 이염화실란의 분압을 증가시킴으로써 증가하고 또 암모니아 대 이염화실란 비를 증가시킴으로써 감소한다.

실리콘 상에 퇴적한 실리콘 질화물 막(화학량론적으로 Si₃N₄임)은 전형적으로 -1,000 MPa(1×10¹⁰다인/cm²) 범위에서 높은 장력 응력을 갖는다. 이염화실란: 암모니아 비를 약간 증가시킴으로써 실리콘 대 질소 비를 증가시키면, 막 응력을 감소시킬 수 있다. 저응력 막은 -50 내지 -500 MPa(5×10⁸내지 5×10⁹다인/cm²) 범위에서 장력 응력을 갖는다. 저응력 고품질 실리콘 질화막을 형성하기 위해 필요한 정확한 반응기 조건은 경험적으로 결정된다. 동일한 공정 조건을 사용하여 막 응력을 광범위하게 변화시킬 수 있다. 막 응력에 영향을 주는 것으로 알려진 인자는 반응기 설계, 보트 위치, 웨이퍼 탑재, 튜브 세정, 및 진공 펌프 설계 및 조건을 포함한다.

저응력 실리콘 질화막은 전형적으로 저압 화학 증착(LPCVD) 관상로에 퇴적된다. 최적의 도포를 위해, 웨이퍼는 질화물 퇴적 이전에 청정 및 건조되고 또 입자가 없어야 한다. 상술한 바와 같이, 표준 RCA 세정 절차는 만족할 만한 세정 효과가 있다. 세정 공정 후, 웨이퍼 상에서 발견되는 표면 입자는 여과된 고압 질소 분출 총으로 제거한다. 이후, 청정 웨이퍼를 수정 보트로 이송하고 노에 탑재한다.

하기 표(II)에 기재한 절차에 따라, 낮은 장력 응력(-100 내지 -300 MPa) 실리콘 질화물의 도포 두께 2500 내지 3,000 Å을 퇴적할 수 있다. 퇴적 공정 종결시, 막 두께 및 막 응력을 측정하였다. 막 두께 또는 응력이 규정치를 벗어나면, 질화막은 진한 플루오르산으로 제거하고, RCA 세정하고 또 재퇴적할 수 있다.

단계	조작	시간	온도(℃)	압력	가스
1	RCA 세정(SC-1 및 SC-2)
2	웨이퍼 탑재		400	1 기압	N₂세척
3	감압		400	5 밀리토르
4	N₂세척		400	200 밀리토르	N₂세척
5	감압		400	5 밀리토르
6	N₂세척		400	200 밀리토르	N₂세척
7	감압		400	5 밀리토르
8	N₂세척		400	200 밀리토르	N₂세척
9	감압		400	5 밀리토르
10	800℃까지 승온	∼ 1시간	400 내지 800	5 밀리토르
주: 온도가 800℃에서 안정되면 퇴적 실시
11	퇴적	45분	800	300 밀리토르	SiCl₂H₂78 sccm/NH₃21 sccm
12	감압	5분	800	5 밀리토르
13	400℃까지 승온	∼ 3시간	800 내지 400	200 밀리토르	N₂세척
14	N₂배출		400	1 기압	N₂세척

윈도우 제조 공정에서 실리콘 질화막을 고온의 수산화 칼륨 실리콘 에칭 용액 처리하기 때문에, 퇴적막의 몇몇 핀홀 또는 실리콘 입자는 에칭 경로를 실리콘 기판으로 제공할 것이다. 실리콘 질화막은 단순한 에칭/기포 검출법을 사용하여 핀홀 및 입자에 대해 쉽게 조사할 수 있다. 이 기술은 품질을 저하시키는 기술이기 때문에, 시험 웨이퍼만 평가한다.

이 시험은 도포된 웨이퍼를 고온의 실리콘 에칭 용액에 침지시키고 또 막 내에서 핀홀 또는 실리콘 입자에 의한 실리콘 에칭의 지표가 되는 표면 기포 발생을 관찰하는 것을 포함한다. 에칭 시험 후, 웨이퍼를 제거하고, 탈이온화수로 세척하고, 반사 현미경으로 실리콘 에칭의 흔적에 대해 검사하였다. 막에서 핀홀이 존재하면, 피라미드형 에칭 구멍이 분명히 나타날 것이다. 뱃치가 불량하면, 퇴적 실리콘 질화물 층을 제거하고 또 웨이퍼를 재세정한다.

광 리토그래피

에칭을 정지하고 또 보호 장벽층을 실리콘 기판으로 혼입한 후, 광 리토그래피 공정을 위해 웨이퍼를 제조하였다. 광 리토그래피는 감광성 재료(광레지스트)를 사용하여 패턴(마스크)으로부터 웨이퍼로 상을 이송하는 공정이다. 윈도우 제조에 사용되는 광 리토그래피 공정은 표면 제조, 광레지스트 도포, 연화 베이킹, UV 노출, 현상, 경 베이킹, 질화물 에칭, 및 광레지스트 제거를 포함한다. 광 노출시 광레지스트의 구조 및 화학적 특성은 변한다. 네가티브 및 포지티브 광레지스트의 2가지 기본적인 유형이 반도체 공정에 사용된다. 윈도우 제조를 위해, 포지티브 광레지스트가 전형적으로 사용된다(예컨대, 뉴저지 서머빌 소재 훽스트사의 AZ 광레지스트 제품, AZ1518, 이것은 수은 램프의 h-선(λ은 405 nm)에 민감).

보호 장벽으로서 실리콘 질화물에서 윈도우 개구부를 에칭하기 위해 사용되는 반응성 이온 에칭(CF₄/O₂)으로부터 실리콘 질화물 층을 마스크하기 위해 광레지스트를 사용한다. 실리콘 질화물을 선택적으로 에칭한 후, 광레지스트를 제거하고 또 벌크 실리콘 에칭을 위해 웨이퍼를 준비한다. CVD 실리콘 질화물이 실리콘을 에칭하기 위해 사용되는 고온의 KOH 용액에 불용성이기 때문에, KOH 실리콘 에칭제로부터 실리콘을 보호하거나 또는 마스크하기 위해 사용한다.

표면 제조

양호한 피복 및 광레지스트의 접착을 확실하게 하기 위해, 깨끗하고, 입자가 없고 또 건조시킨 표면을 갖는 웨이퍼 표면을 제조한다. 웨이퍼 표면 상에 입자 및 유기 오염 물질이 있으면, 광레지스트 및 광레지스트 리프트-오프(lift-off)에 핀홀이 형성될 수 있다. RCA 세정 과정은 전형적으로 입자, 금속 및 유기 오염 물질을 웨이퍼로부터 제거하기 위해 사용한다. 장벽층 퇴적 단계 후, 청정실 조건하에서 웨이퍼를 취급하고 또 적절한 웨이퍼 보관 박스에서 저장하면, RCA 세정 과정을 생략할 수 있다. CVD 질화물 노로부터 웨이퍼를 하적하는 동안 통상 발생하는 입자 오염은 여과 고압 질소 분출 총에 의해 제거할 수 있다.

광레지스트를 도포하기 전에, 120℃에서 1시간 동안 웨이퍼를 탈수시켜 표면수를 제거한다. 테프론 또는 다른 적당한 고온 중합체 또는 수정 웨이퍼 담체를 사용하여야 한다. 광레지스트를 양호하게 접착하기 위해 건조 단계가 필요하다. 또한, 광레지스트를 실리콘 질화물 코팅에 잘 접착시키기 위해 접착 촉진제 또는 하도장재(primer), HMDS(헥사메틸디실리잔)를 사용한다. 탈수 오븐으로부터 HMDS 수 밀리리터를 함유하는 폐쇄 비이커로 직접 고온의 웨이퍼를 이송함으로써, HMDS를 웨이퍼에 도포한다. 이후, HMDS를 웨이퍼의 표면으로 기상 운반한다. HMDS 함유 비이커에 노출한 후, 광레지스트를 도포하기 전에 웨이퍼를 신속하게 제거하고 또 상온까지 냉각한다. HMDS 도포가 너무 두꺼우면, 광레지스트 발포가 발생할 수 있기 때문에, HMDS 도포 시간을 정밀하게 조절하여야 한다.

광레지스트 도포

스핀 코팅에 의해 광레지스트를 균일하고 얇게 도포하며, 도포 두께는 회전 속도에 의해 조절된다. 스핀 도포는 스핀 도포기 척에 웨이퍼를 둔 다음, 웨이퍼의 중심에 광레지스트를 도포하고 또 웨이퍼의 2/3을 덮고 있는 푸들(puddle)로 확산시키는 것을 포함한다. 이후, 이 웨이퍼를 회전시키고, 또 광레지스트의 균일한 도포가 웨이퍼 전체를 피복하여야 하며; 그렇지 않으면, 광레지스트를 제거하고 재차 도포하여야 한다. 이 공정은 질화물 에칭으로부터 실리콘 질화물 도포를 보호하기 위해 웨이퍼의 양면을 도포하는 것을 필요로 한다. 이것은 한 면에 광레지스트를 스핀 도포하고 또 연화 베이킹한 다음, 다른 한면에 이 공정을 반복함으로써 실시한다. 광레지스트 또는 질화물 코팅의 스크레칭은 결함 부분을 형성하기 때문에, 웨이퍼를 취급할 때 특별한 사전 조치가 필요하다.

웨이퍼를 광레지스트로 도포한 후, 광레지스트로부터 용매를 신속하게 제거하고 또 광레지스트를 웨이퍼에 접착하는 것을 촉진시키기 위해, 이들을 건조하거나 또는 98℃에서 30분 동안 연화 베이킹한다. 연화 베이킹 온도는 90℃ 이하로 유지되어야 하며, 그렇지 않으면 광레지스트의 증감성이 손상될 수 있다. 100℃ 이상의 온도에서 광활성 성분은 열분해될 수 있다.

윈도우 제조을 위해, 시판되고 있는 접촉 및 근접 정렬 시험기(contact and proximity aligner)를 사용할 수 있다. 광마스크를 웨이퍼 척 상의 설치 고정물에 둔다. 광마스크는 상 이송을 위한 광 리토그래피 공정에 사용되는 패턴이다. 웨이퍼를 탑재하고 광마스크 상의 정렬 평면에 평행하게 웨이퍼의 제1 평면과 정렬시킨다. 이러한 배향으로, 윈도우는 (110) 실리콘의 결정 배향에 평행한다.

도 1C는 웨이퍼(12)의 양면에 도포한 광레지스트 층(22), 및 에칭 정지층(10)의 반대면에 있는 광마스크(24)를 도시하고 있다. 이후, 자외선(UV) 광(26)에 노출하기 전, 웨이퍼(12) 및 광마스크(24)를 근접하게 또는 직접 접촉하게 이동시킨다. 고압 수은 램프가 UV 방사선을 제공하며, 광레지스트의 소망하는 영역(28)을 노출시키기 위해 사용되는 h-선(λ는 405 nm)으로 연속 여과한다.

접촉 인쇄에 대한 주요한 단점의 하나는 광마스크 및 웨이퍼의 기계적 접촉이 광레지스트 손상 및/또는 높은 결함 밀도를 초래한다는 것이다. 입자 오염물질이 있으면, 상기 문제는 보다 뚜렷해진다. 따라서, 인쇄 조작 중에, 주기적으로 입자의 광마스크 및 광레지스트 잔류물을 검사하고 또 세정하는 것이 권장된다. 광마스크 및 웨이퍼를 근접 접촉(10 ㎛ 이내)하게 하는 근접 정렬 시험기를 사용함으로써, 결함 밀도는 크게 감소된다.

광마스크 설계

광마스크는 UV 광을 차단하거나 또는 마스크하기 위해 사용되는 패턴화된 크롬층을 갖는 정밀 유리로 구성된다. 바람직한 윈도우 설계는 (100) 실리콘 및 이방성 실리콘 에칭 공정을 사용하기 때문에, 실리콘 에칭 도중에 에칭 각 54.74。 및 질화물 마스크의 언더컷에 대해 보상하도록 그 크기를 조정하여야 한다. 언더컷팅의 양은 에칭 농도, 에칭 용액 온도, 및 에칭 시간에 따라 다르다. 65℃에서 바람직한 44% KOH 용액(후술함)에 대해, 실리콘 질화물은 에칭 37시간 후(Si 510 ㎛를 에칭하기 위해 필요한 시간) 약 10 ㎛을 언더컷된다.

(110) 결정면에 평행하게 정렬된 (100) 실리콘에 대한 에칭 기하 구조는 도 3에 도시되어 있다. W_o는 마스크 개구부 크기이고, W_b는 기재 크기이고, W_f는 최종 개구부(언더컷)의 크기이고, 또 d는 에칭 깊이이다. 바람직한 윈도우 설계 파라미터에 대해, 광마스크 크기(W_o)는 단순한 기하학적 계산에 의한다: W_o= W_b+ 2(d/tan 54.74。) - 20 ㎛(언더컷팅 양).

광레지스트 현상

광레지스트(22)를 노출한 후, 노출 영역(28)을 현상하여 도 1D에 도시한 바와 같이, 장벽층(20)을 드러나도록 한다. 포지티브 레지스트에 대해, 노출(중합되지 않은) 영역을 수산화 테트라메틸암모늄(TMAH)를 함유하는 용액에 의해 제거한다. 이 방법은 노출된 웨이퍼를 상온에서 1분 동안 교반하면서 탈이온수로 1: 1로 희석한 AZ 현상제를 함유하는 비이커에 침지하는 것을 포함한다. 이후, 웨이퍼를 3분 동안 탈이온수로 세척하고 또 공기 건조시킨다. 이후, 웨이퍼의 결함에 대해 반사 현미경으로 조사한다. 노출 영역은 광레지스트가 완전히 없어야 하는데, 그렇지 않으면 노출 시간을 증가시켜야 한다. 불량 웨이퍼는 재공정을 위해 저장한다.

보다 양호한 접촉을 촉진하고 또 질화물 에칭을 방해할 수 있는 물 및 휘발성 유기 물질을 제거하기 위해, 110℃에서 30분 동안 광레지스트의 제2 열처리를 실시한다. 제작자가 권장한 경 베이킹 온도를 초과하면, 광레지스트는 연화 및 유동될 수 있기 때문에 크기 조절의 손실을 초래한다. AZ1518 광레지스트에 대해, 경 베이킹 온도는 120℃를 넘어서는 안된다.

장벽층 에칭

노출 장벽층, 전형적으로 실리콘 질화물을 에칭하여 도 1E에 도시한 바와 같이, 실리콘 기판(12)을 드러낸다. 실리콘 질화막을 에칭하기 위한 2개의 방법이 통상 사용되며: 이 방법은 고온(180℃) 인산 에칭 및 반응성 이온 에칭(RIE)이다. 인산 에칭 공정이 보다 덜 자본 집약적인 공정이지만, 부가적인 공정 단계를 필요로 한다. 에칭 도중에, 보다 적은 공정 단계를 포함하고 또 마스크로서 광레지스트를 사용하기 때문에, RIE 공정이 바람직하다.

인산 에칭

광레지스트가 고온(180℃)의 인산에서 쉽게 제거되기 때문에, 부식성 에칭 용액에 내성이 있는 경 마스킹 재료가 실리콘 질화물 코팅을 패턴화하거나 또는 선택적으로 에칭하기 위해 필요하다. 경 마스크 재료로서 이산화실리콘 막이 전형적으로 사용된다. 이산화실리콘 막을 실리콘 질화물 층의 상부에 퇴적한 다음, 상술한 동일의 광 리토그래피 과정을 사용하여 광레지스트로 패턴화한다. 이후, 이산화실리콘을 완충 플루오르산(BHF)에서 선택적으로 에칭한다. 완충 플루오르산은 플루오르산(HF) 및 암모늄 플루오라이드(NH₄F)를 완충 용액으로서 함유하고 또 에칭 중에 광레지스트 리프트-오프를 피하기 위해 사용된다. 이후, 고온(180℃) 인산 용액(인산 85 중량%)에서 웨이퍼를 에칭한다. 이후, HF에서 이산화실리콘 마스크를 제거한다. 마스킹 이산화실리콘 층은 핀홀 및 미세한 균열이 없어야 하며, 그렇지 않으면 산이 침투하여 마스킹된 영역을 에칭할 수 있다.

반응성 이온 에칭(RIE)

또한, Freon-14(CF₄) 및 산소(O₂)의 혼합물을 사용하는 반응성 이온 에칭에 의해 실리콘 질화물 코팅을 에칭할 수 있다. 평행판 반응기는 양호한 에칭 균일성 및 생성 수율을 제공한다. 웨이퍼의 상부 표면만을 평행판 반응기에서 플라즈마에 노출하기 때문에, 웨이퍼의 후면은 플라즈마로부터 보호되어, 웨이퍼의 윈도우 면에서 핀홀이 형성될 가능성을 감소시킨다. 한편, 원통형 반응기는 웨이퍼 전체를 반응성 플라즈마에 노출시키기 때문에, 웨이퍼의 윈도우 면에서 핀홀이 형성될 가능성이 증가된다. 질화물을 에칭시키기 위해 원통형 반응기를 사용하면, 웨이퍼의 후면(윈도우 면) 상의 광레지스트가 핀홀이 없도록 하기 위해 특별한 예비 조치를 필요로 한다.

광레지스트 제거

도 1F에 도시한 바와 같이, 장벽층(20)을 에칭한 후, 부분 도포된 실리콘 기판(12)을 남기도록 광레지스트를 제거한다. 실리콘 질화물 층을 에칭하기 위해 반응성 이온 에칭을 사용하면, 가열한 모노에탄올아민 용액(R-10, KTI 포지티브 광레지스트 제거기)을 사용하여 광레지스트를 제거한다. R-10 포지티브 광레지스트 제거기는 광레지스트 제거에 대해 통상 사용되는 아세톤보다 우수한 대체물이다. 제거 조작은 웨이퍼를 가열한 R-10 용액(60±5℃)에 5분 동안 교반하면서 침지한 다음, 10분간 탈이온수로 세척하는 것을 포함한다. R-10 용액이 물에 오염되지 않도록 특별한 사전 조치를 취해야 한다. R-10 용액에 물이 존재하면, 웨이퍼 및 카세트는 광레지스트 제거 이전에 건조해야 한다.

습식 화학 이방성 실리콘 에칭

윈도우의 제조를 완성하기 위해 습식 화학 이방성 실리콘 에칭을 사용한다. 이 공정은 결정 방향에 따른 이방성 에칭제의 에칭 속도 의존성에 따라 다르다. 수산화칼륨/물(KOH/H₂O) 용액 및 에틸렌디아민/물/피로카테콜(EDP)은 실리콘 미세 가공 공정에 사용되는 통상적인 이방성 실리콘 에칭제이다. 이들 에칭제는 (100) 및 (110) 면에 비해 (111) 면에서 매우 낮은 에칭 속도를 보인다. KOH 용액에서, 예컨대 (110): (100): (111) 면의 실리콘 에칭 속도비는 100℃에서 50: 30: 1이고, 또 25℃에서 160: 100: 1이다. 에칭 공정이 실리콘의 (111) 결정면 상에서 효과적으로 정지하거나 또는 종결되기 때문에, 정밀 미세 성분의 제조는 특정한 결정 배향의 정밀 웨이퍼 정렬에 의해 달성된다.

도 1G는 2-재료 윈도우(30)를 갖는 에칭된 실리콘 기판(12)을 도시하고 있다. 도 4A 및 4B에 도시한 바와 같이, (110) 또는 (100) 실리콘 웨이퍼 및 에칭 마스크를 적절하게 정렬함으로써, 수직벽 U-자형 또는 V-자형을 제조할 수 있다. 도 4A는 〈110〉 방향에 평행하게 에칭한 수직 이방성 에칭된 (110) 실리콘 기판(32)의 단면도를 도시하고 있다. 윈도우(34)는 수직 지지 리브(36)에 의해 보강된다. 실리콘 기판(32)의 후면에 남아있는 장벽층 재료(38)는 구조적인 지지를 더 제공하거나, 또는 상기 층을 에칭하여 도 1H에 도시한 윈도우를 남긴다. 도 4B는 〈110〉 방향에 평행하게 에칭한 이방성 에칭된 (100) 실리콘 기판(40)을 도시하고 있다. 이 경우, 윈도우(42)는 깔때기형 지지 리브(44)에 의해 보강된다.

이소프로필 알코올을 부가한 44% 수산화칼륨/탈이온수 용액은 높은 붕소 및 인 도핑층에서 효과적으로 정지시키는 효과적인 비독성 이방성 실리콘 에칭제이다. 농도가 30% KOH 이하인 KOH 기재 에칭 용액에 대해, 에칭된 (100) 웨이퍼의 표면상에 퇴적물("에칭 힐록(hillock)" 또는 "피라미드"형)을 형성하는 경향이 있다. 44% KOH를 사용함으로써, 에칭된 실리콘 윈도우의 표면에서 에칭 힐록 밀도가 상당히 감소한다.

에칭 용액은 실리콘 에칭을 위해 전형적으로 65℃까지 가열된다. 에칭제 용액은 시약급 KOH(88%)의 1,000 그램을 비이커에서 탈이온수 1,000 밀리리터에 혼합함으로써 제조된다. 온도 조절 수조에 비이커를 둠으로써 에칭 용액을 가열한다. 두께 510 ㎛의 실리콘 웨이퍼로부터 실리콘 윈도우 3 ㎛를 제조하기 위해 필요한 에칭 시간은 전형적으로 33 시간이다. 실리콘 에칭에 의해 발생하는 수소 기포의 발생이 정지하면, 에칭 종결은 육안으로 확인된다. 이후, 에칭한 윈도우를 탈이온수로 조심스럽게 세척하고 공기 건조한다.

윈도우 설계

도 5A 및 5B는 본 발명의 바람직한 윈도우 설계의 평면도 및 단면도를 각각 도시하고 있다. 윈도우는 박막 윈도우(54)를 지지하는 측면 깔때기형 지지 리브(52)를 갖는 장방형 실리콘 프레임(50)(전형적으로 두께 약 510 ㎛)을 갖는다. 윈도우(54)는 전형적으로 붕소 도핑된 실리콘의 에칭 정지층(56) 및 실리콘 질화물의 장벽층(58)으로 제조된다. 장방형 지지 프레임(50)은 윈도우(54)에 대한 구조적인 지지를 제공하고 또 전자총 튜브의 말단 상에 고정시키기 위한 결합 표면을 제공한다. 깔때기형 지지 리브(52)는 윈도우(54)의 구조적인 지지를 개량하고 또 지지 프레임(50)의 측면 견고성을 증대시킨다. 상기 신규 설계에 의한 윈도우 잔존율, 특히 전자 튜브에 대해 부착시키기 위한 고온 결합 조작을 견뎌야 하는 윈도우에 대해 뚜렷한 개량이 관찰된다.

붕소 도핑된 실리콘 층(56)은 전형적으로 두께 0.5 내지 3 ㎛이다. 상기 도전층의 주목적은 윈도우 상에서 전하 생성을 제거하는 것이지만, 상기 층은 또한 윈도우에 강도를 부여한다. 상기 층은 바람직하게는 붕소 도핑된 실리콘 또는 붕소 도핑된 게르마늄 변형 보상된 에피택셜 실리콘으로부터 제조한다. 도핑된 에피택셜 막의 응력은 성장 공정 중에 게르마늄의 부가에 의해 장력으로부터 압축력에 이르기까지 조정할 수 있다. 변형 보상된 에피택셜 실리콘 층 두께 3 ㎛ 내지 장력 응력 -50 MPa(5×10⁸다인/cm²)에 이르는 우수한 결과가 얻어진다.

실리콘 질화물 층(58)은 바람직하게는 두께 약 3,000 Å을 갖고 또 저응력(-300 MPa 또는 3×10⁹다인/cm²) 실리콘 질화물로 구성된다. 실리콘 질화물 층은 윈도우에 강도 및 내약품성을 제공한다. 전자총 튜브 어셈블리 상에 고정시, 실리콘막 면 및 깔때기형 지지 리브는 전자 소스(진공화된 면)에 대면한다.

예시적 실시형태에서, 윈도우 총 크기는 6개의 2.0 mm×3.75 mm 구멍으로 구성된 2.0 mm × 25.0 mm 이다. 이 구멍은 리브의 상부에 0.5 mm×2.0 mm에 달하는 5개의 깔때기형 리브에 의해 분리되어 있다. 실리콘 지지 프레임의 크기는 32.0 mm×9.50 mm이다. 도 5A는 일렬의 구멍들의 정렬만을 도시하고 있지만, 1개의 실리콘 웨이퍼 상에 추가의 열이 정렬되어 있다.

본 발명의 바람직한 실시형태의 상술한 설명은 예시 및 설명을 위해 제공되지만, 본 발명을 개시한 정확한 형태로만 한정하고자 하는 것은 아니다. 상술한 내용에 비추어 다수의 변형 및 변화가 가능하다.

Claims

실리콘을 포함하는 기판을 선택하는 단계;

기판의 한 면에 에칭 정지층을 형성하는 단계;

에칭 정지층 상에 보호 장벽층을 형성하는 단계;

실리콘 기판의 일부를 제거하는 단계를 포함하고,

상기 에칭 정지층 및 보호 장벽층을 포함하는 윈도우가 형성되고, 또 실리콘을 포함하는 다수의 지지 리브가 에칭 정지층과 접촉하고 또 윈도우의 폭 방향으로 형성되는 진공 장치용 박막 윈도우를 제조하는 방법.
제 1항에 있어서, 상기 에칭 정지층이 도핑된 실리콘, 및 도전성 탄화물, 질화물, 및 붕화물로 구성된 군으로부터 선정된 재료를 포함하는 방법.
제 2항에 있어서, 상기 에칭 정지층이 B₄C, HfC, NbC, TiC, ZrC, AlN, HfN, NbN, Nb₂N, TiN, TaN, Ta₂N, ZrN, HfB₂, NbB₂, TaB₂, TiB₂및 ZrB₂로 구성된 군으로부터 선정된 재료를 포함하는 방법.
제 2항에 있어서, 상기 에칭 정지층이 도핑된 실리콘 및 도핑된 실리콘 탄화물로 구성된 군으로부터 선정된 재료를 포함하는 방법.
제 4항에 있어서, 하나 이상의 도펀트가 붕소, 인, 안티몬 및 비소로 구성된 군으로부터 선정되는 방법.
제 4항에 있어서, 상기 에칭 정지층이 붕소, 인, 안티몬, 비소, 주석, 및 게르마늄으로 구성된 군으로부터 선정된 2 이상의 도펀트를 포함하는 방법.
제 2항에 있어서, 상기 에칭 정지층이 붕소 도핑된 실리콘 및 붕소 도핑된 게르마늄 변형 보상된 에피택셜 실리콘으로 구성된 군으로부터 선정된 재료를 포함하는 방법.
제 1항에 있어서, 확산 공정에 의해 상기 에칭 정지층을 형성하는 것을 더 포함하는 방법.
제 1항에 있어서, 에피택셜 퇴적 공정에 의해 상기 에칭 정지층을 형성하는 것을 더 포함하는 방법.
제 1항에 있어서, 상기 보호 장벽층이 붕화물, 탄화물, 질화물, 및 산화물로 구성된 군으로부터 선정된 재료를 포함하는 방법.
제 10항에 있어서, 상기 보호 장벽층이 B₄C, HfC, NbC, 도핑된 SiC, TiC, ZrC, Si₃N₄, AlN, HfN, NbN, Nb₂N, TiN, TaN, Ta₂N, ZrN, HfB₂, NbB₂, TaB₂, TiB₂, ZrB₂, Al₂O₃, ZrO₂, 및 Ta₂O₅으로 구성된 군으로부터 선정된 재료를 포함하는 방법.
제 10항에 있어서, 상기 보호 장벽층이 실리콘 질화물을 포함하는 방법.
제 12항에 있어서, 상기 보호 장벽층이 장력 응력 약 -50 내지 -500 MPa(5×10⁸내지 5×10⁹다인/cm²)을 갖는 저응력 실리콘 질화물 막을 포함하는 방법.
제 1항에 있어서, 상기 보호 장벽층 상에 탄화물, 질화물, 붕화물, 및 산화물로 구성된 군으로부터 선정된 재료를 포함하는 제3층을 형성하는 것을 더 포함하는 방법.
제 1항에 있어서, 실리콘 기판의 일부를 제거하는 상기 단계가 광 리토그래피 공정 후, 습윤 화학 이방성 에칭에 의해 실행되는 방법.
제 15항에 있어서, 상기 습윤 에칭이 이소프로필 알코올을 갖는 수산화칼륨/탈이온수 용액을 사용하여 실행되는 방법.
도핑된 실리콘, 및 도전성 탄화물, 질화물, 및 붕화물로 구성된 군으로부터 선정된 재료를 포함하는, 실리콘 에칭에서 에칭 정지층으로서 효과적인 제1층;

붕화물, 탄화물, 질화물, 및 산화물로 구성된 군으로부터 선정된 재료를 포함하는, 상기 제1층 상에 형성되고 또 상기 제1층과 윈도우를 형성하는 보호 장벽층; 및

상기 제1층과 접촉하고 윈도우의 폭 방향으로 형성된 실리콘을 포함하는 다수의 지지 리브를 포함하는 진공 장치용 박막 윈도우.
제 17항에 있어서, 상기 지지 리브에 연결된 실리콘 지지 프레임을 더 포함하는 윈도우.
제 17항에 있어서, 상기 리브가 깔때기형인 윈도우.
제 17항에 있어서, 상기 리브가 상기 제1층과 직각인 윈도우.