KR20000061227A - Structure and method of fabrication for semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 84
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000012535 impurity Substances 0.000 claims abstract description 94
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 238000000034 method Methods 0.000 claims abstract description 17
- 238000002513 implantation Methods 0.000 claims description 54
- 238000005468 ion implantation Methods 0.000 claims description 16
- 150000002500 ions Chemical class 0.000 claims description 11
- -1 halo ion Chemical class 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000002347 injection Methods 0.000 abstract description 28
- 239000007924 injection Substances 0.000 abstract description 28
- 229910052796 boron Inorganic materials 0.000 description 10
- 230000005684 electric field Effects 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 125000001475 halogen functional group Chemical group 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
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Abstract
Description
본 발명은 반도체 소자에 관한 것으로 특히, LATI(Large Angle Tilt Implant )를 이용하여 증가된 채널영역의 도핑프로파일을 갖는 반도체 소자 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device having a doped profile of an increased channel region using a large angle tilt implant (LATI) and a manufacturing method thereof.
일반적으로 할로(HALO)이온을 소스/드레인영역에 주입시켜주면 정션의 안쪽벽에서만 국부적으로 도핑농도를 증가시켜줄 수 있으므로, 기판농도를 증가시키지 않으면서 채널길이를 더욱 짧게 만들 수 있다.In general, injecting HALO ions into the source / drain regions can increase the local doping concentration only on the inner wall of the junction, making the channel length shorter without increasing substrate concentration.
또한 같은 채널길이에 대하여 펀치스루(Punch-through)현상을 억제시켜주므로 접합브레이크다운전압을 증가시키고, 기판 전체의 농도를 증가시키는 것이 아니라 국부적으로 필요한 부분에만 농도를 증가시켜주는 것이기 때문에 비용이 절감된다.In addition, the punch-through phenomenon is suppressed for the same channel length, thereby reducing the junction breakdown voltage and increasing the concentration only in the locally required portion, rather than increasing the overall concentration of the substrate. do.
이하 첨부된 도면을 참조하여 종래의 반도체소자 및 그의 제조방법을 설명하면 다음과 같다.Hereinafter, a semiconductor device and a method of manufacturing the same will be described with reference to the accompanying drawings.
도 1은 종래의 반도체 소자의 구조를 나타낸 단면도로서, 활성영역이 정의된 반도체 기판(1)상에 게이트절연막(2)과 게이트전극(3)이 형성되어 있고 상기 게이트전극(3)의 양측면에 게이트측벽(6)이 형성되어 있다.1 is a cross-sectional view illustrating a structure of a conventional semiconductor device, in which a gate insulating film 2 and a gate electrode 3 are formed on a semiconductor substrate 1 having an active region defined thereon, and on both sides of the gate electrode 3. The gate side wall 6 is formed.
그리고 상기 게이트전극(3) 양측의 반도체 기판(1) 표면내에 상기 게이트전극(3)에 일정 폭 오버랩되어 제1 불순물 주입층(4)이 형성되어 있고, 상기 게이트전극 양측(3)의 상기 제1 불순물 주입층(4)내에 제2 불순물 주입층(5)이 형성되어 있다.The first impurity implantation layer 4 is formed in the surface of the semiconductor substrate 1 on both sides of the gate electrode 3 so as to overlap the gate electrode 3, and the first impurity injection layer 4 is formed on both sides of the gate electrode 3. The second impurity injection layer 5 is formed in the first impurity injection layer 4.
또한 상기 게이트측벽(6) 양측의 반도체 기판(1) 표면내에 상기 제1,제2 불순물 주입층(4,5)에 접하여 제3 불순물 주입층(7a,7b)이 형성되어 있다.Further, third impurity implantation layers 7a and 7b are formed in contact with the first and second impurity implantation layers 4 and 5 in the surface of the semiconductor substrate 1 on both sides of the gate side wall 6.
상기와 같이 구성된 종래의 반도체소자의 제조방법에 관하여 첨부된 도면을 참조하여 설명하면 다음과 같다.Referring to the accompanying drawings, a method for manufacturing a conventional semiconductor device configured as described above is as follows.
도 2a 내지 도 2e 는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도로서, 도 2a에 도시된 바와같이, 반도체 기판(1)상에 게이트절연막(2)을 형성한 후 문턱전압 조정을 위한 BF2이온을 이온주입하여 상기 반도체 기판(1) 표면과 게이트절연막(2)의 계면에 얕은 접합깊이를 갖도록 한다.2A through 2E are cross-sectional views illustrating a method of manufacturing a conventional semiconductor device. As shown in FIG. 2A, BF 2 for adjusting a threshold voltage after forming a gate insulating film 2 on a semiconductor substrate 1 is illustrated. Ions are implanted so as to have a shallow junction depth at the interface between the surface of the semiconductor substrate 1 and the gate insulating film 2.
도 2b에 도시된 바와같이, 상기 게이트절연막(2)상에 게이트전극용 반도체층을 형성한다.As shown in FIG. 2B, a gate electrode semiconductor layer is formed on the gate insulating film 2.
이어 상기 반도체층상에 감광막(도시하지 않음)을 도포하고 노광 및 현상공정으로 패터닝한 후, 상기 패터닝된 감광막을 마스크로 이용하여 상기 반도체층을 선택적으로 제거하여 게이트전극(3)을 형성한다.Subsequently, a photoresist (not shown) is coated on the semiconductor layer and patterned by an exposure and development process, and then the semiconductor layer is selectively removed using the patterned photoresist as a mask to form a gate electrode 3.
도 2c에 도시된 바와같이, 상기 게이트전극(3)을 마스크로 이용하여 상기 반도체 기판(1) 표면내에 수직각으로 할로이온인 보론이온을 이온주입하여 상기 게이트전극(3) 양측의 반도체 기판(1) 표면내에 제1 불순물 주입층(4)을 형성한다.As shown in FIG. 2C, by using the gate electrode 3 as a mask, ion implantation of boron ions, which are halo ions, is performed in the surface of the semiconductor substrate 1 at a vertical angle to form semiconductor substrates on both sides of the gate electrode 3 ( 1) A first impurity implantation layer 4 is formed in the surface.
여기서 상기 제1 불순물 주입층(4)은 게이트전극 양측에 대칭적으로 형성되어 균일한 도핑 프로파일을 갖는다.The first impurity implantation layer 4 is formed symmetrically on both sides of the gate electrode to have a uniform doping profile.
도 2d에 도시된 바와같이, 상기 게이트전극(3)을 마스크로 이용하여 상기 반도체 기판(1) 표면내에 저농도 불순물이온을 이온주입하여 상기 제1 불순물 주입층 (4)과 연결되고 얕은 접합깊이를 갖는 제2 불순물 주입층(5)을 형성한다.As shown in FIG. 2D, low concentration impurity ions are implanted into the surface of the semiconductor substrate 1 by using the gate electrode 3 as a mask to connect to the first impurity implantation layer 4 and to form a shallow junction depth. The second impurity injection layer 5 having is formed.
여기서 상기 게이트전극(3)은 보론 이온 주입시 셀프얼라인(self-align)임플랜트 마스크로 이용되므로 상기 제2 불순물 주입층(5)과 제1 불순물 주입층(4)이 게이트전극과 오버랩되지 않는다.Since the gate electrode 3 is used as a self-aligned implant mask during boron ion implantation, the second impurity implantation layer 5 and the first impurity implantation layer 4 do not overlap with the gate electrode. .
도 2e에 도시된 바와같이, 상기 게이트전극(3)을 포함한 반도체 기판(1) 전면에 절연막을 증착한 후 전면에 에치백을 실시하여 게이트전극(3) 양측면에 게이트측벽(6)을 형성한다.As shown in FIG. 2E, an insulating film is deposited on the entire surface of the semiconductor substrate 1 including the gate electrode 3 and then etched back to form gate sidewalls 6 on both sides of the gate electrode 3. .
이어 상기 게이트측벽(6)을 마스크로 이용하여 상기 반도체 기판(1) 표면내에 고농도 불순물이온을 이온주입하여 상기 제2 불순물 주입층(5)과 제2 불순물 주입층(4)에 연결되고 깊은 접합깊이를 갖는 제3 불순물 주입층(7a,7b)을 형성한다.Subsequently, a high concentration of impurity ions are implanted into the surface of the semiconductor substrate 1 using the gate side wall 6 as a mask, and are connected to the second impurity injection layer 5 and the second impurity injection layer 4 and are deeply bonded. Third impurity injection layers 7a and 7b having a depth are formed.
이 때 상기 게이트전극(3) 하측에 균일한 도핑 프로파일을 갖는 채널영역 이 형성된다.At this time, a channel region having a uniform doping profile is formed under the gate electrode 3.
여기서 상기 채널영역의 끝부분에 접하는 일측의 제3 불순물 주입층(7a)과 타측의 제3 불순물 주입층(7b)의 도핑프로파일이 균일하여 대칭적인 채널 도핑 프로파일을 이룬다.Here, the doping profiles of the third impurity injection layer 7a on one side and the third impurity injection layer 7b on the other side of the channel region are uniform to form a symmetrical channel doping profile.
그러나 상기와 같은 종래의 반도체 소자 및 그의 제조방법은 다음과 같은 문제점이 있다.However, the above conventional semiconductor device and its manufacturing method have the following problems.
첫째, 할로 이온 주입이 소스 불순물영역과 드레인 불순물영역에 동시에 형성되므로 채널영역의 끝부분에 접하는 드레인 불순물영역에서 핫캐리어를 발생한다.First, since halo ion implantation is simultaneously formed in the source impurity region and the drain impurity region, hot carriers are generated in the drain impurity region in contact with the end of the channel region.
둘째, 드레인영역에 국부적으로 증가된 도핑 프로파일에 의해 게이트와 드레인간의 접합캐패시턴스가 증가하고 접합브레이크다운전압이 감소한다.Second, the junction capacitance between the gate and the drain increases and the junction breakdown voltage decreases due to the doping profile locally increased in the drain region.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 큰 틸트각을 이용한 틸트 할로이온 주입으로 소스영역에 국부적으로 도핑프로파일을 증가시킴으로써 비대칭도핑프로파일을 갖는 채널영역을 형성하는데 적당한 반도체소자 및 그의 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and a semiconductor device suitable for forming a channel region having an asymmetric doping profile by locally increasing a doping profile in a source region by a tilt halo ion implantation using a large tilt angle is manufactured. The purpose is to provide a method.
도 1 은 종래의 반도체 소자의 구조 단면도1 is a structural cross-sectional view of a conventional semiconductor device
도 2a 내지 도 2e 는 종래의 반도체 소자의 제조공정 단면도2A to 2E are cross-sectional views of a manufacturing process of a conventional semiconductor device.
도 3 은 본 발명의 제1 실시예에 따른 반도체 소자의 구조 단면도3 is a structural cross-sectional view of a semiconductor device in accordance with a first embodiment of the present invention;
도 4a 내지 도 4e 는 본 발명의 제1 실시예에 따른 반도체 소자의 제조공정 단면도4A through 4E are cross-sectional views illustrating a process of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.
도 5a 는 종래와 본 발명에 의한 반도체 소자의 Si/SiO2계면에서의 측면확산길이에 따른 채널영역의 도핑프로파일을 비교한 도면FIG. 5A is a view comparing doping profiles of channel regions according to side diffusion lengths at Si / SiO 2 interfaces of semiconductor devices according to the related art and the present invention. FIG.
도 5b 는 종래와 본 발명에 의한 반도체 소자의 유효채널길이에 따른 선형영역과 포화영역의 문턱전압을 비교한 도면5B is a view comparing threshold voltages of a linear region and a saturation region according to the effective channel length of a semiconductor device according to the related art and the present invention.
도 5c 는 종래와 본 발명에 의한 반도체 소자의 측면길이에 따른 채널영역에서의 측면 전계분포를 비교한 도면5C is a view comparing side electric field distributions in a channel region according to side lengths of a semiconductor device according to the related art and the related art.
도 6 은 본 발명의 제2 실시예에 따른 반도체 소자의 구조 단면도6 is a structural cross-sectional view of a semiconductor device according to a second exemplary embodiment of the present invention.
도 7 은 본 발명의 제3 실시예에 따른 반도체 소자의 구조 단면도7 is a structural cross-sectional view of a semiconductor device according to a third exemplary embodiment of the present invention.
도면의 주요부분에 대한 부호설명Explanation of Signs of Major Parts of Drawings
21 : 반도체 기판 22 : 게이트절연막21 semiconductor substrate 22 gate insulating film
23 : 게이트전극 24 : 제1 불순물 주입층23 gate electrode 24 first impurity implantation layer
25a,25b : 제2 불순물 주입층 26 : 게이트측벽25a, 25b: second impurity implantation layer 26: gate side wall
27a,27b : 제3 불순물 주입층27a, 27b: third impurity injection layer
상기의 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 제1 도전형 반도체 기판상에 형성되는 게이트전극과, 상기 게이트전극 양측면에 형성되는 게이트측벽과, 상기 게이트전극 일측의 반도체 기판 표면내에 일정 틸트각으로 상기 게이트전극과 일정 너비만큼 오버랩되어 형성되는 제1 도전형 제1 불순물 주입층과, 상기 게이트전극의 타측 반도체 기판 표면내 그리고 일측의 상기 제1 불순물 주입층에 접하여 형성되는 제2 도전형 제2 불순물 주입층과, 상기 게이트측벽 양측의 반도체 기판 표면내에 형성되는 제2 도전형 제3 불순물 주입층을 포함하여 이루어짐을 특징으로 하고, 또한 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판상에 게이트전극을 형성하는 공정, 상기 게이트전극을 마스크로 이용한 틸트 할로이온 주입으로 상기 게이트전극 일측 및 하측 일부에 걸쳐 형성되는 제1 불순물 주입층, 상기 게이트전극을 마스크로 이용한 저농도 불순물 이온 주입으로 게이트전극의 타측 반도체 기판 표면내 그리고 일측의 제1 불순물 주입층에 접하는 제2 불순물 주입층을 형성하는 공정, 상기 게이트전극의 양측면에 게이트측벽을 형성하는 공정, 상기 게이트전극을 포함한 게이트측벽을 마스크로 불순물 이온을 주입하여 상기 게이트전극 양측의 반도체 기판 표면내에 제3 불순물 주입층을 형성하는 공정을 포함하여 구성된다.A semiconductor device according to the present invention for achieving the above object is a gate electrode formed on a first conductivity type semiconductor substrate, a gate side wall formed on both sides of the gate electrode, and a predetermined tilt in the surface of the semiconductor substrate on one side of the gate electrode A first conductivity type first impurity implantation layer formed overlapping the gate electrode by a predetermined width at an angle, and a second conductivity type formed in contact with the first impurity implantation layer on the other surface of the semiconductor substrate and on one side of the gate electrode A second impurity implantation layer and a second conductive third impurity implantation layer formed in the surface of the semiconductor substrate on both sides of the gate side wall are included. Forming a gate electrode in the gate, and tilting the halo ion implantation using the gate electrode as a mask A first impurity implantation layer formed over one side of the electrode and a part of the lower side, and a second impurity implantation layer in contact with the first impurity implantation layer on the other semiconductor substrate surface and on the other side of the gate electrode by low concentration impurity ion implantation using the gate electrode as a mask Forming a gate side wall on both side surfaces of the gate electrode, implanting impurity ions using a gate side wall including the gate electrode as a mask to form a third impurity implantation layer in the semiconductor substrate surfaces on both sides of the gate electrode It comprises a process.
이하, 본 발명의 실시예에 따른 반도체 소자 및 그의 제조방법에 관하여 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, a semiconductor device and a manufacturing method thereof according to an embodiment of the present invention will be described with reference to the accompanying drawings.
도 3 은 본 발명의 제1 실시예에 따른 반도체 소자의 구조 단면도이다.3 is a structural cross-sectional view of a semiconductor device according to a first exemplary embodiment of the present invention.
즉 P형 반도체 기판(21) 상에 게이트절연막이 형성되어 있고, 상기 게이트절연막(22) 상에 게이트전극(23)이 형성되어 있다.That is, a gate insulating film is formed on the P-type semiconductor substrate 21, and a gate electrode 23 is formed on the gate insulating film 22.
또한 상기 게이트전극(23) 일측의 반도체 기판(21) 표면내에 게이트전극(23)과 일부 오버랩되어 P형 제1 불순물 주입층(24)이 형성되어 있고, 상기 게이트전극 (23) 일측에 제1 불순물 주입층(24)과 접하며 게이트전극(23) 타측의 반도체 기판 (21)표면내에 N형 제2 불순물 주입층(25)이 형성되어 있다.In addition, a P-type first impurity implantation layer 24 is formed on the surface of the semiconductor substrate 21 on one side of the gate electrode 23 to form a first P-type impurity implantation layer 24. The N-type second impurity injection layer 25 is formed on the surface of the semiconductor substrate 21 on the other side of the gate electrode 23 while being in contact with the impurity injection layer 24.
그리고 상기 게이트전극(23) 양측면에 게이트측벽(26)이 형성되어 있고, 상기 게이트측벽(26) 하측의 반도체 기판(21) 표면내에 제2 불순물 주입층(25a,25b)에 접하는 N형 제3 불순물 주입층(27a,27b)이 형성되어 있다.Gate side walls 26 are formed on both sides of the gate electrode 23, and the N-type third contacts the second impurity injection layers 25a and 25b in the surface of the semiconductor substrate 21 below the gate side wall 26. Impurity injection layers 27a and 27b are formed.
여기서 상기 제2 불순물 주입층(25)은 제1,제3 불순물 주입층(24,27a,27b)을 둘러싸고 상기 게이트전극(23)과 일부 오버랩되어 형성되어 있다.The second impurity implantation layer 25 is formed to partially overlap the gate electrode 23 while surrounding the first and third impurity implantation layers 24, 27a and 27b.
상기와 같이 구성된 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법에 관하여 첨부된 도면을 참조하여 설명하면 다음과 같다.Referring to the accompanying drawings, a method of manufacturing a semiconductor device according to the first embodiment of the present invention configured as described above is as follows.
도 4a 내지 도 4b 는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 공정 단면도이다.4A through 4B are cross-sectional views illustrating a process of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.
즉 P형 반도체 기판(21)상에 게이트전극(23)을 형성하는 공정, 상기 게이트전극을 마스크로 이용한 틸트 이온 주입으로 상기 게이트전극(23) 일측 및 하측 일부에 걸쳐 P형 제1 불순물 주입층(24)을 형성하는 공정, 상기 게이트전극(23)을 마스크로 이용한 저농도 불순물 이온 주입으로 게이트전극(23)의 타측 반도체(21) 기판 표면내 그리고 일측의 제1 불순물 주입층(24)내에 N형 제2 불순물 주입층(25a, 25b)을 형성하는 공정, 상기 게이트전극(23)의 양측면에 게이트측벽(26)을 형성하는 공정, 상기 게이트전극(23)을 포함한 게이트측벽(26)을 마스크로 불순물 이온을 주입하여 상기 게이트전극(23) 양측의 반도체 기판(21) 표면내에 N형 제3 불순물 주입층(27a,27b)을 형성하는 공정을 포함하여 구성된다.That is, a process of forming the gate electrode 23 on the P-type semiconductor substrate 21 and the P-type first impurity implantation layer over one side and the lower part of the gate electrode 23 by tilt ion implantation using the gate electrode as a mask. (24) forming a low concentration impurity ion implantation using the gate electrode (23) as a mask, in the surface of the other semiconductor 21 substrate of the gate electrode (23) and in the first impurity implantation layer (24) on one side. Forming second type impurity implantation layers 25a and 25b, forming gate sidewalls 26 on both sides of the gate electrode 23, and masking the gate sidewall 26 including the gate electrode 23. And implanting impurity ions into the N-type third impurity implantation layers 27a and 27b in the surface of the semiconductor substrate 21 on both sides of the gate electrode 23.
도 4a에 도시된 바와같이, 활성영역이 정의된 P형 실리콘 반도체 기판(21)상에 실리콘디옥사이드(SiO2)인 게이트절연막(22)을 형성한 후 상기 게이트절연막(22)내에 문턱전압 조정을 위한 BF2이온을 이온주입하여 상기 반도체 기판(21) 표면과 게이트절연막(22)의 계면에 얕은 접합깊이를 갖도록 한다.As shown in FIG. 4A, a gate insulating film 22 made of silicon dioxide (SiO 2 ) is formed on a P-type silicon semiconductor substrate 21 having an active region defined therein, and then threshold voltage adjustment is performed in the gate insulating film 22. BF 2 ions are implanted to have a shallow junction depth at the interface between the surface of the semiconductor substrate 21 and the gate insulating film 22.
도 4b에 도시된 바와같이, 상기 게이트절연막(22)상에 게이트전극용 반도체층을 형성한다.As shown in FIG. 4B, a gate electrode semiconductor layer is formed on the gate insulating film 22.
이어 상기 반도체층상에 감광막을 도포하여 노광 및 현상공정으로 패터닝한 후 상기 패터닝된 감광막을 마스크로 이용하여 반도체층을 선택적으로 제거하여 게이트전극(23)을 형성한다.Subsequently, a photoresist film is coated on the semiconductor layer and patterned by an exposure and development process. Then, the semiconductor layer is selectively removed using the patterned photoresist film as a mask to form a gate electrode 23.
도 4c에 도시된 바와같이, 상기 게이트전극(23)을 마스크로 이용하여 상기 반도체 기판(21)의 일측에 55°~ 65°의 틸트각(θ)으로 할로이온인 보론이온을 이온 주입하여 얕은 접합깊이를 갖는 제1 불순물 주입층(24)을 형성한다.As shown in FIG. 4C, using the gate electrode 23 as a mask, one side of the semiconductor substrate 21 is ion-implanted with boron ions, which are halo ions, at a tilt angle θ of 55 ° to 65 °. A first impurity implantation layer 24 having a junction depth is formed.
이 때 상기 게이트전극(24) 일측의 반도체 기판(21) 표면내에만 국부적으로 틸트 이온 주입을 실시하기 때문에 상기 제1 불순물 주입층(24)은 상기 게이트전극 (23)과 일정 폭 오버랩된다.At this time, the tilt impurity implantation layer 24 is locally overlapped with the gate electrode 23 because the tilt ion implantation is performed locally only on the surface of the semiconductor substrate 21 on one side of the gate electrode 24.
즉 틸트각과 이온주입 에너지를 조절하여 제1 불순물 주입층(24)의 보론의 도핑 프로파일 피크값을 위치시키어 소스배리어(source barrier)의 역할을 한다.That is, the tilt angle and the ion implantation energy are adjusted to position the peak value of the doping profile of the boron of the first impurity implantation layer 24 to serve as a source barrier.
도 4d에 도시된 바와같이, 상기 게이트전극(23)을 마스크로 이용하여 반도체기판(21) 표면내에 저농도 As 이온을 이온주입하여 상기 게이트전극(23) 양측의 반도체기판(21) 표면내에 얕은 접합깊이를 갖는 제2 불순물 주입층(25a,25b)을 동시에 형성한다.As shown in FIG. 4D, a low junction As ion is implanted into the surface of the semiconductor substrate 21 by using the gate electrode 23 as a mask, and a shallow junction is formed in the surface of the semiconductor substrate 21 on both sides of the gate electrode 23. Second impurity injection layers 25a and 25b having a depth are formed at the same time.
도 4e에 도시된 바와같이, 상기 게이트전극(24)을 포함한 반도체 기판(21) 전면에 절연막을 증착한 후 전면에 절연막 에치백을 실시하여 상기 게이트전극(23) 양측면에 게이트측벽(26)을 형성한다.As shown in FIG. 4E, an insulating film is deposited on the entire surface of the semiconductor substrate 21 including the gate electrode 24, and then the insulating film is etched back to form a gate sidewall 26 on both sides of the gate electrode 23. Form.
이어 상기 게이트전극(23)을 포함한 게이트측벽(26)을 마스크로 이용하여 게이트측벽(26) 양측의 반도체 기판(21) 표면내에 고농도 As 이온을 이온주입하여, 상기 제2 불순물 주입층(25a,25b)에 접하고 깊은 접합 깊이를 갖는 제3 불순물 주입층(27a, 27b)을 형성한다.Subsequently, a high concentration of As ions are ion-implanted into the surface of the semiconductor substrate 21 on both sides of the gate side wall 26 using the gate side wall 26 including the gate electrode 23 as a mask to form the second impurity implantation layer 25a, Third impurity injection layers 27a and 27b in contact with 25b) and having a deep junction depth are formed.
여기서 상기 일측의 제3 불순물 주입층영역(27a)에 접하는 제1 불순물 주입층(24)에 의해 상대적으로 타측 제3 불순물 주입층(27b)과 비대칭구조가 되고, 상기 제3 불순물 주입 공정시 이온 주입 에너지는 상기 제1, 제2 불순물 이온주입 에너지보다 크다.In this case, the first impurity implantation layer 24 in contact with the third impurity implantation layer region 27a on one side is relatively asymmetrical with the other third impurity implantation layer 27b, and the ions during the third impurity implantation process The implantation energy is greater than the first and second impurity ion implantation energies.
여기서 상기 제2 불순물 주입층(25a,25b)은 LDD(Lightly Doped Drain)영역으로 대체가능하고, 제3 불순물 주입층(27a,27b)은 소스/드레인 영역으로 대체 가능하다.The second impurity implantation layers 25a and 25b may be replaced with lightly doped drain (LDD) regions, and the third impurity implantation layers 27a and 27b may be replaced with source / drain regions.
상기와 같이 형성된 본 발명의 제1 실시예에 따른 반도체 소자의 동작특성을 설명하면 다음과 같다.Referring to the operation characteristics of the semiconductor device according to the first embodiment of the present invention formed as described above are as follows.
도 5a 는 종래와 본 발명에 따른 반도체소자의 Si/SiO2계면에서의 측면확산길이에 따른 채널영역의 도핑프로파일을 나타낸 도면으로서, 본 발명의 반도체소자는 유효채널길이(Leff)가 0.1㎛인 채널영역의 측면길이에 따른 보론의 도핑프로파일이 다르게 나타난다.FIG. 5A shows a doping profile of a channel region according to a side diffusion length at a Si / SiO 2 interface of a semiconductor device according to the related art and the present invention. The semiconductor device of the present invention has an effective channel length L eff of 0.1 μm. The boron doping profile is different depending on the side length of the in-channel region.
즉 일측의 제3 불순물 주입층(27a)에 접하는 채널영역에서의 보론의 도핑프로파일(A)이 타측의 제3 불순물 주입층(27b)에 접하는 채널영역에서의 도핑프로파일(B)보다 크고, 상기 채널영역에서의 도핑프로파일의 범위는 1016~1018cm-3이다.That is, the doping profile A of boron in the channel region in contact with the third impurity injection layer 27a on one side is larger than the doping profile B in the channel region in contact with the third impurity injection layer 27b on the other side. The doping profile in the channel region is 10 16 to 10 18 cm -3 .
한편 종래의 소자는 균일하게 보론 이온이 도핑되므로 측면확산길이에 따른 채널영역에서의 도핑프로파일이 일정하다(1017cm-3).Meanwhile, in the conventional device, since the boron ions are uniformly doped, the doping profile is constant in the channel region according to the side diffusion length (10 17 cm −3 ).
여기서 상기 Si/SiO2계면의 소스접합 근처에 국부적으로 프로파일의 피크치를 위치시키기 위한 보론의 임플랜트 조건(틸트각, 이온 주입 에너지, 도핑 프로파일)은 벨로시티 오버슈트(velocity overshoot)에 기인한 드레인전류를 최대화하는 중요한 파라미터이다..Here, the implant conditions (tilt angle, ion implantation energy, doping profile) of boron to position the peak of the profile locally near the source junction of the Si / SiO 2 interface are the drain current due to velocity overshoot. Is an important parameter to maximize.
도 5b 는 종래와 본 발명에 따른 반도체소자의 유효채널길이에 따른 문턱전압의 변화를 나타낸 도면으로서, 본 발명의 반도체소자는 게이트전압이 인가되었을 때 선형영역(VDS=0.05V)과 포화영역(VDS=2.0V)에서 유효채널길이가 증가할수록 문턱전압의 변동율이 큰 반면, 종래의 소자는 채널도핑프로파일이 균일하기 때문에 유효채널길이의 변화에 대해 문턱전압의 변동율이 작다.5B is a view showing a change in threshold voltage according to the effective channel length of a semiconductor device according to the related art and the present invention. In the semiconductor device of the present invention, a linear region (V DS = 0.05V) and a saturation region are applied when a gate voltage is applied. As the effective channel length increases at (V DS = 2.0V), the change rate of the threshold voltage is larger, whereas the change rate of the threshold voltage is small with respect to the change in the effective channel length because the channel doping profile is uniform in the conventional device.
여기서 본 발명에 따른 반도체소자는 소스측에 보론이온의 고농도 도핑파일이 위치하므로 리버스(reverse) 숏채널효과가 발생되어 유효채널 길이가 작아질수록 문턱전압이 증가하게 된다.In the semiconductor device according to the present invention, since a high concentration doping file of boron ions is positioned on the source side, a reverse short channel effect is generated and the threshold voltage increases as the effective channel length decreases.
도 5c 는 종래와 본 발명에 따른 반도체 소자의 채널영역에서의 전계의 분포를 나타낸 도면으로서, 게이트단자에 문턱전압보다 큰 전원이 인가되면 채널이 형성되고 드레인단자와 소스단자의 전위차에 의해 기울기를 갖게 되는데, 본 발명의 소자는 종래기술에 비해 소스영역에 접하는 채널영역에서 측면전계의 기울기가 증가한다(C).FIG. 5C is a diagram illustrating the distribution of an electric field in a channel region of a semiconductor device according to the related art and the present invention. When a power supply larger than a threshold voltage is applied to a gate terminal, a channel is formed and a slope is caused by a potential difference between a drain terminal and a source terminal. The device of the present invention increases the slope of the lateral electric field in the channel region in contact with the source region compared to the prior art (C).
또한 드레인영역에 접하는 채널영역에서의 내부전계의 크기가 종래에 비해 더 감소하고(D), 소스영역에서 채널영역으로 주입되는 전자는 전계의 급속한 증가를 가져오기 때문에 채널영역의 소스측에서 전자의 속도는 20% 정도 빠르게 증가한다.In addition, the size of the internal electric field in the channel region in contact with the drain region is further reduced (D), and electrons injected into the channel region from the source region bring about a rapid increase in the electric field. The speed increases by 20% faster.
본 발명의 제2 실시예에 따른 반도체 소자의 구조에 대하여 첨부도면 도 6 을 참조하여 설명하면, 상기 제1 불순물 주입층(60)을 제외한 모든 구조가 상기 제1 실시예와 동일하고 제1 불순물 주입층(60)이 일측의 제2, 제3 불순물 주입층 (61,62)에 접하도록 깊은 접합깊이를 갖고 형성되어 있다.The structure of the semiconductor device according to the second embodiment of the present invention will be described with reference to FIG. 6. All structures except for the first impurity implantation layer 60 are the same as the first embodiment and the first impurity is described. The injection layer 60 is formed with a deep junction depth so as to contact the second and third impurity injection layers 61 and 62 on one side.
본 발명의 제3 실시예에 따른 반도체 소자의 구조에 대하여 첨부도면 도 7 을 참조하여 설명하면, 도핑프로파일이 각각 다른 제1 불순물 주입층(70)이 제2 불순물 주입층(71) 하측의 제3 불순물 주입층(72)에만 접하여 형성된다.A structure of a semiconductor device according to a third exemplary embodiment of the present invention will be described with reference to FIG. 7. The first impurity injection layer 70 having different doping profiles may be formed under the second impurity injection layer 71. It is formed in contact with only the impurity injection layer 72.
이상에서 설명한 본 발명의 실시예에 따른 반도체 소자 및 그의 제조방법은 다음과 같은 효과가 있다.The semiconductor device and its manufacturing method according to the embodiment of the present invention described above have the following effects.
첫째, 소스접합근처에 채널 도핑 프로파일을 국부적으로 증가시키므로써 문턱전압 롤오프(Roll-Off)효과를 감소시킬 수 있다.First, by locally increasing the channel doping profile near the source junction, the threshold voltage roll-off effect can be reduced.
둘째, 소스영역에 접하는 채널영역에 보론이온의 도핑 프로파일 피크치를 위치시키므로써 소스영역측 채널영역의 측면 전계의 기울기가 증가하여 소자의 전류구동 능력을 향상시킬 수 있다.Second, by placing the peak value of the doping profile of the boron ion in the channel region in contact with the source region, the slope of the lateral electric field of the channel region of the source region can be increased to improve the current driving capability of the device.
셋째, 드레인영역에 접하는 채널영역의 도핑프로파일이 종래의 소자에 비해 낮으므로 핫캐리어가 감소하여 소자의 신뢰성을 향상시킬 수 있다.Third, since the doping profile of the channel region in contact with the drain region is lower than that of the conventional device, the hot carrier can be reduced and the reliability of the device can be improved.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990010128A KR100287886B1 (en) | 1999-03-24 | 1999-03-24 | Structure and method of fabrication for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990010128A KR100287886B1 (en) | 1999-03-24 | 1999-03-24 | Structure and method of fabrication for semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000061227A true KR20000061227A (en) | 2000-10-16 |
| KR100287886B1 KR100287886B1 (en) | 2001-04-16 |
Family
ID=19577603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990010128A KR100287886B1 (en) | 1999-03-24 | 1999-03-24 | Structure and method of fabrication for semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100287886B1 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030001942A (en) * | 2001-06-28 | 2003-01-08 | 동부전자 주식회사 | Semiconductor Device And Manufacturing Method For the Same |
| US7247541B2 (en) | 2004-07-07 | 2007-07-24 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor memory device including a transistor |
| KR100903467B1 (en) * | 2007-08-24 | 2009-06-18 | 주식회사 동부하이텍 | A semiconductor device and the fabricating method thereof |
| KR101531880B1 (en) * | 2008-12-30 | 2015-06-26 | 주식회사 동부하이텍 | Semiconductor device and method of manufacturing the same |
| US9240409B2 (en) | 2014-01-20 | 2016-01-19 | Samsung Electronics Co., Ltd. | Semiconductor device and method for fabricating the same |
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|---|---|---|---|---|
| KR20030001942A (en) * | 2001-06-28 | 2003-01-08 | 동부전자 주식회사 | Semiconductor Device And Manufacturing Method For the Same |
| US7247541B2 (en) | 2004-07-07 | 2007-07-24 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor memory device including a transistor |
| KR100903467B1 (en) * | 2007-08-24 | 2009-06-18 | 주식회사 동부하이텍 | A semiconductor device and the fabricating method thereof |
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