KR20000057096A

KR20000057096A - 시분할 방식으로 동작 가능한 ｃｄｍａ 수신기 및 그의제어 방법

Info

Publication number: KR20000057096A
Application number: KR1019990061524A
Authority: KR
Inventors: 미우라데쯔야
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1998-12-24
Filing date: 1999-12-24
Publication date: 2000-09-15
Also published as: US6704347B1; BR9907595A; CN1258141A; EP1014593A3; JP2000196563A; CN1129255C; EP1014593A2; JP3292161B2; KR100388873B1

Abstract

CDMA 셀룰러 이동 전화 시스템에서 사용되는 CDMA 수신기에서, 복수의 핑거 처리부의 수신 타이밍을 결정하는 데 사용되는 검색기는 시분할 방식으로 동작되어 임의의 사이즈의 확장없이 검색 범위를 넓게 할 수 있다. 구체적으로, 복수의 상관기 및/또는 가산기는 시분할 방식으로 제어되어 통합된 상관값 신호를 저장하기 위한 레지스터와 함께 상관기 및/또는 가산기의 수를 감소시킨다.

Description

시분할 방식으로 동작 가능한 ＣＤＭＡ 수신기 및 그의 제어 방법{CDMA RECEIVER OPERABLE IN A TIME DIVISION FASHION AND METHOD FOR CONTROLLING THE SAME}

본 발명은 코드 분할 다중 접속(CDMA) 시스템에서 사용하는 CDMA 수신기 및 CDMA 수신기를 제어하는 방법에 관한 것이다.

셀룰러 이동 무선 통신 시스템에서, 다양한 다중 접속 시스템이 지금까지 제안되어 세계적으로 채택되고 있다. 그 중, 최근의 경향은 각 채널마다 할당된 특정 확산 코드를 가지며 간단히 CDMA라 불리는 셀룰러 이동 무선 코드 분할 다중 접속(CDMA) 시스템에 관한 것이다. 이러한 CDMA 시스템에서, 각각의 특정 확산 코드에 의해 확산되는 동일한 반송 주파수의 변조파가 송신기측에서 수신기측으로 무선 신호로서 송신된다. 무선 신호에 응답하여, 수신기측의 CDMA 수신기가 각 특정 확산 코드를 이용하여 동기화 동작을 수행하여 원하는 채널을 확인한다. 채널을 서로 구별하기 위해, 상이한 확산 코드가 기지국과 이동 단말 간의 무선 채널을 확인하는 데 사용된다.

또한, 무선 신호가 복수의 경로, 즉 CDMA 시스템에서의 다중 경로를 통해 수신되어, 동기화 신호 및/또는 파일롯 신호와 같은 미리 정해진 신호를 정확히 검출함으로써 CDMA 수신기 내의 무선 신호로부터 다중 경로 페이딩이 제거되어야 한다.

또한, 셀룰러 이동 무선 통신 시스템에서는, 각 이동 단말과 기지국 간에 유지되는 통신에 따라 한쪽에서 다른쪽으로 무선 서비스 영역 또는 셀을 통해 각 이동 단말이 이동되는 것으로 간주된다. 이 경우, 기지국은 각 이동 단자와의 통신을 중단하지 않고서 한쪽에서 다른쪽으로 스위칭되어야만 한다.

상기한 점을 고려하여, 이동 단말에서 사용되는 CDMA 수신기는 다중 경로를 통해 무선 신호가 공급되는 레이크 수신기 및 칩 동기화를 확립하기 위해 이러한 다중 경로 신호들을 검색하기 위한 검색기를 갖는다. 즉, 검색기는 무선 신호로부터 최적의 수신 타이밍을 검출하여 최적의 수신 타이밍을 레이크 수신기에 통지하는 데 사용된다. 이는 각 기지국마다사용되는 CDMA 수신기에 적용된다. 따라서, 다음의 설명은 주로 기지국의 CDMA 수신기에 대해 이루어질 것이다.

실제로, 레이크 수신기 및 검색기 둘다는 각각 고주파 증폭기 및 중간 주파 증폭기에 의해 고주파 증폭 및 주파수 변환이 행해지는 수신 데이터 신호가 주어진다. 이 경우, 레이크 수신기는 다중 경로를 통해 수신된 수신 데이터 신호에 응답하여 동작 가능하며, 코드들을 복조 신호로 확산하여 수신 데이터를 변조하기 위한 복수의 핑거 수신기를 포함한다. 이 때문에, 원하는 채널의 확산 코드와 각 수신 다중 경로 신호 간의 상관 관계에 대한 산출이 이루어져 각 경로를 통해 각 수신 타이밍에서 코드를 캡쳐한다. 그 후, 다중 경로 페이딩의 영향을 완화하고 신호 대 잡음(S/N)비를 개선하기 위해 최대비(maximal-ratio) 합성이 행해진다.

한편, 검색기는 수신 데이터 신호와 지연된 확산 코드에 응답하여 동작하여 수신 데이터 신호와 지연된 확산 코드 간의 상관값을 산출하는 복수의 상관기, 및 각각의 상관값을 가산하여 합산된 상관값들을 레지스터에 저장하는 복수의 가산기를 갖는다. 또한, 합산된 상관값이 수신 타이밍 판정 회로에 전달되어 유효 경로를 결정하고 유효 경로 또는 최적의 수신 타이밍을 나타내는 수신 타이밍 신호를 레이크 수신기의 핑거 회로에 공급한다.

여기서, 검색기의 상관기는 가산기에 1 대 1 대응한다.

최근에는, 이러한 CDMA 시스템에서 각각의 셀을 넓혀 서로 기지국을 스위칭하기 위한 핸드오프 동작의 주파수를 감소시키는 시도가 이루어지고 있다. 이는 각 셀의 셀 반경을 확장하게 된다. 이러한 셀 반경의 확장은 각 기지국마다의 CDMA 수신기의 검색기의 검색 범위를 확장하게 한다. 즉, 검색기는 검색 범위가 넓어야만 한다.

검색기의 검색 범위를 넓게 하기 위해서는, 상관기 및 대응하는 가산기의 수를 증가시킬 필요가 있다. 실제로, 검색 범위는 확산 코드의 칩 수에 의해 결정되며 미리 정해진 리솔루션을 가져야만 한다. 따라서, 상관기의 수가 칩 수와 리솔루션의 곱 뿐만 아니라 가산기의 수와 동일해야 하므로 상관기 및 대응하는 가산기는 검색 범위가 넓어짐에 따라 수적으로 증가되어야 한다.

이러한 환경하에서, 다수의 상관기 및 가산기 때문에, 검색기는 검색 범위가 넓어짐에 따라 필연적으로 그 구조가 복잡해진다. 또한, 상관기 및 가산기가 수적으로 증가되면 각 기지국의 사이즈를 작게 하는 것이 매우 어렵다.

본 발명의 목적은 구성이 간단하고 사이즈가 작은 CDMA 시스템에서 사용될 수 있는 수신기를 제공함에 있다.

본 발명의 다른 목적은 검색기에 포함되는 상관기 및 가산기를 증가시키지 않고서 검색기의 검색 범위를 넓힐 수 있는 상술한 유형의 수신기를 제공함에 있다.

본 발명의 또 다른 목적은 기지국에서 사용할 수 있고 고속으로 동작할 수 있는 상술한 유형의 수신기를 제공함에 있다.

본 발명의 다른 목적은 상관기 및/또는 가산기의 증가없이 넓은 검색 범위에서 최적의 수신 타이밍을 검색할 수 있는 검색기를 제공함에 있다.

본 발명의 또 다른 목적은 상관기 및 가산기의 증가없이 넓은 검색 범위에서 최적의 수신 타이밍을 검색하는 방법을 제공함에 있다.

본 발명의 한 형태에 따른 방법은, CDMA 수신기에서의 검색기에 의해 복수의 경로를 통해 수신되는 수신 데이터 신호로부터 최적의 수신 타이밍을 검색하여 최적의 수신 타이밍을 검출하는 데 사용된다. 상기 방법은, 시분할 방식으로, 수신 데이터 신호와 연속적으로 지연된 확산 코드 간의 상관값을 산출하여, 합산된 상관값을 생성하는 단계, 및 합산된 상관값으로부터 최적의 수신 타이밍을 결정하는 단계를 포함한다.

이 경우, 산출 단계는, 연속적으로 지연된 확산 코드를 이용하여 수신 데이터 신호를 역확산(despreading)하여 상관값을 생성하는 단계, 및 시분할 방식으로 각각의 상관값을 합산하여 시분할 방식으로 합산된 상관값을 구하는 단계를 포함한다. 대안으로, 산출 단계는, 연속적으로 지연된 확산 코드를 이용하여 시분할 방식으로 수신 데이터 신호를 역확산하여 상관값을 생성하는 단계, 및 각각의 상관값을 합산하여 시분할 방식으로 합산된 상관값을 구하는 단계를 포함한다.

본 발명의 다른 형태에 따른 방법은, 수신 데이터 신호를 수신하여 CDMA 시스템에서 디코딩된 데이터 신호를 생성하는 데 사용되며, 시분할 방식으로, 수신 데이터 신호와 연속적으로 지연된 확산 코드 간의 상관값을 산출하여 합산된 상관값을 생성하는 단계; 합산된 상관값으로부터 최적의 수신 타이밍을 결정하는 단계; 최적의 수신 타이밍을 이용하여 수신 데이터 신호를 역확산하여 역확산 및 검출 데이터 신호를 생성하는 단계; 역확산 및 검출 데이터 신호의 최대비 합성을 행하여 합성된 데이터 신호를 생성하는 단계; 및 합성된 데이터 신호를 디코딩 데이터 신호로 디코딩하는 단계를 포함한다.

본 발명의 또 다른 형태에 따르면, 검색기는 복수의 경로를 통해 수신되는 수신 데이터 신호로부터 최적의 수신 타이밍을 검색하는 CDMA 수신기에서 사용되며, 시분할 방식으로, 수신 데이터 신호와 연속적으로 지연된 확산 코드 간의 상관값을 산출하여 합산된 상관값을 생성하는 산출 수단, 및 합산된 상관값으로부터 최적의 수신 타이밍을 결정하는 결정 수단을 포함한다.

본 발명의 다른 형태에 따르면, CDMA 수신기는 수신 데이터 신호에 응답하여 디코딩된 데이터 신호를 생성하는 CDMA 시스템에서 사용되며, 시분할 방식으로, 수신 데이터 신호와 연속적으로 지연된 확산 코드 간의 상관값을 산출하여 합산된 상관값을 생성하기 위한 산출 수단, 합산된 상관값으로부터 최적의 수신 타이밍을 결정하기 위한 수단, 최적의 수신 타이밍을 이용하여 수신 데이터 신호를 역확산하여 역확산 및 검출 데이터 신호를 생성하는 역확산 수단, 역확산 및 검출 데이터 신호의 최대비 합성을 행하여 합성된 데이터 신호를 생성하는 수단, 및 합성된 데이터 신호를 디코딩된 데이터 신호로 디코딩하는 수단을 포함한다.

도 1은 본 발명에 따른 CDMA 수신기를 설명하는 블럭도.

도 2는 본 발명의 제1 실시예에 따른 검색기의 블럭도.

도 3은 도 2에 도시된 검색기에서 사용되는 가산기의 블럭도.

도 4는 도 2에 도시된 검색기의 동작 타이밍을 설명하는 타이밍차트.

도 5는 수신 타이밍과 상관값 레벨 간의 관계를 설명하는 그래프.

도 6은 본 발명의 제2 실시예에 따른 검색기의 블럭도.

〈도면의 주요 부분에 대한 부호의 설명〉

12(1)∼12(N) : 핑거 처리부

13 : 검색기

14 : 최대비 합성기

15 : 디코더

도 1을 참조하면, 본 발명에 따른 수신기는, CDMA 시스템의 이동 단말에서 사용되며, 이후에 명확하게 되는 바와 같이, 다이버시티 레이크 기술에 따라 동작할 수 있는 것으로 가정된다. 이와 관련하여, 예시된 수신기는 CDMA 수신기 또는 기지국 수신기라 칭할 수 있다. 도 1에는 도시하지 않았지만, 기지국은 고주파 증폭 및 주파수 변환용 고주파 증폭부 및 중간 주파 증폭용 중간 주파(IF) 증폭부를 갖는다. 여하튼, 도시된 CDMA 수신기에는 고주파 증폭부 및 중간 주파 증폭부를 통해 수신 데이터 신호 S1이 기저대 신호 형태로 공급된다.

도시된 예에서, CDMA 수신기는 제1 내지 제N 핑거 처리부[12(1) 내지 12(N); 여기서, N은 양의 정수] 및 검색기(13)를 갖는다. 제1 내지 제N 핑거 처리부[12(1) 내지 12(N)]는 총괄하여 레이크 수신기라 칭할 수 있다.

검색기(13)는 수신 데이터 신호 S1을 수신하여 제1 내지 제N 핑거 처리부[12(1) 내지 12(N)]를 최적화하는 수신 타이밍을 검색한다. 그 결과, 검색기는 도 1에 도시된 바와 같이, 수신 타이밍을 검출된 수신 타이밍 신호 S6으로서 제1 내지 제N 핑거 처리부[12(1) 내지 12(N)]에 공급한다. 이 때문에, 예시된 검색기(13)는 후술되는 바와 같이 수신 데이터 신호의 역확산 타이밍을 연속적으로 시프팅하여 상관값을 산출하여 각각의 핑거 처리부의 최적 수신 타이밍을 검색하고 따라서 칩 동기화를 검출한다.

각각의 제1 내지 제N 핑거 처리부[12(1) 내지 12(N)]는 검출된 수신 타이밍 신호 S6에 응답하여 수신 데이터 신호 S1의 역확산 동작을 처리하고, 수신 데이터 신호를 역확산하여 얻어진 처리 신호를 생성한다. 처리 신호는 수신 데이터 신호로부터 검출된 검출 데이터 신호로서 언급될 수 있다.

제1 내지 제N 핑거 처리부[12(1) 내지 12(N)]에 의해 역확산되는 처리 신호는 최대비 합성 기술을 이용하여 처리 신호를 합산하는 최대비 합성기(14)로 보내진다. 즉, 최대비 합성기(14)는 제1 내지 제N 핑거 처리부[12(1) 내지 12(N)]로부터 보내진 처리 신호에 관한 레이크 합성을 행하고, 간단히 합성된 데이터 신호라고도 칭할 수 있는 레이크 합성 신호를 생성한다. 레이크 합성 신호는 디코더(15)로 전달되어 디코딩된 데이터 신호로 디코딩된다.

도 2를 참조하면, 본 발명의 제1 실시예에 따른 검색기는 도 1에 도시된 기지국의 CDMA 수신기에 적용될 수 있고, 상관 산출기(상관부라고도 칭함)(31), 지연 회로(32), 수신 데이터 신호 S1을 역확산하는 데 사용되는 확산 코드를 발생시키는 확산 코드 발생기(33), 및 가산부(34)를 포함한다. 도시된 예에서, 검색기(13)는 복수의 레지스터(35) 및 총괄해서 최적의 수신 타이밍을 결정하는 타이밍 결정 회로라고도 칭할 수 있는 수신 타이밍 판정부(36)를 더 포함한다.

도시된 상관 산출기(31)는 도 2에 도시된 바와 같이, 각각이 4개의 내부 상관기를 갖는 제1 내지 제N 그룹으로 그룹화되는 복수의 내부 상관기(1a 내지 1d, 2a 내지 2d, …, Na 내지 Nd)를 더 포함한다.

이러한 구성에 따르면, 확산 코드는 지연 회로(32)에 의해 연속적으로 지연되고 그 후에 상세히 후술하는 바와 같이 내부 상관기(1a∼1d, …, Na∼Nd)로 전달되도록 확산 코드 발생기(33)로부터 지연 회로(32)로 전달된다.

도시된 가산부(34)는 제1 내지 제N 그룹에 각각 대응하며, 각각 제1 내지 제N 입력측 스위치 S1a 내지 SNa에 의해 각 그룹의 4개의 내부 상관기에 선택적으로 접속되는 제1 내지 제N 가산기[(1) 내지 (N)]를 갖는다. 각각의 제1 내지 제N 입력측 스위치 S1a 내지 SNa는 제1 입력측 스위치 S1a와 접속하는 A1 내지 A4로 표현된 4개의 이동가능 컨택트를 갖는다. 그 결과, 각각의 4개의 상관기(1a 내지 1d; 2a 내지 2d; …; Na 내지 nd)가 각각의 제1 내지 제N 가산기[(1) 내지 (N)]에 선택적으로 접속된다.

일시적으로 도 2와 함께 도 3을 참조하면, 각각의 제1 내지 제N 가산기[(1) 내지 (N)]는, 설명의 간략화를 위해 도 1에는 도시하지 않았지만, 입력측 및 출력측을 갖는 가산기(40), 및 선택기(45 및 46)를 통해 가산기 유닛(40)의 입력측과 출력측 사이에 제1 내지 제4 메모리 존(41 내지 44)을 갖는다. 제1 내지 제4 메모리 존(41 내지 44)은 선택기(45)를 통해 보내진 가산기 유닛(40)에 의해 산출된 합산 결과를 저장하고 선택기(46)를 통해 합산 결과를 판독하여 재차 동일한 합산 결과를 전송한다.

도 1로 돌아가서, 제1 내지 제N 출력측 스위치 S1b 내지 SNb는 각각 제1 내지 제N 가산기[(1) 내지 (N)]에 접속된다. 각각의 제1 내지 제N 출력측 스위치 S1b 내지 SNb는 합산 결과를 처리 상관값으로서 저장하도록 동작할 수 있는 레지스터(1a 내지 1d; 2a 내지 2d; …; Na 내지 Nd)에 접속된 4개의 이동가능 컨택트(B1 내지 B4로 명기함)를 갖는다. 임의의 경우에서, 제1 내지 제N 입력측 및 출력측 스위치 S1a 내지 SNa; S1b 내지 SNb의 고정 컨택트는 제1 내지 제N 가산기[(1) 내지 (N)]의 입력 및 출력측에 접속된다.

도 2에서 파선으로 나타낸 바와 같이, 제1 입력측 스위치 S1a는 제1 출력측 스위치 S1b와 동기하여 스위칭된다. 마찬가지로, 제2 내지 제N 입력측 스위치 S2a 내지 SNa도 각각 제2 내지 제N 출력측 스위치 S2b 내지 SNb와 동기하여 스위칭된다. 또한, 제1 내지 제N 입력측 스위치 S1a 내지 SNa는 모든 제1 내지 제N 출력측 스위치 S1b 내지 SNb와 동시에 스위칭된다. 제1 내지 제N 입력측 스위치 S1a 내지 SNa 및 제1 내지 제N 출력측 스위치 S1b 내지 SNb를 스위칭하기 위해, 도시된 검색기(13)는 제1 내지 제N 입력 및 출력측 스위치 S1a 내지 SNa 및 S1b 내지 SNb에 제어 신호 Co를 전달하기 위한 제어기(50)를 갖는다.

또한, 각 그룹의 상관기(1a 내지 1d; 2a 내지 2d; …; Na 내지 Nd)는 도 2로부터 용이하게 이해되는 바와 같이, 레지스터[(1a) 내지 (1d); (2a) 내지 (2d); …; (Na) 내지 (Nd)]에 1 대 1 대응한다.

레지스터[(1a) 내지 (Nd)]는 모두 수신 타이밍 판정부(36)에 접속되어 최적의 수신 타이밍 신호를 검출하고 생성한다.

도시된 예에서, 확산 코드 신호는 지연 회로(32)를 통해 확산 코드 생성기(33)로부터 상관기(1a 내지 1d; 2a 내지 2d; … Na 내지 Nd) 각각으로 송신된다. 지연 회로(32)는 후술되는 방식에 의해 상관기(1a 내지 Nd) 각각에 대해 결정된 타이밍과 매칭되도록 확산 코드를 연속적으로 지연시키는 동작을 할 수 있다. 그러므로, 지연 회로(32)는 연속적으로 지연된 확산 코드들을 생성하는 동작이 가능하다.

이러한 구조에 의하면, 제1 내지 제N 가산기[(1) 내지 (N)] 각각은 상관기(1a 내지 1d; 2a 내지 2d; … Na 내지 Nd)들의 각 그룹에 시분할 방식으로 공통적으로 사용되어, 그 결과, 예시된 검색기의 구조가 간소화된다는 것을 쉽게 알 수 있다.

지금부터, 도 2에 도시된 검색기에 관한 동작을 보다 상세히 설명할 것이다. 여기서는, 수신 데이터 신호 S가 미리 정해진 칩 속도로 예시된 검색기(13)에 공급되고, 제1 내지 제N 입력 및 출력측 스위치(S1a 내지 SNb) 각각은 미리 정해진 칩 속도의 4배와 동일한 클럭 속도를 갖는 클럭 신호에 의해 동작된다고 가정한다. 결과적으로, 각 스위치의 4개의 이동가능 컨택트들은, 미리 정해진 칩 속도의 4배와 동일한 클럭 속도로 각각의 고정된 컨택트에 의해 연속적으로 서로 스위칭되거나 선택된다.

예시된 예에서, 검색기(13)는 확산 코드 생성기(33)에 의해 생성되고 지연 회로(32)에 의해 지연된 확산 코드를 사용함으로써 수신 데이터 신호(S1)의 역확산 동작을 수행한다. 보다 상세히는, 수신 데이터 신호(S1)는 상관 타이밍과 매칭되도록 지연 회로(32)에 의해 확산 코드 발생기(33)로부터 지연된 확산 코드로 역확산된다. 한편으로는, 제1 내지 제N 가산기[(1) 내지 (N)]의 각 입력측은 4개의 상관기 중 하나, 예를 들면 각 그룹의 (1a), (2a), …, (Na)에 접속되는 반면, 제1 내지 제N 가산기[(1) 내지 (N)]의 각 출력측은 대응하는 레지스터들, 예를 들면 (1a), (2a), …, (Na)에 각각 접속된다.

이러한 환경 하에서, 상관기[(1a), (2a), …, (Na)]는 지연된 확산 코드로 수신 데이터 신호들을 역확산시켜, 지연된 확산 코드에 의해 지시된 타이밍에서 상관값들을 산출한다. 산출된 상관값들은 제1 내지 제N 가산기[(1) 내지 (N)]에 전송되어, 이전 상관값들에 가산되고 제1 메모리 존(41)에 저장된다 (도 3).

도 4에 있어서, 이러한 상관값들의 산출은, 칩 주기의 1/4과 동일한 제1 타임 슬롯 내에서 실행된다고 가정한다.

제1 타임 슬롯 다음인 제2 타임 슬롯에서는, 상관기[(1b), (2b), …, (Nb)]가 제1 내지 제N 입력측 스위치(S1a 내지 SNa)에 의해 선택되는 반면, 레지스터[(1b), (2b), …, (Nb)]가 제1 내지 제N 출력측 스위치(S1b 내지 SNb)에 의해 선택된다고 가정한다. 한편, 확산 코드는 상관기[(1b), (2b), …, (Nb)]와 매칭된 지연 시간만큼 지연 회로(32)에 의해 지연된다. 상관기[(1b), (2b), …, (Nb)]는 지연된 확산 코드에 의해 지시된 역확산 타이밍에서 상관값들을 산출하고, 이 값들을 제1 내지 제N 가산기[(1) 내지 (N)]에 공급한다. 상관값들은 가산기[(1) 내지 (N)]에 의해 이전 상관값들에 가산되고, 가산기[(1) 내지 (N)]의 제2 메모리 존(42)에 저장된다.

도 4에 도시된 제3 및 제4 타임 슬롯에 관해서는, 각 역확산 타이밍에서 상관값들을 산출하여 결과적으로 레지스터[(1c) 내지 (Nc), 또는 (1d) 내지 (Nd)]에 저장하는 유사한 동작이 반복된다.

여기서, 검색기(13)는 dmin 및 Swin으로 각각 표시되는 최소 검색가능 타이밍 간격, 및 검색 범위를 갖는다고 하자. 이 경우, 상관기(1a 내지 Nd)의 수는 Swin/dmin과 동일할 수 있다.

따라서, 상관값들은 제1 내지 제N 입력측 스위치(S1a 내지 SNa)를 통해 제1 내지 제N 가산기[(1) 내지 (N)]로 전송된다. 제1 내지 제N 가산기[(1) 내지 (N)] 각각은 시분할 방식으로 각각의 상관값을 각각의 이전값에 가산하여, 합산된 결과를 산출한다. 이 합산된 결과는 상술한 방식으로 각 레지스터에 전송된다.

입력측 및 출력측 스위치들 각각에 의해 스위칭된 상관기의 수가 m과 동일한 경우, 가산기[(1) 내지 (N)]의 수는 Swin/dmin/m으로 나타나므로, 상관기[(1a) 내지 (Nd)]의 수의 1/m과 동일하다.

도 2 내지 4를 참조하여 예시된 실시예에서는, 상기한 바로부터 쉽게 알 수 있는 바와 같이 수 m은 4와 동일하다. 그러나, 수 m은 스위치 및 상관기가 동작가능한 범위 내에서 변경될 수 있다.

도 4에 도시된 바와 같이, 가산기들[(1) 내지 (N)] 중 하나는, 각각의 그룹을 이루는 4개의 상관기에 선택적으로 접속되도록, 4개의 상관기[(1a) 내지 (1d); (2a) 내지 (2d); … (Na) 내지 (Nd)]에 대해 배열된다. 이러한 접속으로, 상관값들은 동작 타이밍 1, 2, 3, 및 4 각각에서 모든 4개의 상관기로부터 제1 내지 제N 가산기[(1) 내지 (N)]로 전송된다. 이와 유사하게, 레지스터[(1a) 내지 (Nd)]의 수는 상관기[(1a) 내지 (Nd)]의 수와 동일하고, Swin/dmin에 의해 특정된다. 그러므로, 예시된 예에서, 레지스터 출력 신호들도 또한 동작 타이밍 1, 2, 3, 및 4 각각에서 모든 4개의 레지스터에서 생성된다.

다시 말하면, 상관값, 수 n은 모든 동작 타이밍 1, 2, 3, 및 4에서 제1 내지 제N 가산기[(1) 내지 (N)]에 의해 합산된 값, 수 n을 얻을 수 있도록 가산되어, 합산된 값, 수 n은 레지스터, 수 n에 저장된다.

제1 내지 제N 입력측 스위치(S1a 내지 SNa) 및 제1 내지 제N 출력측 스위치(S1b 내지 SNb)는 이전에 상술한 바와 같이 제어기(50)에 의해 생성된 제어 신호 Co에 응답하여 시분할 방식으로 스위칭된다. 이러한 환경 하에서, 제1 내지 제N 입력측 스위치(S1a 내지 SNa) 및 제1 내지 제N 출력측 스위치(S1b 내지 SNb) 모두는 각 그룹의 상관기 및 레지스터 중 하나를 선택하도록 동기적으로 스위칭된다. 도시된 제어 신호 Co는 4배의 칩 속도와 동일한 주파수를 갖는 클럭 신호의 시컨스를 카운팅함으로써 제어기(50)에 의해 생성될 수 있다. 임의의 속도에서도, 제어 신호 Co는 클럭 신호의 카운트값에 따라 각 스위치(S1a 내지 SNb)의 이동가능 컨택트를 선택하는 역할을 한다.

가산부(34)의 제1 내지 제N 가산기[(1) 내지 (N)] 각각은 (탐색기(13)에서 미리 정해진 적분 주기 내에서) 미리 정해진 회수만큼 가산을 반복하여 합산된 상관값을 구한다. 합산된 상관값은 레지스터부(35)의 대응하는 레지스터(1a 내지 Nd)에 저장되며 수신 타이밍 판정부(36)로 전송된다. 수신 타이밍 판정부(36)는 저장된 상관값들로부터 유효한 경로를 결정하여, 제1 내지 제N 핑거 프로세싱부[12(1) 내지 (N)]로 검출된 수신 타이밍 신호(S6)를 송신한다 (도 1). 다시 말하면, 수신 타이밍 판정부(36)는 각각의 핑거 프로세싱부[12(1) 내지 (N)]의 수신 타이밍을 지시하는 역할을 한다.

도 4 및 5를 참조하여, 상관기 및 레지스터들의 각 그룹은 4개로 구성되고 수 m (다중수(multiple number)라 칭할 수 있음)은 4라고 가정한 도 2 및 3에 도시된 검색기(13)에 관하여 설명한다. 도시된 예에서, 상관부(31) 및 가산부(34) 각각은 예를 들어 0.625 - 1.25ms의 시간 간격을 갖는 모든 슬롯 1, 2, 3, 및 4에서 동작한다. 특히, 상관값, 수 n은 제1 내지 제N 입력측 스위치(S1a 내지 SNa)에 의해 선택된 상관기들, 수 n에 의해 각 슬롯 내에서 산출되고, 제1 내지 제N 가산기[(1) 내지 (N)]에 의해 가산되어, 각 슬롯 내에서 합산된 결과를 얻는다. 합산된 결과는 제1 내지 제N 출력측 스위치(S1b 내지 SNb)를 통해 레지스터부(35)의 레지스터들, 수 n에 저장된다. 예시된 예에서, 각 그룹의 4개의 상관기[(a) 내지 (d)]는 슬롯 1에서 슬롯 4의 순서로 각 슬롯 내에서 각 입력측 스위치에 의해 연속적으로 선택된다. 다시 말하면, 도 4에 도시된 바와 같이, 각 그룹의 4개의 상관기[(a) 내지 (d)]는 각 슬롯 1, 2, 3, 및 4 내에서 제1 내지 제4 동작 타이밍에 동작하여, 슬롯 1, 2, 3, 및 4에서 상관값들을 시분할 방식으로 산출한다. 슬롯 1, 2, 3, 및 4에서 산출된 상관값들은 대응하는 가산기에 연속적으로 전송되어, 시분할 방식으로 슬롯 1, 2, 3, 및 4에서 합산된 결과들을 얻어 대응하는 레지스터에 이 결과들을 저장한다.

도 4에 도시된 바와 같이, 슬롯 1, 2, 3, 및 4 각각은 역확산을 위한 동작 타이밍을 정의하고, 차례차례 연속적으로 나타난다. 다시 말하면, 슬롯 1, 2, 3, 및 4 각각은 역확산 동작을 위한 최소 시간 간격 dmin동안 지속된다.

따라서, 제1 내지 제N 가산기[(1) 내지 (N)]는 각 슬롯 1, 2, 3, 및 4 내에서 각 상관기에 의해 산출된 각 상관값을 연속적으로 가산하여, 합산된 결과를 대응하는 레지스터에 전송한다. 이러한 사실로부터, 검색기(13)의 검색 범위를 초과하는 상관값들이 4개의 슬롯 내에서 산출되고, 이러한 산출이 4번째 슬롯마다 반복되는 것을 알 수 있다. 이는, 전체 상관기들과 연관된 상관값들의 가산이 4개의 슬롯 내에서 제1 내지 제N 가산기[(1) 내지 (N)]에 의해 이루어진다는 것을 나타내는 것이다. 검색기(13)에 대해 결정된 적분 주기동안 이와 유사한 동작이 실행되고, 상관값들의 가산은 M으로 표시될 수 있는 적분 주기동안 반복된다.

도 5에는, 가로 좌표를 따라 얻게 되는 수신 타이밍 및 세로 좌표를 따라 얻게 되는 상관값 레벨이 도시되어 있다. 상관값 레벨은 적분 주기 내에서 미리 정해진 회수만큼 상관값들을 반복적으로 가산함으로써 얻게 되며, 지연 프로파일로 나타낸다. 예시된 상관값 레벨은 제1 내지 제N 출력측 스위치(S1b 내지 SNb)에 의해 선택된 레지스터들의 출력 신호에 의해 특정되고, 모든 동작 타이밍에서, 또는 슬롯 1, 2, 3, 및 4에서 합산된다. 도 5에는, 슬롯 1, 2, 3, 및 4 에서의 상관값 레벨이 각각 백색 원, 흑색 원, 백색 사각형, 및 흑색 사각형으로 도시되어 있다. 예시된 예에서, 6번째 가산기 (도시되지 않음)는 최대 상관값 레벨을 갖는다.

도 2로 복귀하면, 예시된 상관값 레벨은 처리될 수신 타이밍 판정부(36)에 송신된다. 예시된 수신 타이밍 판정부(36)는 N × m × M의 프로세싱 주기로 동작하는데, 여기서 N은 가산기의 수를 나타내고, m은 다중수, M은 적분 주기를 나타낸다. 이는 수신 타이밍 판정부(36)가 레지스터(1a 내지 Nd)에 저장된 적분된 상관값 레벨 전부를 사용하여 프로세싱을 실행함으로써 유효한 경로의 검출된 수신 타이밍을 결정한다.

검출된 수신 타이밍은, 검출된 수신 타이밍 신호(S6)로서 수신 타이밍 판정부(36)로부터 제1 내지 제N 핑거 프로세싱부[12(1) 내지 (N)]로 공급된다.

검출된 수신 타이밍 신호(S6)가 공급되면, 제1 내지 제N 핑거 프로세싱부[12(1) 내지 (N)]는 검출된 수신 타이밍 신호 S6에 기초하여 역확산 동작 및 채널 추정을 수행하여, 검출된 데이터 신호를 생성한다. 검출된 데이터 신호는 제1 내지 제N 핑거 프로세싱부[12(1) 내지 (N)]로부터 최대비 합성기(14)로 송신된다. 예시된 최대비 합성기(14)는 검출된 데이터 신호를 합산하여 최대비 합성 즉, 레이크 합성을 실행함으로써 합성된 데이터 신호를 얻는다. 디코더(15)는 합성된 데이터 신호를 디코딩된 데이터 신호로 디코딩한다.

다중수 m이 4와 동일하다고 가정하여 상술하였지만, 예시된 탐색기(13)가 고속으로 동작하는 하드웨어 및 소프트웨어로 구성될 때, 각 슬롯은 다수의 타임 슬롯으로 더 분할될 수 있다. 따라서, 상관부(31)의 각 상관기 및 가산부(34)의 각 가산기는 항상 모든 슬롯에서 동작하는 것이 아닐 수 있다.

도 6을 참조하면, 본 발명의 제2 실시예에 따른 검색기는 기지국에 사용되고, 상관부(31A)가 시분할 방식으로 동작하는 제1 내지 제N 상관기[(1) 내지 (N)]를 갖는다는 점을 제외하면, 도 2에 도시된 구조와 유사하다. 특히, 제1 내지 제N 상관기[(1) 내지 (N)]에는 수신 데이터 신호 S1 및 지연 회로(32)에 의해 지연된 지연 확산 코드가 공급된다. 이를 위해, 제1 내지 제N 입력측 스위치(S1a 내지 SNa)는 지연 회로(32)와 제1 내지 제N 상관기[(31A(1) 내지 (N)] 사이에 위치한다. 예시된 예에서, 제1 내지 제N 입력측 스위치(S1A 내지 SNA)는 고정된 컨택트, 및 고정된 컨택트에 선택적으로 접속된, c1, c2, c3, c4와 같은 4개의 이동가능 컨택트를 갖는다.

이와 같은 구조에서는, 제1 내지 제N 상관기[(31A(1) 내지 (N)] 각각은, 시분할 방식으로 다른 타이밍에서 역확산 동작을 실행함으로써, 수신 데이터 신호(S1)와 지연된 확산 코드 간의 상관값을 산출한다. 그러므로, 상관부(31A)에 포함된 상관기들의 수를 감소시킬 수 있다.

도 2와 같이, 예시된 제1 내지 제N 입력측 스위치(S1A 내지 SNA)도 또한 제1 내지 제N 출력측 스위치(S1B 내지 SNB)와 동기되어 스위칭되고, 모든 스위치(S1A 내지 SNB)도 또한 상술한 바와 같이 동기적으로 동작한다. 이 점에 대하여, 스위치(S1A 내지 SNB)는 도 6에서 SWA로 총괄하여 표시될 수 있다. 또한, 예시된 가산부(34A)는 도 2 및 3을 참조하여 예시된 바와 동일할 수 있는 제1 내지 제N 가산기[(1) 내지 (N)]를 갖는다.

결과적으로, 상관부(31A) 및 가산부(34A) 모두는 도 6에 도시된 검색기(13)의 레지스터부(35)와 함께 시분할 방식으로 동작한다는 것을 쉽게 알 수 있다.

상관부(31A)의 제1 내지 제N 상관기[(1) 내지 (N)]는 각각 가산부(34A)의 제1 내지 제N 가산기[(1) 내지 (N)]에 접속된다. 예시된 예에서, 제1 내지 제N 상관기[(1) 내지 (N)] 각각은 검색기(3)에 의해 검출된 최소 수신 시간 간격 dmin을 갖고, 검색기(13)는 검색기(13)에 의해 검색가능한 검색 범위 Swin를 갖는다고 가정한다. 또한, 각 상관기[(1) 내지 (N)]는, 스위치들(S1B 내지 SNB)에서와 같이 다중수 m과 동일한 각 스위치(S1A 내지 SNB)의 이동가능 컨택트들을 스위칭함으로써 시분할 방식으로 사용된다. 이 경우, 상관기[(1) 내지 (N)]의 수는 Swin/dmin/m에 의해 주어지고, 가산부(34A)의 가산기[(1) 내지 (N)]의 수와 동일하다.

다음으로, 도 6에 도시된 검색기에 관한 동작을 설명할 것이며, 이 동작은 도 2에서 설명된 바와 대체로 유사하다. 그러나, 도 6에서, 상관부(31A)의 상관기[(1) 내지 (N)]가 제1 내지 제N 입력측 스위치(S1A 내지 SNA)를 사용하여 지연 회로(32)에 의해 지연된 확산 코드를 선택함으로써 시분할 방식으로 동작한다는 것을 주의해야 한다. 결과적으로, 확산 코드는 최소 검색가능 시간 간격에 의해 연속적으로 지연되어, 상관기[(1) 내지 (N)]에 공급된다.

수신 데이터 신호가 상관기[(1) 내지 (N)]에 송신되므로, 수신 데이터 신호는, dmin만큼 다른 위상을 가져서 다른 역확산 타이밍을 제공하는 지연된 확산 코드에 의해, 상관기[(1) 내지 (N)]에서 역확산된다.

특히, 지연 회로(32)는, 수로서 Swin/dmin과 동일하며 서로 다른 위상을 갖고 dmin만큼 연속적으로 지연된 확산 코드를 생성한다. 다중수 m이 4와 동일한 경우, 확산 코드들 중 제1 코드는 동작 타이밍 1에서 선택되어 (도 4), 이동가능 컨택트(c1)를 통해서 상관기(1)로 전송되는 한편, 제1 확산 코드에 대하여 dmin만큼 지연된 확산 코드들 중 제2 코드는 동작 타이밍 2에서 선택되어, 이동가능 컨택트(c2)를 통해서 상관기(1)로 전송된다. 이와 마찬가지로, 제1 확산 코드에 대하여 dmin만큼 연속적으로 지연된 확산 코드들 중 제3 및 제4 코드 각각은 각 동작 타이밍에서 연속적으로 선택되어 이동가능 컨택트(c2 및 c4)를 통해서 상관기(1)로 전송된다. 나머지 상관기들[(2) 내지 (N)] 각각에 대하여 유사한 동작이 수행된다. 하여튼, 각 상관기[(1) 내지 (N)]는 대응하는 가산기[(1) 내지 (N)]에 상관값들을 연속적으로 공급한다. 각 가산기[(1) 내지 (N)]는 지연된 각 확산 코드에 관하여 적분 주기 M동안 상관값들을 합산하고, 각 출력측 스위치(S1B 내지 SNB)에 의해 선택된 대응하는 레지스터에 적분된 결과 신호를 공급한다.

m=4일 때, 적분된 결과 신호가 동작 타이밍 1에서는 각 가산기로부터 레지스터[(1a), (2a), …, (Na)]로 송신되는 반면, 동작 타이밍 2에서는 각 가산기로부터 레지스터[(1b), (2b), …, (Nb)] 로 송신된다. 이와 마찬가지로, 적분된 결과 신호는 동작 타이밍 3 및 4에서 각 가산기로부터 레지스터[(1c), (2c), …, (Nc) 및 (1c), (2c), …, (Nc)]에 송신된다.

상술한 바와 같이, 제1 내지 제N 입력측 스위치(S1A 내지 SNA) 및 제1 내지 제N 출력측 스위치(S1B 내지 SNB) 모두는 서로 동기되어 동작한다. 이러한 사실로부터, 지연된 확산 코드가 각각의 이동가능 컨택트(c1, c2, c3, 및 c4)에서 선택될 때, 레지스터[(a), (b), (c), 및 (d)]는 동작 타이밍 1, 2, 3, 및 4에서 적분된 결과 신호와 함께 로딩된다는 것을 알 수 있다.

적분 주기 M동안 적분된 상관값 레벨로 표시되는 적분된 결과 신호는, 도 5에 도시된 방식으로 지연 프로파일로서 도시될 수 있다.

수신 타이밍 판정부(36)는, 레지스터들로부터 송신된 적분된 결과 신호를 사용함으로써 검출된 수신 타이밍으로서 상관값 레벨 및 최적 수신 타이밍을 판정한다. 검출된 수신 타이밍은 검출된 수신 타이밍 신호(S6)로서 제1 내지 제N 핑거 프로세싱부[12(1) 내지 (N)]로 송신된다.

제1 내지 제N 핑거 프로세싱부[12(1) 내지 (N)] 각각은 검출된 수신 타이밍 신호(S6)를 사용함으로써 소정의 채널을 추정하여, 검출된 신호를 생성한다. 제1 내지 제N 핑거 프로세싱부[12(1) 내지 (N)]에서 검출된 신호는 최대비 합성기(14)에 의해 서로 가산되어, 최대비 합성 또는 레이크 합성을 수행하고, 합성된 데이터 신호를 생성한다. 합성된 데이터 신호는 디코더(15) (도 1)에 의해 디코딩된 데이터 신호로 디코딩된다.

상술한 바와 같이, 본 발명에 따른 수신기는 시분할 방식으로 동작하는 다수의 가산기 및/또는 상관기를 포함한다. 또한, 다수의 레지스터도 시분할 방식으로 동작한다. 이러한 목적을 위해, 입력 및 출력측 스위치들은 가산기 전후에 배치된다.

이와 같이 본 발명의 실시예에 관하여 본 발명을 설명하였지만, 본 기술 분야의 숙련자는 본 발명을 다양한 다른 방식으로 실시할 수 있다는 것을 쉽게 알 수 있을 것이다. 예를 들면, 본 발명은 기지국 대신에 이동국에 사용되는 수신기에 적용할 수도 있다. 또한, 본 발명은 최대비 합성에 한정되지 않을 수 있다.

여하튼, 각 셀 또는 서비스 영역이 광범위해짐에 따라 검색 범위가 광범위해지는 경우에도 본 발명에 따른 수신기의 크기는 소형화된다. 이는 상관기 및/또는 가산기의 수가 1/m까지 감소될 수 있기 때문인데, 여기서 m은 다중수를 나타낸다. 이는 본 발명이 다이버시티 레이크 합성을 실행하는 CDMA 수신기에 매우 효과적임을 의미한다.

Claims

CDMA 시스템에서 검색기에 의해 복수의 경로를 통해 수신되는 수신 데이터 신호로부터 최적의 수신 타이밍을 검색하여 최적의 수신 타이밍을 검출하는 방법에 있어서,

시분할 방식으로, 수신 데이터 신호와 연속적으로 지연된 확산 코드 간의 상관값을 산출하여 합산된 상관값을 생성하는 단계; 및

상기 합산된 상관값으로부터 최적의 수신 타이밍을 결정하는 단계

를 포함하는 방법.
제1항에 있어서, 상기 산출 단계는,

상기 연속적으로 지연된 확산 코드를 이용하여 상기 수신 데이터 신호를 역확산(despreading)하여 상기 상관값을 생성하는 단계; 및

상기 시분할 방식으로 각각의 상기 상관값을 합산하여 상기 시분할 방식으로 상기 합산된 상관값을 구하는 단계

를 포함하는 방법.
제1항에 있어서, 상기 산출 단계는,

상기 연속적으로 지연된 확산 코드를 이용하여 상기 시분할 방식으로 상기 수신 데이터 신호를 역확산하여 상기 시분할 방식으로 상기 상관값을 생성하는 단계; 및

각각의 상기 상관값을 합산하여 상기 시분할 방식으로 상기 합산된 상관값을 구하는 단계

를 포함하는 방법.
제1항에 있어서, 상기 최적의 수신 타이밍을 참조하여 상기 수신 데이터 신호를 처리하여 디코딩된 데이터 신호를 생성하는 단계를 더 포함하는 방법.
제4항에 있어서, 상기 처리 단계는,

상기 최적의 수신 타이밍을 이용하여 상기 수신 데이터 신호를 역확산하여 역확산 및 검출된 데이터 신호를 생성하는 단계;

상기 역확산 및 검출된 데이터 신호의 최대비(maximal-ratio) 합성을 행하여 합성된 데이터 신호를 생성하는 단계; 및

상기 합성된 데이터 신호를 상기 디코딩된 데이터 신호로 디코딩하는 단계

를 포함하는 방법.
수신 데이터 신호를 수신하여 CDMA 시스템에서 디코딩된 데이터 신호를 생성하는 방법에 있어서,

시분할 방식으로, 상기 수신 데이터 신호와 연속적으로 지연된 확산 코드 간의 상관값을 산출하여 합산된 상관값을 생성하는 단계;

상기 합산된 상관값으로부터 최적의 수신 타이밍을 결정하는 단계;

상기 최적의 수신 타이밍을 이용하여 상기 수신 데이터 신호를 역확산하여 역확산 및 검출된 데이터 신호를 생성하는 단계; 및

상기 역확산 및 검출된 데이터 신호의 최대비 합성을 행하여 합성된 데이터 신호를 생성하는 단계

를 포함하는 방법.
제6항에 있어서, 상기 산출 단계는,

상기 연속적으로 지연된 확산 코드를 이용하여 상기 수신 데이터 신호를 역확산하여 상기 상관값을 생성하는 단계; 및

상기 시분할 방식으로 각각의 상기 상관값을 합산하여 상기 시분할 방식으로 상기 합산된 상관값을 구하는 단계

를 포함하는 방법.
제6에 있어서, 상기 산출 단계는,

상기 연속적으로 지연된 확산 코드를 이용하여 상기 시분할 방식으로 상기 수신 데이터 신호를 역확산하여 상기 시분할 방식으로 상기 상관값을 생성하는 단계; 및

각각의 상기 상관값을 합산하여 상기 시분할 방식으로 상기 합산된 상관값을 구하는 단계

를 포함하는 방법.
복수의 경로를 통해 수신되는 수신 데이터 신호로부터 최적의 수신 타이밍을 검색하는 CDMA 수신기용 검색기에 있어서,

시분할 방식으로, 상기 수신 데이터 신호와 연속적으로 지연된 확산 코드 간의 상관값을 산출하여, 합산된 상관값을 생성하는 산출 수단; 및

상기 합산된 상관값으로부터 상기 최적의 수신 타이밍을 결정하는 결정 수단

을 포함하는 검색기.
제9항에 있어서, 상기 산출 수단은,

상기 연속적으로 지연된 확산 코드를 이용하여 상기 수신 데이터 신호를 역확산하여 상기 상관값을 생성하는 역확산 수단; 및

상기 시분할 방식으로 상기 상관값 각각을 합산하여 상기 시분할 방식으로 상기 합산된 상관값을 구하는 합산 수단

을 포함하는 검색기.
제10항에 있어서, 상기 역확산 수단은,

확산 코드를 발생시키는 확산 코드 발생기;

상기 확산 코드를 연속적으로 지연시켜 상기 연속적으로 지연된 확산 코드를 생성하는 지연 회로; 및

상기 수신 신호 및 상기 연속적으로 지연된 확산 코드 간의 상관 산출을 행하여 상관값을 생성하는 복수의 상관기

를 포함하고,

상기 합산 수단은,

상관 신호를 연속적으로 합산하여 합산된 상관 신호를 생성하는 복수의 가산기;

상기 합산된 상관 신호로부터 수신 타이밍을 판정하여 최적의 수신 타이밍을 결정하는 타이밍 결정 회로; 및

상기 시분할 방식으로 선택된 상관기들로부터 가산기들로 상관값을 선택적으로 공급하고 상기 시분할 방식으로 상기 타이밍 판정 회로에 상기 합산된 상관값을 공급하기 위해, 상기 상관기와 상기 가산기 사이 및 상기 가산기와 상기 타이밍 판정 회로 사이에 배치된 복수의 스위치

를 포함하는 검색기.
제9항에 있어서, 상기 산출 수단은,

상기 연속적으로 지연된 확산 코드를 이용하여 상기 시분할 방식으로 상기 수신 데이터 신호를 역확산하여 상기 시분할 방식으로 상관값을 생성하는 역확산 수단; 및

상기 상관값 각각을 합산하여 상기 시분할 방식으로 상기 합산된 상관값을 구하는 합산 수단

을 포함하는 검색기.
제12항에 있어서, 상기 역확산 수단은,

확산 코드를 발생시키는 확산 코드 발생기;

상기 확산 코드를 연속적으로 지연시켜 상기 연속적으로 지연된 확산 코드를 생성하는 지연 회로;

상기 수신 신호와 상기 연속적으로 지연된 확산 코드 간의 상관 산출을 행하여 상기 상관값을 생성하는 복수의 상관기; 및

상기 연속적으로 지연된 확산 코드를 선택적으로 공급하여 상기 상관기가 상기 시분할 방식으로 상기 상관값을 생성하게 하기 위해 상기 지연 회로와 상기 상관기 사이에 배치된 복수의 스위치

를 포함하는 검색기.
수신 데이터 신호에 응답하여 디코딩된 데이터 신호를 생성하는 CDMA 시스템용 CDMA 수신기에 있어서,

시분할 방식으로, 상기 수신 데이터 신호와 연속적으로 지연된 확산 코드 간의 상관값을 산출하여, 합산된 상관값을 생성하는 산출 수단;

상기 합산된 상관값으로부터 최적의 수신 타이밍을 결정하는 결정 수단;

상기 최적의 수신 타이밍을 이용하여 상기 수신 데이터 신호를 역확산하여 역확산 및 검출된 데이터 신호를 생성하는 역확산 수단;

상기 역확산 및 검출된 데이터 신호의 최대비 합성을 행하여 합성된 데이터 신호를 생성하는 수단; 및

상기 합성된 데이터 신호를 디코딩된 데이터 신호로 디코딩하는 수단

을 포함하는 CDMA 수신기.
제14항에 있어서, 상기 산출 수단은,

상기 연속적으로 지연된 확산 코드를 이용하여 상기 수신 데이터 신호를 역확산하여 상기 상관값을 생성하는 수단; 및

상기 시분할 방식으로 상기 상관값 각각을 합산하여 상기 시분할 방식으로 상기 합산된 상관값을 구하는 수단

을 포함하는 CDMA 수신기.
제14항에 있어서, 상기 산출 수단은,

상기 연속적으로 지연된 확산 코드를 이용하여 상기 시분할 방식으로 상기 수신 데이터 신호를 역확산하여 상기 시분할 방식으로 상관값을 생성하는 수단; 및

상기 상관값 각각을 합산하여 상기 시분할 방식으로 상기 합산된 상관값을 구하는 수단

을 포함하는 CDMA 수신기.