KR100366292B1 - 핑거의 ｆｉｆｏ 수를 줄이는 심볼 컴바이닝 방법, 이를이용한 레이크 수신기 및 이러한 레이크 수신기를구동시키기 위한 방법 - Google Patents

핑거의 ｆｉｆｏ 수를 줄이는 심볼 컴바이닝 방법, 이를이용한 레이크 수신기 및 이러한 레이크 수신기를구동시키기 위한 방법 Download PDF

Info

Publication number
KR100366292B1
KR100366292B1 KR1020000071747A KR20000071747A KR100366292B1 KR 100366292 B1 KR100366292 B1 KR 100366292B1 KR 1020000071747 A KR1020000071747 A KR 1020000071747A KR 20000071747 A KR20000071747 A KR 20000071747A KR 100366292 B1 KR100366292 B1 KR 100366292B1
Authority
KR
South Korea
Prior art keywords
symbol
fifo register
data
stored
finger
Prior art date
Application number
KR1020000071747A
Other languages
English (en)
Other versions
KR20020042046A (ko
Inventor
어익수
김경수
이성주
김재석
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to KR1020000071747A priority Critical patent/KR100366292B1/ko
Priority to US09/871,995 priority patent/US7012951B2/en
Publication of KR20020042046A publication Critical patent/KR20020042046A/ko
Application granted granted Critical
Publication of KR100366292B1 publication Critical patent/KR100366292B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/69—Spread spectrum techniques
    • H04B1/707—Spread spectrum techniques using direct sequence modulation
    • H04B1/7097—Interference-related aspects
    • H04B1/711—Interference-related aspects the interference being multi-path interference
    • H04B1/7115—Constructive combining of multi-path signals, i.e. RAKE receivers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/69—Spread spectrum techniques
    • H04B1/707—Spread spectrum techniques using direct sequence modulation
    • H04B1/7097—Interference-related aspects
    • H04B1/711—Interference-related aspects the interference being multi-path interference
    • H04B1/7115—Constructive combining of multi-path signals, i.e. RAKE receivers
    • H04B1/7117—Selection, re-selection, allocation or re-allocation of paths to fingers, e.g. timing offset control of allocated fingers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B2201/00—Indexing scheme relating to details of transmission systems not covered by a single group of H04B3/00 - H04B13/00
    • H04B2201/69—Orthogonal indexing scheme relating to spread spectrum techniques in general
    • H04B2201/707—Orthogonal indexing scheme relating to spread spectrum techniques in general relating to direct sequence modulation
    • H04B2201/70707—Efficiency-related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Mobile Radio Communication Systems (AREA)

Abstract

본 발명은 레이크(Rake) 수신기중 심볼 컴바이닝(Symbol Combining)에 관한 것으로, CDMA(Code Division Multiple Access) 통신 시스템의 복조 과정중 복조된 다중 경로(Multi-path) 신호를 컴바이닝하는 방법에 관한 것이다.
본 발명의 목적은 CDMA 통신 시스템에서 다중 경로 신호를 컴바이닝할 시, 컴바이닝 과정에 새로운 알고리즘을 사용함으로써, 레이크 수신기의 각 핑거(Finger)에서 시간 동기(Timing Synchronization)를 맞추기 위해 사용되는 FIFO 레지스터의 하드웨어 복잡도를 획기적으로 감소시키는 데에 있다. 기존 컴바이닝 알고리즘(IS-95)에서는 복조된 심볼을 컴바이닝하기에 앞서 각 심볼들의 시간적인 동기를 맞추기 위해 각 핑거마다 FIFO 레지스터를 사용하였으나, 수정된 상기 컴바이닝 알고리즘은 심볼의 시간적인 동기뿐만 아니라 심볼에 대한 컴바이닝 작업을 동시에 수행함으로써, 핑거의 수에 상관없이 하나의 FIFO 레지스터만을 사용하여 컴바이닝이 가능하도록 하였다.

Description

핑거의 ＦＩＦＯ 수를 줄이는 심볼 컴바이닝 방법, 이를 이용한 레이크 수신기 및 이러한 레이크 수신기를 구동시키기 위한 방법 {Symbol data timing alignment and combining method for reducing the number of FIFO registers, and a rake receiver and it's architecture with the proposed combining technique}
본 발명은 레이크(Rake) 수신기중 심볼 컴바이닝(Symbol Combining) 방법에 관한 것으로, 특히, CDMA(Code Division Multiple Access) 통신 시스템의 복조 과정중 복조된 다중 경로 신호를 컴바이닝하는 방법에 관한 것이다.
IS-95 방식에서 레이크 수신기는 다중 경로(Multi-path) 신호를 컴바이닝함으로써, SNR(Signal to Noise Ratio) 성능을 향상시켰다. 그런데, 다중 경로 신호들은 각자의 시간 지연을 가지기 때문에, 다중 경로 신호들을 컴바이닝하기 위해서는 먼저 각각의 다중 경로 신호들 사이의 시간 동기를 맞추는 과정이 필요하게 된다. 따라서, 레이크 수신기의 각각의 핑거(Finger)는 신호의 시간 동기(Timing Synchronization)를 위해 각자 독립적인 FIFO(File-In File-Out) 레지스터를 가져야만 했다. 그러나, 이러한 구조는 IS-95 방식에서는 FIFO 레지스터의 수 및 그 크기가 작아서 큰 문제가 되지 않았다.
그런데, 이동 통신 시스템이 IMT-2000 시스템으로 확대되어 가면서 고속의데이터 전송이 필요하게 되었고, 핑거의 개수가 증가하고 심볼의 구간(Duration)이 감소되면서 FIFO 레지스터의 수 및 그 크기가 급격하게 증가하게 되었다. 레이크 수신기의 하드웨어 복잡도가 매우 중요한 문제로 부각되는 IMT-2000 시스템에서 FIFO 레지스터의 급격한 하드웨어 증가는 수신기 설계에 있어서 매우 큰 문제가 된다. 그러므로, 종래의 심볼 컴바이닝 알고리즘을 이용하여 IMT-2000 시스템의 레이크 수신기를 설계하는 데는 한계가 있다.
도 1은 종래의 IS-95 방식의 심볼 컴바이닝 방법을 개념적으로 보여주는 도면으로서, 이를 상세히 설명하면 다음과 같다.
우선 각각의 핑거는 각자의 FIFO 레지스터를 소유하게 되고, 강기 각각의 핑거는 각자의 복조 시간에 맞추어 심볼을 복조한 다음, 복조된 심볼들((1), (2), (3))을 각각의 핑거의 FIFO 레지스터의 블록 (1), (2), (3)에 저장한다. 일정 시간동안 심볼들이 누적되면, 컴바이너에서는 각각의 핑거에서 동일한 시간 정보(Timing Reference)를 가지는 심볼들((4), (5), (6))을 읽어들여 컴바이닝한다. 한편, 도 1에서 FIFO 레지스터의 깊이(Depth)는 핸드오프 상황이나 다중 경로 페이딩 상황에서 신호를 잃어버리지 않을 정도의 크기를 가져야만 한다. 종래의 IS-95 방식에서는 FIFO 레지스터의 깊이를 8단으로 설계했다.
도 1에서 알 수 있듯이, 기존의 심볼 컴바이닝 방법에서는 각각의 핑거가 복조된 심볼들의 시간 동기를 맞추기 위하여 각자의 FIFO 레지스터를 사용해야만 한다. 이것은 IS-95 시스템과 같이 핑거의 수가 적거나 FIFO의 깊이가 작은 경우에는 문제가 되지 않지만, 핑거의 수가 증가하고 FIFO의 크기가 매우 크게 증가하는 IMT-2000 시스템에서는 매우 큰 부담으로 작용하게 된다.
도 2는 기존의 심볼 컴바이닝 알고리즘을 그대로 IMT-2000 시스템에 적용시켰을 경우, FIFO 레지스터의 하드웨어 복잡도가 얼마나 증가하는가를 설명해주는 도면으로서, 이를 상세히 설명하면 다음과 같다.
도 2에서 증가 요인(1)은 IS-95 시스템보다 IMT-2000 시스템에서 FIFO 레지스터의 깊이가 얼마나 증가하는 가를 보여주고, 증가 요인(2), 증가 요인(3) 및 증가 요인(4)는 IS-95 시스템보다 IMT-2000 시스템에서 FIFO 레지스터의 개수가 얼마나 증가하는 가를 보여준다. 도 2의 증가 요인들을 모두 고려하면, IS-95 시스템의 FIFO 레지스터보다 IMT-2000 시스템의 FIFO 레지스터가 192 배의 하드웨어 복잡도를 가진다. 이러한 결과는 하드웨어 복잡도가 무엇보다도 중요한 과제인 IMT-2000 시스템에서 기존의 심볼 컴바이닝 알고리즘은 매우 큰 문제가 된다는 것을 의미한다.
본 발명의 목적은 CDMA 통신 시스템에서 다중 경로 신호를 컴바이닝할 시, 컴바이닝 과정에 새로운 알고리즘을 사용함으로써, 레이크 수신기의 각 핑거에서 시간 동기를 맞추기 위해 사용되는 FIFO 레지스터의 하드웨어 복잡도를 획기적으로 감소시키기 위한 심볼 컴바이닝 방법, 이를 이용한 레이크 수신기 및 이러한 레이크 수신기를 구동시키기 위한 방법을 제공하는 데에 있다.
도 1은 종래의 IS-95 방식의 심볼 컴바이닝 방법을 개념적으로 보여주는 도면이고,
도 2는 기존의 심볼 컴바이닝 알고리즘을 그대로 IMT-2000 시스템에 적용시켰을 경우, FIFO 레지스터의 하드웨어 복잡도가 얼마나 증가하는가를 설명해주는 도면이고,
도 3은 본 발명의 일 실시예에 따른 새로운 심볼 컴바이닝 알고리즘을 3개의 핑거를 사용하는 레이크 수신기에 적용시켰을 경우의 개략적인 구성도이고,
도 4는 도 3에 도시된 제어기에서 wr_point를 생성하는 방법을 설명하기 위한 개략적인 도면이고,
도 5는 본 발명의 일 실시예에 따른 심볼 컴바이닝 알고리즘을 나타낸 흐름도이고,도 6은 핸드오프가 일어나지 않은 상황에서 다중 경로 시간 지연에 의해 각 핑거에서 복조하는 심볼의 시간 정보가 다를 경우, 본 발명의 일 실시예에 따른 심볼 컴바이닝 알고리즘의 동작을 개략적으로 보여 주는 도면이고,
도 7은 핸드오프가 일어나는 상황에서 다중 경로 시간 지연에 의해 각 핑거에서 복조하는 심볼의 시간 정보가 다를 경우, 본 발명의 일 실시예에 따른 심볼 컴바이닝 알고리즘의 동작을 개략적으로 보여 주는 도면이다.
이와 같은 본 발명의 목적을 달성하기 위하여, 본 발명에서는, CDMA(Code Division Multiple Access) 통신 시스템의 복조 과정 중 복조된 다중 경로(Multi - Path) 신호에 대한 심볼 컴바이닝(Symbol Combining) 기능을 수행하는 레이크(Rake) 수신기에 있어서, FIFO 레지스터(Register)를 하나만 설치하고, 상기 FIFO 레지스터에 핑거(Finger)가 복조된 심볼을 저장할 때, 덧셈 수단을 이용하여 기존에 저장된 FIFO 레지스터 값을 누적시켜서 저장하는 것을 특징으로 하는 레이크 수신기가 제공된다.
또한, CDMA 통신 시스템의 복조 과정 중 복조된 다중 경로 신호를 심볼 컴바이닝하는 방법에 있어서, FIFO 레지스터에 핑거가 복조된 심볼을 저장할 때, 덧셈 수단을 이용하여 기존에 저장된 FIFO 레지스터 값을 누적시켜서 저장하는 것을 특징으로 하는 심볼 컴바이닝 방법이 제공된다.
또한, FIFO 레지스터가 하나만 설치되고, 상기 FIFO 레지스터에 핑거가 복조된 심볼을 저장할 때, 덧셈 수단을 이용하여 기존에 저장된 FIFO 레지스터 값을 누적시켜서 저장하는 것을 특징으로 하는 레이크 수신기를 구동시키기 위한 심볼 컴바이닝 방법에 있어서, i 번째 핑거에서 심볼 데이터에 대한 처리가 끝난 후, FIFO 레지스터에 데이터를 저장하고자 할 때, 상기 i 번째 핑거의 심볼 데이터 및 PN 코드 위상을 선택하는 제 1 단계; 상기 제 1 단계에서 선택한 PN 코드 위상을 이용하여 저장하고자 하는 심볼 데이터가 레지스터의 어느 블록에 저장될 수 있는지 쓰기 위치를 계산하는 제 2 단계; 상기 제 2 단계에서 계산한 쓰기 위치에 있는 블록의 데이터를 불러 온 후, 이 값과 저장하고자 하는 심볼의 데이터를 컴바이닝시킨 다음, 결과값을 다시 그 위치의 블록에 저장하는 제 3 단계를 포함하여 이루어진 것을 특징으로 하는 레이크 수신기를 구동시키기 위한 심볼 컴바이닝 방법이 제공된다.
또한, FIFO 레지스터가 하나만 설치되고, 상기 FIFO 레지스터에 핑거가 복조된 심볼을 저장할 때, 덧셈 수단을 이용하여 기존에 저장된 FIFO 레지스터 값을 누적시켜서 저장하는 것을 특징으로 하는 레이크 수신기를 구동시키기 위한 심볼 컴바이닝 방법에 있어서, i 번째 핑거에서 심볼 데이터에 대한 처리가 끝난 후, FIFO 레지스터에 데이터를 저장하고자 할 때, 상기 i 번째 핑거의 심볼 데이터 및 PN 코드 위상을 선택하는 제 1 단계; 상기 제 1 단계에서 선택한 PN 코드 위상을 이용하여 저장하고자 하는 심볼 데이터가 레지스터의 어느 블록에 저장될 수 있는지 쓰기 위치를 계산하는 제 2 단계; 상기 제 2 단계에서 계산한 쓰기 위치에 있는 블록의 데이터를 불러 온 후, 이 값과 저장하고자 하는 심볼의 데이터를 컴바이닝시킨 다음, 결과값을 다시 그 위치의 블록에 저장하는 제 3 단계; 상기 제 1 단계 내지 제 3 단계를 반복적으로 수행하는 제 4 단계; 읽기 신호가 발생하면, 읽고자 하는 FIFO 레지스터의 블록 위치를 계산하는 제 5 단계; 상기 제 5 단계에서 계산된 FIFO 레지스터의 블록 위치에 있는 데이터를 선택하여 컴바이너로 전송한 후, 그 블록을 초기화시키는 제 6 단계를 포함하여 이루어진 것을 특징으로 하는 레이크수신기를 구동시키기 위한 심볼 컴바이닝 방법이 제공된다.
또한, CDMA 통신 시스템의 복조 과정 중 복조된 다중 경로 신호를 심볼 컴바이닝하는 방법을 실행시킬 수 있는 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록 매체에 있어서, FIFO 레지스터에 핑거가 복조된 심볼을 저장할 때, 덧셈 수단을 이용하여 기존에 저장된 FIFO 레지스터 값을 누적시켜서 저장하는 것을 실행시킬 수 있는 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록 매체가 제공된다.
또한, FIFO 레지스터가 하나만 설치되고, 상기 FIFO 레지스터에 핑거가 복조된 심볼을 저장할 때, 덧셈 수단을 이용하여 기존에 저장된 FIFO 레지스터 값을 누적시켜서 저장하는 것을 특징으로 하는 레이크 수신기를 구동시키기 위한 심볼 컴바이닝 방법을 실행시킬 수 있는 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록 매체에 있어서, i 번째 핑거에서 심볼 데이터에 대한 처리가 끝난 후, FIFO 레지스터에 데이터를 저장하고자 할 때, 상기 i 번째 핑거의 심볼 데이터 및 PN 코드 위상을 선택하는 제 1 단계; 상기 제 1 단계에서 선택한 PN 코드 위상을 이용하여 저장하고자 하는 심볼 데이터가 레지스터의 어느 블록에 저장될 수 있는지 쓰기 위치를 계산하는 제 2 단계; 상기 제 2 단계에서 계산한 쓰기 위치에 있는 블록의 데이터를 불러 온 후, 이 값과 저장하고자 하는 심볼의 데이터를 컴바이닝시킨 다음, 결과값을 다시 그 위치의 블록에 저장하는 제 3 단계를 포함하여 이루어진 것을 실행시킬 수 있는 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록 매체가 제공된다.
또한, FIFO 레지스터가 하나만 설치되고, 상기 FIFO 레지스터에 핑거가 복조된 심볼을 저장할 때, 덧셈 수단을 이용하여 기존에 저장된 FIFO 레지스터 값을 누적시켜서 저장하는 것을 특징으로 하는 레이크 수신기를 구동시키기 위한 심볼 컴바이닝 방법을 실행시킬 수 있는 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록 매체에 있어서, i 번째 핑거에서 심볼 데이터에 대한 처리가 끝난 후, FIFO 레지스터에 데이터를 저장하고자 할 때, 상기 i 번째 핑거의 심볼 데이터 및 PN 코드 위상을 선택하는 제 1 단계; 상기 제 1 단계에서 선택한 PN 코드 위상을 이용하여 저장하고자 하는 심볼 데이터가 레지스터의 어느 블록 위치에 저장될 수 있는지 쓰기 위치를 계산하는 제 2 단계; 상기 제 2 단계에서 계산한 쓰기 위치에 있는 블록의 데이터를 불러 온 후, 이 값과 저장하고자 하는 심볼의 데이터를 컴바이닝시킨 다음, 결과값을 다시 그 위치의 블록에 저장하는 제 3 단계; 상기 제 1 단계 내지 제 3 단계를 반복적으로 수행하는 제 4 단계; 읽기 신호가 발생하면, 읽고자 하는 FIFO 레지스터의 블록 위치를 계산하는 제 5 단계; 상기 제 5 단계에서 계산된 FIFO 레지스터의 블록 위치에 있는 데이터를 선택하여 컴바이너로 전송한 후, 그 레지스터를 초기화시키는 제 6 단계를 포함하여 이루어진 것을 실행시킬 수 있는 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록 매체가 제공된다.
또한, 보다 더 바람직하게는, 상기 FIFO 레지스터의 쓰기 위치를 아래의 [수학식 1]에 의하여 결정하는 것을 특징으로 하는 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록 매체가 제공된다.
여기서, [x]는 x를 넘지 않는 최대 정수(Integer)를 의미하고, x mod y(모듈로 연산)는 x를 y로 나누었을 때의 나머지를 의미하며, W는 선택된 심볼 데이터의 저장 위치를 나타내는 변수이고, P는 각각의 심볼들의 시간 정보를 PN 부호의 위상으로 알려 주는 변수이며, S는 심볼 구간을 나타내는 변수이고, N은 FIFO 레지스터 깊이(Depth)를 나타낸다.
이하, 본 발명의 일 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3은 본 발명의 일 실시예에 따른 새로운 심볼 컴바이닝 알고리즘을 3개의 핑거를 사용하는 레이크 수신기에 적용시켰을 경우의 개략적인 구성도로서, 이를 상세히 설명하면 다음과 같다.
도 3에서 보면, FIFO 레지스터(1)는 기존과 달리 하나만 사용되고 있지만, FIFO 레지스터에 핑거가 복조된 심볼을 저장할 때, 덧셈기(2)를 이용하여 기존에 저장된 FIFO 레지스터의 값과 더하여 저장하고 있기 때문에, 각각의 핑거에서 들어오는 심볼들을 컴바이닝하면서 저장할 수 있게 된다. 이렇게 함으로써, 각각의 핑거에서 복조되는 심볼의 시간 동기뿐만 아니라 컴바이닝 과정이 하나의 동작으로 수행하는 것이 가능해 진다.
도 3에서 제어기(3)는 핑거에서 복조되어 전송된 심볼이 FIFO 레지스터중 어느 블록 위치에 저장되어야 하는 지를 결정하고, 동시에 심볼 컴바이너(Symbol Combiner)가 컴바인된 심볼 데이터를 제대로 읽어갈 수 있도록 도와준다. 상기 제어기(3)에 입력되는 신호들을 살펴보면, 각각의 핑거에서 보내주는 신호들에는 복조된 심볼 데이터인 sym_fn1, sym_fn2, sym_fn3와 이 데이터들을 FIFO 레지스터에 쓰기 위한 쓰기 신호인 we1, we2, we3가 있고, 각각의 심볼들의 시간 정보를 PN 부호의 위상으로 알려주는 position_fn1, position_fn2, position_fn3와 심볼 구간의 크기를 알려주는 S가 있다. 그리고, 심볼 컴바이너에서 입력되는 신호에는 컴바인된 심볼 데이터를 읽어들이기 위한 re 신호가 있다. 이 신호들은 기존의 IS-95 시스템에서 모두 사용되었던 신호들이므로, 새롭게 발명된 컴바이닝 알고리즘을 위해서 새롭게 추가되는 신호들은 아니다.
상기 제어기(3)의 출력 신호들을 살펴보면, 여러 개의 핑거에서 출력되는 심볼 데이터와 시간 정보 신호들 중 하나를 선택하기 위한 sel_fn 신호, 선택된 심볼 데이터의 저장 위치를 알려주는 wr_point 및 읽어들이기 위한 컴바인된 심볼 데이터의 위치를 지정하기 위한 rd_point가 있다. 컴바이너는 상기 rd_point가 가르키는 블록의 레지스터 출력을 읽어들인 다음, 각각의 핑거에서 다음 심볼 데이터를 저장할 수 있도록 초기화시킨다. 한편, wr_point와 rd_point를 결정하는 방식에 대해서는 아래에서 설명하도록 한다.
CDMA 통신 시스템은 IS-95 시스템이건 MC-CDMA 시스템이건 모두 동기(Synchronous) 시스템이다. 즉, 모든 기지국에서 발송되는 PN 코드는 절대적인 시간에 동기가 맞추어져 발송되고, 이 PN 코드의 위상을 이용해서 전송하고자 하는 통화 채널(Traffic Channel)의 프레임 경계(Frame Boundary)를 결정한다. 따라서, 심볼 데이터의 시간 정보는 기지국에서 전송되는 PN 코드의 위상을 이용해서 얻어낼 수 있다. 아래의 [수학식 2]는 PN 코드의 위상을 이용해서 어떻게 복조된 심볼 데이터의 저장 위치(wr_point)를 결정하는 가를 설명하여 준다.
여기서, [x]는 x를 넘지 않는 최대 정수를 의미하고, x mod y는 x를 y로 나누었을 때의 나머지를 의미하며, W, P, S, 및 N은 각각 wr_point, position_fn, 심볼 구간 및 FIFO 레지스터 깊이이고, position_fn은 3개의 핑거중에서 선택된 핑거의 PN 코드 위상 값을 의미한다.
상기 [수학식 2]에서 -1이 들어간 이유는 핑거에서 심볼을 복조할 때 PN 부호 역확산 및 위상 에러 제거 과정이 필요한데, 이 과정은 심볼 구간내에 종결되지 못하고 심볼 구간이 끝난 다음에 종결되므로, 핑거에서 보내주는 심볼은 실제 심볼이 전송되는 시간보다 1 심볼 늦어지게 된다. 따라서, 이러한 과정상에서 생기는 지연을 보상하기 위해 사용된 값이다. 상기 [수학식 2]에서 심볼 구간과 FIFO 레지스터 깊이는 IS-95 시스템 및 IMT-2000 시스템에서 모두 2X형태의 값을 가진다. 따라서, 상기 [수학식 2]는 매우 간단하게 하드웨어로 구현할 수 있다.
도 4는 도 3에 도시된 제어기에서 wr_point를 생성하는 방법을 설명하기 위한 개략적인 도면으로서, 이를 상세히 설명하면 다음과 같다.
도 4에서 position_fn은 15 비트로 설정했고, 심볼 구간 S는 2sPN 칩(s = 2, 3, ... ,7)으로, FIFO 레지스터의 깊이 N은 2n으로 설정했다. 우선, 신호 S의 값에 의해서 position_fn의 출력값을 나누게 되는데, S의 값이 2s형태이고, 나눗셈의 결과를 정수로 표현하도록 하였으므로, 나눗셈은 단순하게 position_fn의 비트 선택 및 멀티플렉서(1)들을 이용하여 구현이 가능하게 된다. 다음으로, 시간 지연에 대한 보상을 위해 나눗셈 결과에 -1 값(2)을 더하고, 마지막으로, FIFO의 깊이를 고려하여 모듈로(Modulo) 연산을 수행하게 된다. 여기서, FIFO의 깊이 N은 2n형태를 가지므로, 모듈로 연산은 단순하게 하위 n 비트를 선택하는 것(3)으로 구현이 가능해진다.
이 때, 컴바이너가 컴바인된 신호를 읽어들이기 위해 상기 제어기는 rd_point를 발생시키게 된다. rd_point는 각각의 핑거에서 복조된 심볼을 잃어버리지 않기 위해서 가장 빠른 핑거의 wr_point보다 k 심볼 만큼 늦게 출발한다. 여기서, k 심볼 값은 시스템에 따라서 적절한 값으로 설정이 가능하고, 각각의 핑거의 PN 부호 추적 및 이동(Slewing) 때문에 시간에 따라서 변한다.
도 5는 본 발명의 일 실시예에 따른 심볼 컴바이닝 알고리즘을 나타낸 흐름도로서, 이를 상세히 설명하면 다음과 같다.
우선, 쓰기 동작을 살펴 보면, 스텝 S501에서, i 번째 핑거에서 심볼 데이터에 대한 처리가 끝나서 FIFO에 데이터를 저장하고자 하면(wei신호가 발생), 스텝 S502 및 스텝 S503에서, 제어기에서는 i 번째 핑거의 심볼 데이터와 PN 코드 위상을 선택하게 된다. 즉, 선택된 PN 코드 위상을 이용해서, 제어기는 저장하고자 하는 심볼 데이터가 레지스터의 어느 블록 위치에 저장될 수 있는지 쓰기 위치를 계산하게 된다.
이어서, 쓰기 위치가 계산되면, 스텝 S504에서, 레지스터의 블록들중 쓰기 위치에 있는 블록의 데이터를 불러온 후, 스텝 S505에서, 이 값과 저장하고자 하는 심볼의 데이터를 컴바이닝시킨 다음, 스텝 S506에서, 결과값을 다시 그 위치의 블록에 저장한다. 쓰기에 대한 모든 동작이 끝나면, 제어기는 초기 상태로 돌아가서 다음 we 신호를 기다린다. 만약, 2개 이상의 핑거에서 동시에 저장을 요청할 경우(2개 이상의 핑거에서 동시에 we 신호를 발생시키는 경우)에는 번호가 낮은 핑거부터 우선 순위를 두어 위의 과정을 처리하도록 한다.
다음으로 읽기 동작을 살펴 보면, 스텝 S507 내지 스텝 S509에서, 일정한 심볼동안(k 심볼 정도) 쓰기 동작이 수행되면, 컴바이너에서는 FIFO에 저장된 데이터를 읽어오게 된다. 이때, 컴바이너에서는 제어기에 읽기 신호(re)를 발생시키고, 읽고자 하는 FIFO 레지스터의 블록 위치를 알려준다.
이어서, 스텝 S510에서, 제어기에서는 레지스터의 블록들중 읽기 위치에 있는 블록의 데이터를 선택한 후, 스텝 S511에서, 컴바이너로 전송하고, 스텝 S512에서, 그 블록을 초기화시킨다. 읽기에 대한 모든 동작이 끝나면, 제어기는 초기 상태로 돌아가서 다음 re 신호를 기다린다.
도 6은 핸드오프가 일어나지 않은 상황에서 다중 경로 시간 지연에 의해 각각의 핑거에서 복조하는 심볼의 시간 정보가 다를 경우, 본 발명의 일 실시예에 따른 심볼 컴바이닝 알고리즘의 동작을 개략적으로 보여 주는 도면으로서, 이를 상세히 설명하면 다음과 같다.
동작 설명의 편의를 위하여, 우선 첫 번째 핑거가 시간 지연이 가장 적은 다중 경로 신호를 복조하고, 세 번째 핑거가 시간 지연이 가장 긴 다중 경로 신호를 복조한다고 가정한다. 다음으로, t1, t2, t3, t4 순으로 동작이 진행된다고 가정한다.
우선, t1에서 두 번째 핑거가 (mN + i - 2)번째의 심볼 데이터(1, S2 mN+i-2)를 복조하게 되면, 상기 제어기는 앞서 첫 번째 핑거가 복조해서 FIFO 레지스터의 (i - 2)번째 블록(2)에 저장해 놓은 심볼 데이터(S1 mN+i-2)를 출력하여 두 번째 핑거가 복조한 심볼 데이터와 더한 다음, 결과 값인 C* mN+i-2(3)(= S1 mN+i-2+ S2 mN+i-2)를 FIFO 레지스터의 (i - 2)번째 블록에 저장한다.
다음으로, t2에서는 컴바이너가 컴바인된 심볼을 읽어가기 위해 읽기신호(4)를 발생시키게 되면, 상기 제어기는 첫 번째 핑거의 쓰기 위치(5) 보다 k 심볼 떨어진 위치에 저장된 심볼 데이터(6, CmN+i-k= S1 mN+i-k+ S2 mN+i-k+ S3 mN+i-k)를 선택하여 컴바이너로 보낸다. 컴바이너로 심볼 데이터를 출력시키면, 상기 제어기는 다음 심볼 데이터를 위해 레지스터(7)를 초기화시킨다.
t3에서 세 번째 핑거가 (mN + i - 3)번째의 심볼 데이터(8, S3 mN+i-3)를 복조하면, 상기 제어기는 앞서 첫 번째와 두 번째 핑거가 복조해서 누적시킨 후, FIFO 레지스터의 (i - 3)번째 블록(9)에 저장시켜 놓은 데이터(C* mN+i-3= S1 mN+i-3+ S2 mN+i-3)를 출력하고, 이 데이터를 세 번째 핑거가 복조한 심볼 데이터와 더한 다음, 결과 값(10, CmN+i-3= S1 mN+i-3+ S2 mN+i-3+ S3 mN+i-3)을 FIFO 레지스터의 (i - 3)번째의 블록에 저장한다.
t4에서 첫 번째 핑거가 (mN + i)번째의 심볼 데이터(11, S1 mN+i)를 복조하면, 상기 제어기는 i 번째 블록(12)을 선택하여 이전의 데이터와 첫 번째 핑거의 심볼 데이터를 더하여 결과 값(13)을 i 번째 블록에 저장한다. 이때, 첫 번째 핑거 이전에는 복조된 데이터가 없으므로, 결과적으로 i 번째 블록에는 첫 번째 핑거의 심볼 데이터만 저장된다.
위와 같은 과정들이 반복되면서, 3개의 핑거들은 하나의 FIFO 레지스터를 이용하여 심볼을 컴바이닝하고 심볼의 시간 동기를 수행할 수 있게 된다.
도 7은 핸드오프가 일어나는 상황에서 다중 경로 시간 지연에 의해 각 핑거에서 복조하는 심볼의 시간 정보가 다를 경우, 본 발명의 일 실시예에 따른 심볼 컴바이닝 알고리즘의 동작을 개략적으로 보여 주는 도면으로서, 이를 상세히 설명하면 다음과 같다.
도 7에서 설명의 편의를 위해 세 번째 핑거가 핸드오프하려고 하는 기지국의 신호를 복조하고, 첫 번째와 두 번째의 핑거는 기존의 기지국 신호를 복조하고 있다고 가정한다. 또한, 이동국이 핸드오프하려고 하는 기지국으로 이동하고 있다고 보고, 핸드오프하려고 하는 기지국의 신호가 기존의 기지국 신호보다 h 심볼만큼 빠르게 도착한다(1)고 가정한다. 그리고, 각각의 핑거의 쓰기 동작은 FIFO 레지스터의 마지막 위치를 지나 다시 처음 위치로 돌아와 수행이 되고 있고, 컴바이너의 읽기는 아직 FIFO 레지스터의 마지막 위치를 지나지 않았다고 가정한다.
우선, t1에서 첫 번째 핑거가 핸드오프하기 전의 기지국 신호를 수신하여 (kN + i)번째 심볼 데이터(2, S1 kN+i)를 복조하면, 상기 제어기는 FIFO 레지스터의 i 번째 블록(3)에 첫 번째 핑거가 복조한 심볼 데이터를 누적시킨다. i 번째 블록은 컴바이너가 컴바인된 데이터를 읽어간 이후이므로, 첫 번째 핑거가 심볼 데이터를 복조하기 이전에 초기화되어 있다.
t2에서 세 번째 핑거가 핸드오프하려고 하는 기지국 신호를 수신하여 (kN +i + h)번째 심볼 데이터(4,*S3 kN+i+h)를 복조하면, 세 번째 핑거는 첫 번째 핑거보다 h 심볼만큼 앞선 신호를 복조하기 때문에, 제어기는 (i + h)번째 블록(5)에 세 번째 핑거가 복조한 심볼 데이터를 누적시킨다. 이때, 첫 번째 핑거의 쓰기 위치와 컴바이너의 읽기 위치 사이의 간격(6, N-k 심볼)은 핸드오프에 의한 기지국간 시간 지연 차이를 보상할 수 있을 정도로 설정되어, 세 번째 핑거의 데이터가 컴바이너의 읽기 위치를 넘어서지 않도록 해야한다. 만약, 이런 경우가 발생하면, FIFO 에러 신호를 발생시켜 FIFO에 에러가 있음을 알린다.
t3에서 컴바이너가 읽기 신호를 발생시키면, 상기 제어기는 읽기 위치에 지정된 저장 데이터 값(7, C(k-1)N+m)을 선택하여 컴바이너에 보내고, 컴바이너의 읽기 동작이 종료되면 m 번째 레지스터(8)를 초기화시킨다.
마지막으로, t4에서 두 번째 핑거가 핸드오프하기 전의 기지국 신호를 수신하여 (kN + i - 2)번째 심볼 데이터(9, S2 kN+i-2)를 복조하면, 상기 제어기는 (i - 2)번째 블록(10)에 두 번째 핑거가 복조한 심볼 데이터를 누적시켜, 결과 값(11, C* kN+i-2)을 저장한다.
지금까지의 설명했었던 바와 같이, 본 발명에서 제시하는 컴바이닝 알고리즘은 기존의 알고리즘과 달리 컴바이닝 동작을 수행하면서, 동시에 각각의 핑거의 심볼 데이터에 대한 시간 동기도 병행할 수 있기 때문에, 하나의 FIFO 레지스터만을 필요로 한다.
즉, 본 발명의 일 실시예에 따른 알고리즘은 각각의 핑거에 각자의 FIFO 레지스터를 사용하지 않고 핑거의 수에 상관 없이 하나의 FIFO 레지스터를 사용하므로, 핑거의 수에 상관없이 복조하고자 하는 채널당 하나의 FIFO 레지스터를 사용할 수 있다. 따라서, 3개의 핑거를 사용하는 레이크 수신기의 경우, 기존 알고리즘의 하드웨어를 65%이상 감축시킬 수 있고, 만약 높은 SNR 성능을 위해 더 많은 핑거를 사용하는 레이크 수신기에서는 하드웨어 감소율이 이보다 더 커진다. 또한, 제안된 알고리즘은 심볼 컴바이닝을 위해 FIFO 레지스터를 사용하는 모든 이동 통신 시스템에 적용이 가능하므로, MC-CDMA 시스템 등과 같이 하드웨어가 매우 복잡하여 하드웨어를 줄이고자 하는 시스템에 매우 효과적이다.
상술한 바와 같이, FIFO 레지스터의 수를 줄이기 위해 발면된 심볼 컴바이닝 알고리즘은 기존의 알고리즘에서 사용되는 신호들을 이용하여 설계가 가능하며, 변형된 알고리즘을 제어하기 위한 제어기도 매우 간단하게 구현할 수 있는 효과가 있다. 더욱이, 제안된 알고리즘은 기존의 알고리즘과 달리 핑거의 수에 상관없이 복조 채널당 1개의 FIFO 레지스터만을 사용하므로, FIFO 레지스터의 하드웨어를 감소시키는 효과를 가져온다. 따라서, IMT-2000 시스템 등과 같이 CDMA 방식을 사용하는 시스템중 복잡한 하드웨어로 인해 설계에 큰 문제가 있는 시스템에 있어서, 복잡한 하드웨어를 줄일 수 있는 매우 효과적인 해결책을 제시한다.

Claims (20)

  1. CDMA(Code Division Multiple Access) 통신 시스템의 복조 과정 중 복조된 다중 경로(Multi - Path) 신호에 대한 심볼 컴바이닝(Symbol Combining) 기능을 수행하는 레이크(Rake) 수신기에 있어서,
    FIFO 레지스터(Register)를 하나만 설치하고,
    상기 FIFO 레지스터에 핑거(Finger)가 복조된 심볼을 저장할 때, 덧셈 수단을 이용하여 기존에 저장된 FIFO 레지스터 값을 누적시켜서 저장하는 것을 특징으로 하는 레이크 수신기.
  2. 제 1 항에 있어서,
    각각의 핑거에서 복조되어 전송된 심볼이 FIFO 레지스터 중 어느 블록 위치에 저장되어야 하는 지를 결정하고, 컴바인된 심볼 데이터를 출력 신호가 입력되면, 출력하는 기능을 수행하는 제어기를 더 포함하여 이루어진 것을 특징으로 하는 레이크 수신기.
  3. 제 2 항에 있어서,
    상기 제어기는,
    각각의 핑거로부터 수신된 쓰기 신호 및 심볼 구간을 이용하여, 컴바이닝될 각각의 핑거의 심볼 데이터를 순서적으로 선택하는 수단을 포함하여 이루어진 것을 특징으로 하는 레이크 수신기.
  4. 제 2 항에 있어서,
    상기 제어기는,
    FIFO 레지스터의 쓰기 위치를 PN 부호의 위상, 심볼 구간 및 FIFO 레지스터의 깊이를 이용하여 계산하는 회로 수단을 포함하여 이루어진 것을 특징으로 하는 레이크 수신기.
  5. 제 4 항에 있어서,
    상기 회로 수단은,
    상기 FIFO 레지스터의 쓰기 위치를 아래의 [식 1]에 의하여 결정하는 것을 특징으로 하는 레이크 수신기.
    [식 1]
    여기서, [x]는 x를 넘지 않는 최대 정수(Integer)를 의미하고, x mod y(모듈로 연산)는 x를 y로 나누었을 때의 나머지를 의미하며, W는 선택된 심볼 데이터의 저장 위치를 나타내는 변수이고, P는 각각의 심볼들의 시간 정보를 PN 부호의 위상으로 알려 주는 변수이며, S는 심볼 구간을 나타내는 변수이고, N은 FIFO 레지스터 깊이(Depth)를 나타낸다.
  6. 제 1 항에 있어서,
    각각의 핑거에서 복조하는 심볼 데이터에 FIFO 레지스터의 출력 값을 컴바이닝하는 컴바이너를 더 포함하여 이루어진 것을 특징으로 하는 레이크 수신기.
  7. CDMA(Code Division Multiple Access) 통신 시스템의 복조 과정 중 복조된 다중 경로(Multi - Path) 신호를 심볼 컴바이닝(Symbol Combining)하는 방법에 있어서,
    FIFO 레지스터에 핑거(Finger)가 복조된 심볼을 저장할 때, 덧셈 수단을 이용하여 기존에 저장된 FIFO 레지스터 값을 누적시켜서 저장하는 것을 특징으로 하는 심볼 컴바이닝 방법.
  8. 제 7 항에 있어서,
    각각의 핑거로부터 수신된 쓰기 신호 및 심볼 구간을 이용하여, 컴바이닝될 각각의 핑거의 심볼 데이터를 순서적으로 선택하는 것을 특징으로 하는 심볼 컴바이닝 방법.
  9. 제 7 항에 있어서,
    FIFO 레지스터의 쓰기 위치를 PN 부호의 위상, 심볼 구간 및 FIFO 레지스터의 깊이를 이용하여 계산하는 것을 특징으로 하는 심볼 컴바이닝 방법.
  10. 제 9 항에 있어서,
    상기 FIFO 레지스터의 쓰기 위치를 아래의 [식 2]에 의하여 결정하는 것을 특징으로 하는 심볼 컴바이닝 방법.
    [식 2]
    여기서, [x]는 x를 넘지 않는 최대 정수(Integer)를 의미하고, x mod y(모듈로 연산)는 x를 y로 나누었을 때의 나머지를 의미하며, W는 선택된 심볼 데이터의 저장 위치를 나타내는 변수이고, P는 각각의 심볼들의 시간 정보를 PN 부호의 위상으로 알려 주는 변수이며, S는 심볼 구간을 나타내는 변수이고, N은 FIFO 레지스터깊이(Depth)를 나타낸다.
  11. 제 7 항에 있어서,
    각각의 핑거에서 복조하는 심볼 데이터에 FIFO 레지스터의 출력 값을 컴바이닝하는 것을 특징으로 하는 심볼 컴바이닝 방법.
  12. FIFO 레지스터(Register)가 하나만 설치되고, 상기 FIFO 레지스터에 핑거(Finger)가 복조된 심볼을 저장할 때, 덧셈 수단을 이용하여 기존에 저장된 FIFO 레지스터 값을 누적시켜서 저장하는 것을 특징으로 하는 레이크 수신기를 구동시키기 위한 심볼 컴바이닝 방법에 있어서,
    i 번째 핑거에서 심볼 데이터에 대한 처리가 끝난 후, FIFO 레지스터에 데이터를 저장하고자 할 때, 상기 i 번째 핑거의 심볼 데이터 및 PN 코드 위상을 선택하는 제 1 단계;
    상기 제 1 단계에서 선택한 PN 코드 위상을 이용하여 저장하고자 하는 심볼 데이터가 FIFO 레지스터의 어느 블록 위치에 저장될 수 있는지 쓰기 위치를 계산하는 제 2 단계;
    상기 제 2 단계에서 계산한 쓰기 위치에 있는 블록의 데이터를 불러 온 후, 이 값과 저장하고자 하는 심볼의 데이터를 컴바이닝시킨 다음, 결과값을 다시 그위치의 블록에 저장하는 제 3 단계를 포함하여 이루어진 것을 특징으로 하는 레이크 수신기를 구동시키기 위한 심볼 컴바이닝 방법.
  13. 제 12 항에 있어서,
    2개 이상의 핑거에서 동시에 저장을 요청하면, 번호가 낮은 핑거부터 우선 순위를 두어 처리하는 것을 특징으로 하는 레이크 수신기를 구동시키기 위한 심볼 컴바이닝 방법.
  14. 제 12 항에 있어서,
    상기 제 2 단계는,
    상기 FIFO 레지스터의 쓰기 위치를 아래의 [식 3]에 의하여 결정하는 것을 특징으로 하는 레이크 수신기를 구동시키기 위한 심볼 컴바이닝 방법.
    [식 3]
    여기서, [x]는 x를 넘지 않는 최대 정수(Integer)를 의미하고, x mod y(모듈로 연산)는 x를 y로 나누었을 때의 나머지를 의미하며, W는 선택된 심볼 데이터의 저장 위치를 나타내는 변수이고, P는 각각의 심볼들의 시간 정보를 PN 부호의 위상으로 알려 주는 변수이며, S는 심볼 구간을 나타내는 변수이고, N은 FIFO 레지스터 깊이(Depth)를 나타낸다.
  15. FIFO 레지스터(Register)가 하나만 설치되고, 상기 FIFO 레지스터에 핑거(Finger)가 복조된 심볼을 저장할 때, 덧셈 수단을 이용하여 기존에 저장된 FIFO 레지스터 값을 누적시켜서 저장하는 것을 특징으로 하는 레이크 수신기를 구동시키기 위한 심볼 컴바이닝 방법에 있어서,
    i 번째 핑거에서 심볼 데이터에 대한 처리가 끝난 후, FIFO 레지스터에 데이터를 저장하고자 할 때, 상기 i 번째 핑거의 심볼 데이터 및 PN 코드 위상을 선택하는 제 1 단계;
    상기 제 1 단계에서 선택한 PN 코드 위상을 이용하여 저장하고자 하는 심볼 데이터가 FIFO 레지스터의 어느 블록 위치에 저장될 수 있는지 쓰기 위치를 계산하는 제 2 단계;
    상기 제 2 단계에서 계산한 쓰기 위치에 있는 블록의 데이터를 불러 온 후, 이 값과 저장하고자 하는 심볼의 데이터를 컴바이닝시킨 다음, 결과값을 다시 그 위치의 블록에 저장하는 제 3 단계;
    상기 제 1 단계 내지 제 3 단계를 반복적으로 수행하는 제 4 단계;
    읽기 신호가 발생하면, 읽고자 하는 FIFO 레지스터의 블록 위치를 계산하는 제 5 단계;
    상기 제 5 단계에서 계산된 FIFO 레지스터의 블록 위치에 있는 데이터를 선택하여 컴바이너로 전송한 후, 그 레지스터를 초기화시키는 제 6 단계를 포함하여 이루어진 것을 특징으로 하는 레이크 수신기를 구동시키기 위한 심볼 컴바이닝 방법.
  16. 제 15 항에 있어서,
    2개 이상의 핑거에서 동시에 저장을 요청하면, 번호가 낮은 핑거부터 우선 순위를 두어 처리하는 것을 특징으로 하는 레이크 수신기를 구동시키기 위한 심볼 컴바이닝 방법.
  17. 제 15 항에 있어서,
    상기 제 2 단계는,
    상기 FIFO 레지스터의 쓰기 위치를 아래의 [식 4]에 의하여 결정하는 것을 특징으로 하는 레이크 수신기를 구동시키기 위한 심볼 컴바이닝 방법.
    [식 4]
    여기서, [x]는 x를 넘지 않는 최대 정수(Integer)를 의미하고, x mod y(모듈로 연산)는 x를 y로 나누었을 때의 나머지를 의미하며, W는 선택된 심볼 데이터의 저장 위치를 나타내는 변수이고, P는 각각의 심볼들의 시간 정보를 PN 부호의 위상으로 알려 주는 변수이며, S는 심볼 구간을 나타내는 변수이고, N은 FIFO 레지스터 깊이(Depth)를 나타낸다.
  18. CDMA(Code Division Multiple Access) 통신 시스템의 복조 과정 중 복조된 다중 경로(Multi - Path) 신호를 심볼 컴바이닝(Symbol Combining)하는 방법을 실행시킬 수 있는 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록 매체에 있어서,
    FIFO 레지스터에 핑거(Finger)가 복조된 심볼을 저장할 때, 덧셈 수단을 이용하여 기존에 저장된 FIFO 레지스터 값을 누적시켜서 저장하는 것을 실행시킬 수 있는 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록 매체.
  19. FIFO 레지스터(Register)가 하나만 설치되고, 상기 FIFO 레지스터에 핑거(Finger)가 복조된 심볼을 저장할 때, 덧셈 수단을 이용하여 기존에 저장된 FIFO 레지스터 값을 누적시켜서 저장하는 것을 특징으로 하는 레이크 수신기를 구동시키기 위한 심볼 컴바이닝 방법을 실행시킬 수 있는 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록 매체에 있어서,
    i 번째 핑거에서 심볼 데이터에 대한 처리가 끝난 후, FIFO 레지스터에 데이터를 저장하고자 할 때, 상기 i 번째 핑거의 심볼 데이터 및 PN 코드 위상을 선택하는 제 1 단계;
    상기 제 1 단계에서 선택한 PN 코드 위상을 이용하여 저장하고자 하는 심볼 데이터가 FIFO 레지스터의 어느 블록 위치에 저장될 수 있는지 쓰기 위치를 계산하는 제 2 단계;
    상기 제 2 단계에서 계산한 쓰기 위치에 있는 블록의 데이터를 불러 온 후, 이 값과 저장하고자 하는 심볼의 데이터를 컴바이닝시킨 다음, 결과값을 다시 그 위치의 블록에 저장하는 제 3 단계를 포함하여 이루어진 것을 실행시킬 수 있는 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록 매체.
  20. FIFO 레지스터(Register)가 하나만 설치되고, 상기 FIFO 레지스터에 핑거(Finger)가 복조된 심볼을 저장할 때, 덧셈 수단을 이용하여 기존에 저장된 FIFO 레지스터 값을 누적시켜서 저장하는 것을 특징으로 하는 레이크 수신기를 구동시키기 위한 심볼 컴바이닝 방법을 실행시킬 수 있는 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록 매체에 있어서,
    i 번째 핑거에서 심볼 데이터에 대한 처리가 끝난 후, FIFO 레지스터에 데이터를 저장하고자 할 때, 상기 i 번째 핑거의 심볼 데이터 및 PN 코드 위상을 선택하는 제 1 단계;
    상기 제 1 단계에서 선택한 PN 코드 위상을 이용하여 저장하고자 하는 심볼데이터가 FIFO 레지스터의 어느 블록 위치에 저장될 수 있는지 쓰기 위치를 계산하는 제 2 단계;
    상기 제 2 단계에서 계산한 쓰기 위치에 있는 블록의 데이터를 불러 온 후, 이 값과 저장하고자 하는 심볼의 데이터를 컴바이닝시킨 다음, 결과값을 다시 그 위치의 블록에 저장하는 제 3 단계;
    상기 제 1 단계 내지 제 3 단계를 반복적으로 수행하는 제 4 단계;
    읽기 신호가 발생하면, 읽고자 하는 FIFO 레지스터의 블록 위치를 계산하는 제 5 단계;
    상기 제 5 단계에서 계산된 FIFO 레지스터의 블록 위치에 있는 데이터를 선택하여 컴바이너로 전송한 후, 그 레지스터를 초기화시키는 제 6 단계를 포함하여 이루어진 것을 실행시킬 수 있는 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록 매체.
KR1020000071747A 2000-11-29 2000-11-29 핑거의 ｆｉｆｏ 수를 줄이는 심볼 컴바이닝 방법, 이를이용한 레이크 수신기 및 이러한 레이크 수신기를구동시키기 위한 방법 KR100366292B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020000071747A KR100366292B1 (ko) 2000-11-29 2000-11-29 핑거의 ｆｉｆｏ 수를 줄이는 심볼 컴바이닝 방법, 이를이용한 레이크 수신기 및 이러한 레이크 수신기를구동시키기 위한 방법
US09/871,995 US7012951B2 (en) 2000-11-29 2001-05-31 Symbol combining method for reducing the number of FIFO registers of finger, rake receiver and method for driving the rake receiver

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000071747A KR100366292B1 (ko) 2000-11-29 2000-11-29 핑거의 ｆｉｆｏ 수를 줄이는 심볼 컴바이닝 방법, 이를이용한 레이크 수신기 및 이러한 레이크 수신기를구동시키기 위한 방법

Publications (2)

Publication Number Publication Date
KR20020042046A KR20020042046A (ko) 2002-06-05
KR100366292B1 true KR100366292B1 (ko) 2002-12-31

Family

ID=19702335

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000071747A KR100366292B1 (ko) 2000-11-29 2000-11-29 핑거의 ｆｉｆｏ 수를 줄이는 심볼 컴바이닝 방법, 이를이용한 레이크 수신기 및 이러한 레이크 수신기를구동시키기 위한 방법

Country Status (2)

Country Link
US (1) US7012951B2 (ko)
KR (1) KR100366292B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7039096B2 (en) * 2001-11-16 2006-05-02 Samsung Electronics Co., Ltd. Method and system for resource sharing between demodulating paths of a rake receiver
JP2004320317A (ja) * 2003-04-15 2004-11-11 Nec Corp レイク受信装置およびレイク受信方法
US8064494B2 (en) * 2003-05-28 2011-11-22 Qualcomm Incorporated Last finger polling for rake receivers
US8428001B2 (en) * 2005-03-10 2013-04-23 Qualcomm Incorporated Timing corrections in a multi carrier system and propagation to a channel estimation time filter
US20080219332A1 (en) * 2007-03-05 2008-09-11 Qualcomm Incorporated Apparatus and methods accounting for automatic gain control in a multi carrier system
CN102201835B (zh) * 2011-05-16 2016-09-07 中兴通讯股份有限公司 一种干扰消除多径选择的方法、装置以及干扰消除系统

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2295527A (en) * 1940-10-17 1942-09-15 Bowley Eve Mary Electrodynamic and electroacoustical apparatus
JPH10190528A (ja) * 1996-12-25 1998-07-21 Matsushita Electric Ind Co Ltd スペクトル拡散受信機
JP2000196563A (ja) * 1998-12-24 2000-07-14 Nec Corp Ｃｄｍａ方式における受信方法及びその装置
KR20000064545A (ko) * 1997-01-02 2000-11-06 비센트 비.인그라시아 Cdma 신호의 다중 칩의 병렬 복조 방법 및 시스템
KR20020014531A (ko) * 2000-08-18 2002-02-25 윤종용 이동통신시스템의 레이크 수신장치 및 방법
KR100315899B1 (ko) * 1993-04-29 2002-02-28 도날드 디. 먼둘 양자화된코히어런트레이크수신기

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5233626A (en) 1992-05-11 1993-08-03 Space Systems/Loral Inc. Repeater diversity spread spectrum communication system
JP3492177B2 (ja) * 1997-12-15 2004-02-03 松下電器産業株式会社 Ｃｄｍａ方式移動体通信機

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2295527A (en) * 1940-10-17 1942-09-15 Bowley Eve Mary Electrodynamic and electroacoustical apparatus
KR100315899B1 (ko) * 1993-04-29 2002-02-28 도날드 디. 먼둘 양자화된코히어런트레이크수신기
JPH10190528A (ja) * 1996-12-25 1998-07-21 Matsushita Electric Ind Co Ltd スペクトル拡散受信機
KR20000064545A (ko) * 1997-01-02 2000-11-06 비센트 비.인그라시아 Cdma 신호의 다중 칩의 병렬 복조 방법 및 시스템
JP2000196563A (ja) * 1998-12-24 2000-07-14 Nec Corp Ｃｄｍａ方式における受信方法及びその装置
KR20020014531A (ko) * 2000-08-18 2002-02-25 윤종용 이동통신시스템의 레이크 수신장치 및 방법

Also Published As

Publication number Publication date
US20020094021A1 (en) 2002-07-18
US7012951B2 (en) 2006-03-14
KR20020042046A (ko) 2002-06-05

Similar Documents

Publication Publication Date Title
KR100938022B1 (ko) 통신 시스템에서 수신 신호를 처리하기 위한 방법 및 장치
JP2002503908A (ja) 直接拡散方式のスペクトラム拡散システム用の柔軟性のあるスライディング相関器
KR100888837B1 (ko) 개량형 레이크 구조체
KR19990077502A (ko) 확산스펙트럼신호용수신방법및수신장치
JP4307740B2 (ja) 時間追跡の方法と装置
KR100366292B1 (ko) 핑거의 ｆｉｆｏ 수를 줄이는 심볼 컴바이닝 방법, 이를이용한 레이크 수신기 및 이러한 레이크 수신기를구동시키기 위한 방법
JP2003244022A (ja) 干渉除去システム、及び、干渉除去方法
KR100480302B1 (ko) 레이크 수신기의 다중 복조 경로간의 자원 공유 장치 및 수신 방법
KR20090038561A (ko) 무선통신 시스템에서 다중 경로 신호 수신 장치 및 방법
EP1107471A1 (en) Time division multiplexed rake finger for W-CDMA
US8155089B1 (en) System and method of processing CDMA signals
JP2002101019A (ja) 受信機の同期方法および同期装置
US20080240067A1 (en) Time shared rake fingers and path searcher
EP1300961A2 (en) Receiving unit and semiconductor device
US6834074B2 (en) Method of time tracking in a vector correlator based rake receiver
JP3866535B2 (ja) 符号分割多重通信装置及びその伝送路補正タイミング制御方法
JP2002305466A (ja) レイク受信装置
JP3675446B2 (ja) Ｃｄｍａ受信装置、そのパス管理方法、及びパス管理プログラム
CN1458756B (zh) 宽带码分多址多径分集接收机的数据缓存方法和装置
JP2005536936A (ja) 多重伝搬路受信用遅延線
JP3453100B2 (ja) マッチドフィルタおよびマッチドフィルタにおける演算方法
KR100747463B1 (ko) 비동기 기지국 모뎀의 다중 경로 탐색기
US8462818B2 (en) Method for processing CDMA signals and a device having CDMA signal capabilities
JP2006237983A (ja) パス検出装置
KR100617697B1 (ko) 이동통신 시스템에서 레이크 수신기의 데이터 컴바이닝 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121129

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20131128

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20141128

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20151127

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20161121

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20171128

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20181025

Year of fee payment: 17