KR20000056749A

KR20000056749A - 아날로그/디지탈 변환 장치

Info

Publication number: KR20000056749A
Application number: KR1019990006345A
Authority: KR
Inventors: 장미경
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1999-02-25
Filing date: 1999-02-25
Publication date: 2000-09-15

Abstract

본 발명은 고속 변환 동작이 가능하고 선형 에러의 발생을 효율적으로 억제할 수 있도록한 아날로그/디지탈 변환 장치에 관한 것으로, 직렬 연결되는 저항들에 의해 분배되는 전압과 아날로그입력(Ain)신호들을 트랙 및 홀드시켜 출력하는 n개의 트랙/홀드 증폭부와,상기 트랙/홀드 증폭부들에서 출력되는 트랙/홀드된 신호들을 2×로 보간하여 출력하는 폴딩 프리프로세싱 블록과,2×로 보간하여 출력된 폴딩 프리프로세싱 블록의 LSB 출력값을 각각 폴딩시켜 출력하는 폴딩 블록과,각각의 폴딩 블록에 출력되는 폴딩값들을 보간 출력하는 보간 블록과,상기 폴딩 프리프로세싱된 MSB값들을 처리하여 출력하는 코스 프리프로세싱 블록을 포함하여 구성된다.

Description

아날로그/디지탈 변환 장치{Analog to Digital Converter}

본 발명은 A/D 변환 장치에 관한 것으로, 특히 고속 변환 동작이 가능하고 선형 에러의 발생을 효율적으로 억제할 수 있도록한 아날로그/디지탈 변환 장치에 관한 것이다.

일반적으로 A/D 변환 장치에서 고속의 아날로그 입력 신호를 처리하고 변환 속도를 빠르게할 수 있도록 장치를 설계하는 것은 어렵다.

빠른 변환 속도를 갖는 ADC를 구현하는 가장 일반적인 방법은 풀 플래쉬(Full Flash)(Parallel)방식을 사용하는 것이나, 이경우에는 아날로그 입력 커패시턴스가 매우 커 빠른 아날로그 신호의 처리가 불가능하다.

이와 같은 요구 조건을 만족시키는 구조로 폴딩 및 보간(Folding ＆ Interpolation)방법을 사용한다.

이하, 첨부된 도면을 참고하여 종래 기술의 아날로그/디지탈 변환 장치에 관하여 설명하면 다음과 같다.

도 1은 종래 기술의 아날로그/디지탈 변환 장치의 구성 블록도이고, 도 2는 종래 기술의 다른 아날로그/디지탈 변환 장치의 구성 블록도이다.

도 1은 폴딩 및 보간 방식을 사용하는 기본적인 ADC를 나타낸 것으로, 아날로그 입력(Ain)을 프로세싱하는 폴딩 증폭부(1a)(1b)(1c)(1d)와, 상기 폴딩 증폭부(1a)(1b)(1c)(1d)의 출력을 보간 출력하는 보간 블록(Interpolation Block)(2)과, 보간 출력되는 신호들을 비교하여 LSB값을 출력하는 LSB 컴패레이터(3)와, 입력되는 아날로그 신호들의 MSB값을 비교 출력하는 MSB 컴패레이터(4)와, 상기 LSB 컴패레이터(3),MSB 컴패레이터(4)의 출력값을 엔코딩하여 디지탈 변환된값을 출력하는 엔코더(5)를 포함하여 구성된다.

이와 같은 기본적인 폴딩 및 보간 방식의 ADC는 풀 플래쉬(Full Flash)방식처럼 아날로그 입력 커패시턴스가 커져 마찬가지로 입력 스피드가 제한된다.

이와 같은 입력 스피드의 제한을 해결하기 위하여 제시된 구조가 도 2에나타낸 트랙/홀드 증폭 방식의 ADC이다.

아날로그 입력 스피드를 향상시키기 위하여 제시된 도 2의 ADC는 직렬 연결되는 저항들(VRT ~ VRB)에 의해 분배 입력되는 아날로그 입력(Ain)을 트랙/홀드 증폭하는 트랙/홀드 증폭부(6a ~ 6n)와, 트랙/홀드 증폭부(6a ~ 6n)에서 출력되는 하위 비트값들을 프로세싱하여 출력하는 폴딩 블록(7a)(7b)(7c)(7d)와, 트랙/홀드 증폭부(6a ~ 6n)에서 출력되는 상위 비트값을 프리프로세싱하여 출력하는 코스 프리프로세싱(Coarse Preprocessing)부(8)와, 폴딩 블록(7a)(7b)(7c)(7d)에서 출력되는 신호를 보간 출력하는 보간 블록(9)과, 보간 출력값을 비교하여 LSB값을 출력하는 파인 컴패레이터(Fine Comparaters)(10)와, 코스 프리프로세싱부(8)에서 프리프로세싱되어 출력되는 신호를 비교하여 MSB값을 출력하는 코스 컴패레이터(Corase Comparaters)(11)와, 상기 파인 컴패레이터(10),코스 컴패레이터(11)의 비교 출력값을 엔코딩하여 디지탈 변환값을 출력하는 엔코더(12)를 포함하여 구성된다.

이와 같은 종래 기술의 ADC의 디지탈 변환 동작을 설명하면 다음과 같다.

도 3은 폴딩 증폭 블록의 트랜스퍼 동작에 따른 출력 파형도이고, 도 4는 표준 폴딩 블록의 구성 블록도이다.

그리고 도 5a는 액티브 보간 폴딩 블록의 구성도이고, 도 5b는 액티브 보간 폴딩 블록의 동작 파형도이다.

먼저, 도 1의 폴딩 및 보간 ADC는 디지탈 변환을 2 스테이지 즉, 상위 비트와 하위 비트들을 처리하는 두 단계로 나누어서 상위 비트들은 보통의 풀 플래쉬와 같이 처리하고 하위 비트들은 아날로그 입력의 레벨을 도 3에서와 같이 접어서 처리한다.

이 경우에는 디지탈 변환을 2 스테이지로 나누어 처리하는것 이외에 실제 동작은 변환 스피드가 빠른 풀 플래쉬와 같게 된다.

즉, 변환 스피드는 풀 플래쉬 방식의 ADC와 같고 그 하드웨어의 갯수는 현저히 줄어들어 장치 구성에 필요한 면적이 풀 플래쉬 방식의 ADC의 10% 정도만 사용하여 구현할 수 있다.

도 3에서와 같은 파형을 만들기 위해 각각의 폴딩 블록을 도 4에서와 같이 구성한다.

그리고 입력되는 아날로그 신호의 처리 스피드를 높이기 위하여 도 2에서와 같이 ADC를 구성하는 경우에는 트랙/홀드 증폭부(6a ~ 6n)의 갯수를 줄이기 위하여 폴딩 회로를 도 5a에서와 같이 구성하여 액티브 보간 방식을 채택한다.

도 5a에서와 같이 폴딩 회로를 구성하는 경우의 폴드 동작시의 파형은 도 5b에서와 같다.

예를들어, 8비트 ADC를 설계할때 도 2에서와 같이 상위 3비트, 하위 5비트로 나누어 처리할 수 있도록하는 것이 보통이다.

이때, 후반부의 보간을 8×로 하기 위해서는 폴딩 블록이 4개 필요하고, 이에 따른 폴딩 신호 역시 4개가 만들어져야 한다.

이와 같이 ADC를 설계하는 경우 트랙/홀드 증폭부는 36개를 구성해야한다.

그러나 도 5a에서와 같이, 액티브 보간 방식을 사용하는 경우 입력 아날로그 신호를 처리하기 위한 트랙/홀드 증폭부는 19개만이 필요하게 된다.

즉, 19개의 트랙/홀드 증폭부의 출력을 이용하여 도 5a와 도 5b에서와 같이, 두개의 트랙/홀드 증폭부들 사이의 신호를 만들어 추가의 폴딩 신호를 만든다.

이와 같이 만들어진 신호를 전압 보간(Voltage Interpolation)회로를 사용해서 하위 5비트를 만들기 위한 32개의 신호들이 만들어지고, 이와 같은 신호들은 엔코딩 과정을 거쳐 디지탈 변환 신호로 출력된다.

이와 같은 종래 기술의 아날로그/디지탈 변환 장치는 다음과 같은 문제가 있다.

아날로그 입력 신호의 대역폭(Bandwidth) 및 하드웨어 측면의 문제를 해결하기 위하여 액티브 보간 방식으로 ADC를 구성하는 경우, 액티브 보간 블록의 이득(Gain)이 떨어져 최종 보간을 거친 32개의 부호 변환점(zero-crossing point)들이 원래의 위치에서 어긋나게 된다.

이러한 현상은 ADC의 선형(Linearity) 특성 즉, DNL(Differential Non-Linearity),INL(Integrated Non-Linearity)뿐만아니라 SNR(Signal to Noise Ratio)에도 영향을 미치게 된다.

이와 같은 문제는 시뮬레이션 결과에서 보면, 두 경우의 이득 차이가 4DB 정도 차이가 났을 경우 ADC의 DNL 에러가 1LSB 이상이 발생한다.

본 발명은 이와 같은 종래 기술의 아날로그/디지탈 변환 장치의 문제를 해결하기 위하여 안출한 것으로, 고속 변환 동작이 가능하고 선형 에러의 발생을 효율적으로 억제할 수 있도록한 아날로그/디지탈 변환 장치를 제공하는데 그 목적이 있다.

도 1은 종래 기술의 아날로그/디지탈 변환 장치의 구성 블록도

도 2는 종래 기술의 다른 아날로그/디지탈 변환 장치의 구성 블록도

도 3은 폴딩 증폭 블록의 트랜스퍼 동작에 따른 출력 파형도

도 4는 표준 폴딩 블록의 구성 블록도

도 5a는 액티브 보간 폴딩 블록의 구성도

도 5b는 액티브 보간 폴딩 블록의 동작 파형도

도 6은 본 발명에 따른 아날로그/디지탈 변환 장치의 구성 블록도

도 7은 저항을 사용한 폴딩 프리프로세싱 회로의 구성도

도 8은 트랜지스터를 사용한 폴딩 프리프로세싱 회로의 구성도

도 9는 폴딩 블록의 동작 파형도

도면의 주요 부분에 대한 부호의 설명

61a ~ 61n. 트랙/홀드 증폭부 62. 폴딩 프리프로세싱 블록

63. 폴딩 블록 64. 8R 보간 블록

65. 코스 프리프로세싱 블록

고속 변환 동작이 가능하고 선형 에러의 발생을 효율적으로 억제할 수 있도록한 본 발명에 따른 아날로그/디지탈 변환 장치는 직렬 연결되는 저항들에 의해 분배되는 전압과 아날로그입력(Ain)신호들을 트랙 및 홀드시켜 출력하는 n개의 트랙/홀드 증폭부와,상기 트랙/홀드 증폭부들에서 출력되는 트랙/홀드된 신호들을 2×로 보간하여 출력하는 폴딩 프리프로세싱 블록과,2×로 보간하여 출력된 폴딩 프리프로세싱 블록의 LSB 출력값을 각각 폴딩시켜 출력하는 폴딩 블록과,각각의 폴딩 블록에 출력되는 폴딩값들을 보간 출력하는 보간 블록과,상기 폴딩 프리프로세싱된 MSB값들을 처리하여 출력하는 코스 프리프로세싱 블록을 포함하여 구성되는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 따른 아날로그/디지탈 변환 장치에 관하여 상세히 설명하면 다음과 같다.

도 6은 본 발명에 따른 아날로그/디지탈 변환 장치의 구성 블록도이고, 도 7은 저항을 사용한 폴딩 프리프로세싱 회로의 구성도이다.

그리고 도 8은 트랜지스터를 사용한 폴딩 프리프로세싱 회로의 구성도이고, 도 9는 폴딩 블록의 동작 파형도이다.

본 발명은 트랙/홀드 증폭부(61a ~ 61n)의 출력을 2배로 나누는 폴딩 프리프로세싱 블록(62)을 추가한 것으로, 먼저, 직렬 연결되는 저항들에 의해 분배되는 전압과 아날로그입력(Ain)신호들을 트랙 및 홀드시켜 출력하는 트랙/홀드 증폭부(61a ~ 61n)와, 상기 트랙/홀드 증폭부(61a ~ 61n)에서 출력되는 트랙/홀드된 신호들을 2×로 보간하여 출력하는 폴딩 프리프로세싱 블록(62)과, 선형 특성을 향상시키기 위하여 2×로 보간하여 출력된 폴딩 프리프로세싱 블록(62)의 LSB 출력값을 각각 폴딩시켜 출력하는 폴딩 블록(63)과, 각각의 폴딩 블록(63)에 출력되는 폴딩값들을 보간 출력하는 8R 보간 블록(64)과, 상기 폴딩 프로세싱된 MSB값들을 처리하여 출력하는 코스 프리프로세싱 블록(65)을 포함하여 구성된다.

여기서, 폴딩 프리프로세싱 블록(62)은 트랙/홀드 증폭부(61a ~ 61n)의 갯수를 줄이기 위해 사용하는 것으로, 트랙/홀드 증폭부(61a ~ 61n)의 출력값을 2배로 나누는 동작을 수행한다.

이와 같은 폴딩 프리프로세싱 블록(62)을 저항 또는 트랜지스터를 사용하여 구성할 수 있다.

먼저, 저항을 사용한 폴딩 프리프로세싱 블록(62)의 구성은 도 7에서와 같다.

n개의 트랙/홀드 증폭부(61a ~ 61n)들에서 서로 이웃하는 A-1번째와 A번째의 두개의 트랙/홀드 증폭부의 출력값(op[A],op[A+1])(on[A],on[A+1])들을 각각 버퍼링하는 버퍼들과, 직렬 연결되는 복수개의 저항들로 이루어져 서로 이웃하는 저항들의 일단에 각각 버퍼링된 트랙/홀드 증폭부의 출력값(op[A],op[A+1])이 입력되고 그 저항들이 연결되는 부분에서 (op[A],op[A+1])/2의 값을 출력하는 제 1 저항렬과, 직렬 연결되는 복수개의 저항들로 이루어져 서로 이웃하는 저항들의 일단에 각각 버퍼링된 트랙/홀드 증폭부의 출력값(on[A],on[A+1])이 입력되고 그 저항들이 연결되는 부분에서 (on[A],on[A+1])/2의 값을 출력하는 제 1 저항렬로 이루어진다.

그리고 트랜지스터를 사용한 폴딩 프리프로세싱 블록(62)의 구성은 도 8에서와 같다.

도 8의 폴딩 프리프로세싱 블록(62)은 전류를 이용하여 폴딩값(I1)(I2)(I3)을 출력하는 것으로, n개의 트랙/홀드 증폭부(61a ~ 61n)들에서 서로 이웃하는 A-1번째와 A번째의 두개의 트랙/홀드 증폭부의 출력값(op[A],op[A+1])(on[A],on[A+1])들에 의해 각각 턴온되는 NMOS 트랜지스터들을 포함하여 구성된다.

이와 같은 본 발명에 따른 아날로그/디지탈 변환 장치의 디지탈 변환 동작은 다음과 같다.

폴딩 프리프로세싱 블록(62)은 트랙/홀드 증폭부(61a ~ 61n)의 출력을 2배로 보간하는 것으로, 어느 하나의 트랙/홀드 증폭부의 출력과 그에 이웃한 트랙/홀드 증폭부의 출력과의 1/2 지점에 새로운 신호를 만드는 것이다.

이와 같이 폴딩 프리프로세싱 블록(62)을 사용하는 경우 트랙/홀드 증폭부(61a ~ 61n)의 출력이 17개에서 34개가 되어 액티브 보간을 하는 폴딩 회로 블록의 구성없이 노말한 폴딩 회로 블록들로 이득(gain)의 차이가 없는 폴딩 신호들을 만들 수 있다.

레퍼런스 레벨이 제일 높은 경우와 제일 낮은 경우의 트랙/홀드 증폭부(61a ~ 61n)의 출력은 각각 오버플로우, 언더플로우 영역들을 위한 것이다.

이와 같은 본 발명에 따른 아날로그/디지탈 변환 장치가 8비트의 분해능을 갖는 경우에서 3 : 5로 상위 비트와 하위 비트를 나눌 경우 폴딩 블록의 입력 컴비네이션은 다음과 같다.

8비트의 분해능을 갖는 아날로그/디지탈 변환 장치는 제 1,2,3,4의 4개의 폴딩 블록(63)을 갖는다.

제 1 폴딩 블록:

outp[0],outp[4],outp[8],outp[12],outp[16],outp[20],outp[24],outp[28],outp[32]

outn[0],outn[4],outn[8],outn[12],outn[16],outn[20],outn[24],outn[28],outn[32]

제 2 폴딩 블록:

outp[1],outp[5],outp[9],outp[13],outp[17],outp[21],outp[25],outp[29],outp[33]

outn[1],outn[5],outn[9],outn[13],outn[17],outn[21],outn[25],outn[29],outn[33]

제 3 폴딩 블록:

outp[2],outp[6],outp[10],outp[14],outp[18],outp[22],outp[26],outp[30],outp[34]

outn[2],outn[6],outn[10],outn[14],outn[18],outn[22],outn[26],outn[30],outn[34]

제 4 폴딩 블록:

outp[3],outp[7],outp[11],outp[15],outp[19],outp[23],outp[27],outp[31],outp[35]

outn[3],outn[7],outn[11],outn[15],outn[19],outn[23],outn[27],outn[31],outn[35]

이와 같은 입력 컴비네이션은 폴딩 프리프로세싱 블록(62)에서 출력되어 각 폴딩 블록(63)들의 차동 증폭기에 입력되는 입력 신호들을 나타낸 것이다.

이와 같은 신호들이 폴딩 블록(63)에 입력되면 폴딩된 신호들은 도 9에서와 같다.

도 9의 폴딩 신호들 사이사이를 8R 보간 블록(64)에서 보간하면 하위 5비트의 컴패레이터 입력 32개가 만들어진다.

이때 각 32개의 신호들의 부호 변환점들을 찾아 컴패레이터들이 변환 동작을 하게 된다.

이와 같은 본 발명에 따른 아날로그/디지탈 변환 장치는 다음과 같은 효과가 있다.

폴딩 신호들을 만들때 이득의 차이에 의한 선형 에러의 증가를 막는다.

또한, 트랙/홀드 증폭기의 갯수를 증가시키지 않고 변환 장치를 구현하므로 아날로그 입력의 스피드가 빠르더라도 AD 변환시의 에러 발생을 억제할 수 있는 ADC의 설계가 가능하도록하는 효과가 있다.

Claims

직렬 연결되는 저항들에 의해 분배되는 전압과 아날로그입력(Ain)신호들을 트랙 및 홀드시켜 출력하는 n개의 트랙/홀드 증폭부와,

상기 트랙/홀드 증폭부들에서 출력되는 트랙/홀드된 신호들을 2×로 보간하여 출력하는 폴딩 프리프로세싱 블록과,

2×로 보간하여 출력된 폴딩 프리프로세싱 블록의 LSB 출력값을 각각 폴딩시켜 출력하는 폴딩 블록과,

각각의 폴딩 블록에 출력되는 폴딩값들을 보간 출력하는 보간 블록과,

상기 폴딩 프리프로세싱된 MSB값들을 처리하여 출력하는 코스 프리프로세싱 블록을 포함하여 구성되는 것을 특징으로 하는 아날로그/디지탈 변환 장치.
제 1 항에 있어서, 폴딩 프리프로세싱 블록은 n개의 트랙/홀드 증폭부들에서 서로 이웃하는 A-1번째와 A번째의 두개의 트랙/홀드 증폭부의 출력값(op[A],op[A+1])(on[A],on[A+1])들을 각각 버퍼링하는 버퍼들과,

직렬 연결되는 복수개의 저항들로 이루어져 서로 이웃하는 저항들의 일단에 각각 버퍼링된 트랙/홀드 증폭부의 출력값(op[A],op[A+1])이 입력되고 그 저항들이 연결되는 부분에서 (op[A],op[A+1])/2의 값을 출력하는 제 1 저항렬과,

직렬 연결되는 복수개의 저항들로 이루어져 서로 이웃하는 저항들의 일단에 각각 버퍼링된 트랙/홀드 증폭부의 출력값(on[A],on[A+1])이 입력되고 그 저항들이 연결되는 부분에서 (on[A],on[A+1])/2의 값을 출력하는 제 1 저항렬을 포함하여 구성되는 것을 특징으로 하는 아날로그/디지탈 변환 장치.
제 1 항에 있어서, n개의 트랙/홀드 증폭부들에서 서로 이웃하는 A-1번째와 A번째의 두개의 트랙/홀드 증폭부의 출력값(op[A],op[A+1])(on[A],on[A+1])들에 의해 각각 턴온되는 NMOS 트랜지스터들을 포함하여 구성되는 것을 특징으로 하는 아날로그/디지탈 변환 장치.