KR20000053091A

KR20000053091A - 콘벌루션 인코딩된 코드워드를 디코딩하기 위한 소프트 결정 출력 디코더

Info

Publication number: KR20000053091A
Application number: KR1019990704015A
Authority: KR
Inventors: 앤드류 제이. 비터비; 나갑후사나 티. 신드후사야나
Original assignee: 러셀 비. 밀러; 콸콤 인코포레이티드
Priority date: 1996-11-06
Filing date: 1997-11-06
Publication date: 2000-08-25
Also published as: EP1388945A2; EP1388945A3; ES2330061T3; ATE439705T1; US5933462A; AU722477B2; EP2034612A3; CN1178397C; JP3998723B2; WO1998020617A1; CA2270668A1; EP0937336A1; KR100566084B1; JP2001503588A; AU5104598A; EP2034612A2; ZA979958B; CN1236507A; EP0937336B1; MY116167A

Abstract

본 발명은 소프트 결정 출력 디코더(20)와 디코딩 방법에 관한 것이다. 상기 디코더(20)는 인코더(12)에 의해 신호 출력의 시퀀스를 디코딩하고 채널(17)상에 전송한다. 상기 소프트 결정 출력 디코더(20)는 블록 길이 T를 가지는 인코더 출력을 나타내는 트레리스를 통한 순방향 반복동안 채널상에 수신되는 신호의 시퀀스를 디코딩하기 위한 제1 "범용" 비터비 디코더(24)를 포함한다. 제1 "범용" 비터비 디코더(24)는 초기 상태에서 시작하여 길이 2L의 윈도우에 걸쳐 각각의 시간 간격으로 각각의 상태에 대한 다수의 순방향 반복 상태 메트릭(α)를 제공하는데, L은 약간의 구속 길이이고 2L은 블록 길이 T보다 작다. 제2 "범용" 비터비 디코더는 트레리스를 통한 역방향 반복동안 채널(17)상에 수신되는 신호의 시퀀스를 디코딩한다. 상기 제2 디코더(26)는 시간 t_2L에서 시작하여 각각의 시간 간격의 각각의 상태에 대해 다수의 역방향 반복 상태 메트릭(β)를 제공한다. 다음에 프로세서(28)는 특별한 데이터 시퀀스가 인코더(12)에 의해 전송되는 가능성의 측정을 제공하기 위해 각각의 상태에서 순방향 상태 메트릭, 역방향 상태 메트릭 및 동일한 것에 대한 분기 메트릭를 사용하여 이중 최대치 계산을 수행한다. 트레리스에 걸쳐 이동되는 윈도우내의 각각의 노드에서의 이중 최대치 계산으로 순방향 및 역방향 비터비 디코딩을 수행함으로써, 디코더(20)는 비싼 메모리 요구없이 LOG MAP(LOG-MAP) 디코더와 연관된 성능 이익을 제공한다.

Description

콘벌루션 인코딩된 코드워드를 디코딩하기 위한 소프트 결정 출력 디코더 {SOFT DECISION OUTPUT DECODER FOR DECODING CONVOLUTIONALLY ENCODED CODEWORDS}

통신 시스템은 물리적으로 수신기를 분리하기 위하여 소스로부터의 정보 전송과 수령을 조장한다. 이동 통신 시스템은 송신기에 관련한 수신기 또는 수신기에 관련한 수신기의 이동에 의해 예시된다. 이동 통신 시스템에서의 송신기와 수신기 사이의 통신 링크는 페이딩 채널로서 특징화된다. 우주선상의 송신기와 지상 운송 수단상의 수신기를 가지는 이동 위성 통신 시스템, 셀룰러 전화 시스템 및 지구상의 마이크로파 시스템이 페이딩 통신 시스템의 예이다. 페이딩 채널은 심하게 열화되는 채널이다. 상기 열화는 다중 경로 페이딩을 포함한 다수의 효과, 예를 들어 대기에서와 표면상에서의 전송된 신호 차단 대상물과 구조물의 다중 반사 경로를 통한 수령에 기인한 심각한 감쇄 때문이다. 페이딩된 채널의 손상에 기여하는 다른 효과는 송신기에 관련한 수신기의 이동과 부가적 노이즈에 기인한 도플러 시프팅을 포함한다.

아날로그와 디지털 통신 방법이 사용되어 왔지만, 디지털 방법이 채널 노이즈와 간섭에 대한 개선된 면제, 증가된 용량, 및 암호화의 사용을 통한 통신의 개선된 보안성을 포함하여 수개의 장점을 제공한다.

전형적으로, 정보 신호는 우선 채널상의 효율적 전송에 적당한 형태로 변환된다. 정보 신호의 변환 또는 변조는 얻어지는 복조된 반송파의 스펙트럼이 채널 대역폭내에 한정되는 식으로 정보 신호를 기초로한 반송파의 파라미터 변경을 포함한다. 사용자 위치에서, 오리지널 메시지 신호는 채널상의 전파에 수반하여 수신되는 복조된 반송파의 변형으로부터 복제된다. 이런 복제는 일반적으로 소스 송신기에 의해 사용된 역변조 과정을 사용함으로써 달성된다.

데이터 통신 분야는 특히 제한된 신호 대 노이즈비(SNR)로 전송 시스템의 데이터 처리량을 최적화하는 것이 중요하다. 인코더와 디코더와 같은 에러 교정 회로의 사용은 시스템 교환이 더 작은 SNR로 형성되도록 하거나 또는 더 높은 데이터 속도가 동일한 비트 에러율(BER)로 사용될 수 있도록 한다.

인코더의 한 분류는 콘볼루션 인코더로서 공지되어 있다. 종래 기술에 공지되어 있는 바와 같이, 콘볼루션 인코더는 자체 또는 다른 신호를 갖는 입력 시퀀스의 콘볼루션에 기초하여 입력 데이터 비트의 시퀀스를 코드워드로 변환한다. 코딩율 또는 다항식 발생이 콘볼루션 코드를 정의하는데 사용된다. 비터비 디코더와 결합된 데이터의 콘볼루션 인코딩은 데이터의 에러 교정 코딩과 디코딩을 제공하기 위한 공지된 기술이다.

코딩율과 구속 길이가 비터비 디코더를 정의하는데 사용된다. 코딩율(k/n)은 주어진 수의 입력 비트(k)에 대해 형성된 코딩 심볼의 수(n)에 대응한다. 다른 코딩율이 일반적으로 사용되더라도, 1/2의 코딩율이 가장 대중적인 속도중 하나가 되었다. 구속 길이(K)는 데이터의 콘볼루션 인코딩에 사용되는 시프트 레지스터의 길이로서 정의된다. 7의 구속 길이(K=7)가 콘볼루션 코딩 개념에 일반적이다. 콘볼루션 인코더는 2진 계수와 길이(K-1)를 갖는 한정된 임펄스 응답 필터로서 생각될 수 있다. 이런 필터는 2^K-1가능한 상태를 갖는 심볼 스트림을 발생시킨다.

비터비 알고리즘의 기본 원리는 노이즈 채널을 통하여 전송된 데이터 스트림을 콘볼루션 인코딩하고 유한 상태 머신을 이용하여, 전송된 가장 적절한 시퀀스를 효율적으로 결정하도록 하는 것이다. K=7 비터비 디코더의 기본 개념은 인코더가 포함될 수 있는 각각의 가능한 64상태를 가정하고 인코더가 각각의 이들 상태로부터 다음의 64가능 인코더 상태로 전이되는 확률을 결정하는 머신이라는 것이다. 상기 확률은 수량 메트릭으로 표시되며, 이는 확률 알고리즘의 네가티브에 비례한다. 따라서 메트릭의 합계는 확률치의 역과 등가이다. 따라서, 작은 메트릭은 높은 확률이 대응한다.

메트릭에는 두가지가 있으며, 이는 경로 메트릭라고 하는 상태 메트릭 및 분지 메트릭이다. 상태 메트릭은 수신된 심볼 세트가 관련된 상태를 유도할 확률을 나타낸다. 분기 메트릭은 시작 상태가 정확한 상태였고 실제 수신된 심볼이 주어지는 것을 가정할 때 하나의 상태에서 다른 상태로의 전이가 발생하는 조건 확률을 나타낸다.

다른 상태로 유도하는 두 개의 가능한 상태가 있는데, 이는 콘볼루션 인코더 시프트 레지스터의 최우측(right-most)비트에서 제로 또는 일의 발생에 대응한다. 디코더는 가산-비교-선택(ACS) 연산에 의하여 어느 것이 가장 적절한 상태인지를 결정한다. 가산은 허용가능한 전이를 위하여 이전 레벨에서의 각각의 상태 메트릭을 두 개의 분기 메트릭으로 가산하는 것을 의미한다. 비교는 소정 레벨에서 상태(노드)로 진입하는 경로에 대하여 상기 메트릭 합의 쌍을 비교하는 것을 의미한다. 선택은 두 개중 큰 것을 선택하고 다른 것은 버리는 것을 의미한다. 따라서, 선택된 분기만이 노드 상태 메트릭과 함께 각각의 노드에 남는다. 비교되는 두 개의 수량이 동일하면, 잘못 선택할 확률이 동일하기 때문에 두 개중 어느 하나가 선택될 수 있다.

비터비 알고리즘은 최적의 상태에 대한 조건적 확률 및 가능한 2^K-1상태로부터 전송된 가장 적절한 비트 시퀀스를 갱신하는 효율적인 개산 방법이다. 이러한 확률을 계산하기 위하여, 각각의 비트에 대한 모든 2^K-1상태가 계산되어야 한다. 각각의 이들 계산치로부터의 최종 결정은 경로 메모리에 단일 비트로서 저장된다.

인코딩 연산의 반대 연산인 체인백(chain-back) 연산이 수행되는데, 여기서 C 결정 비트가 출력 비트를 결정하기 위하여 이용되며, 여기서 C는 체인백 거리이다. 많은 분지를 적용한 다음에, 가장 적절한 경로가 높은 정확도로 선택될 것이다. 경로 메모리 깊이는 체인백 메모리의 길이가 아닌 신호 대 노이즈 비에 의하여 제어될 만큼 충분히 길어야 한다.

코드 특성 또는 최적 디코더의 성능을 분석할 필요는 없지만, 트레리스형 다이어그램상에 코드를 나타내는 것이 이들 둘을 이해하는데 도움이된다. 용어 "트레리스"은 분기가 하나 이상의 분기로 나누어질 뿐만 아니라 두 개 이상의 분기가 하나로 통합되는 트리를 나타내는 용어이다. 트레리스내의 한 레벨에서의 노드(상태)는 상태 다이어그램에 의하여 결정되는 하나의 입력 비트에 대응하는 하나의 분기를 통한 전이에 의하여 이전 레벨의 노드 상태로부터 도달된다. 콘볼루션 코드의 모든 코드워드는 트레리스상 다이어그램에서 소정 경로(연속 분기로 구성됨)에 따른 심볼에 상응한다.

비터비 디코더에 의한 콘볼루션 코드는 위성 통신 시스템과 같은 파워 제한 채널 및 CDMA 무선 통신 시스템과 같은 간섭 제한 채널을 통한 신뢰성 있는 통신을 얻기 위하여 이용된다. 지. 언더보엑크의 논문, "멀티레벨/위상 신호의 채널 코딩" IEEE 정보 처리 이론, Vol.IT-28, No.1, 1998년 1월 pp. 55-67에서, 언더보엑크는 이차원 신호 배열에 매칭되는 콘볼루션 코드를 이용하여 밴드 제한 채널을 통하여 6dB이상(언디코딩된 시스템에 비하여)의 코딩 게인을 얻었다. 이러한 기술은 트레리스형 코딩 변조로 공지되어 있으며, 음성 대역 전화 모뎀을 통한 데이터 통신, 동축 케이블을 통한 디지털 전송 등에 광범위하게 이용된다. 지.디.포오니 주니어 는 그의 논문 연접 코드(메샤추세츠 기술 기구, 1966)에서, 연접 코드로 공지된 멀티레벨 코딩 구조(콘볼루션 코드와 블록 코드로 구성됨)를 개발하였으며, 이는 깊은 공간에서 적용되어 매우 높은 코딩 게인을 얻었다.

상기와 같은 성과는 실제 통신 시스템 성능과 새논(Shannon) 원리에 의하여 야기되는 기본적인 제한사이의 갭을 감소시키는 연속적인 노력에 있어서 중요한 이정표를 제공하였다. 새론 제한은 소정 스펙트럼(대역폭) 효율에서 소정 통신 매체를 통하여 신뢰성 있게 통신하는데 필요한 최소한의 신호 대 잡음 비를 말한다. 최근에, 연구원들은 터보 코드 및 직렬 연접 인터리빙 코드(SCIC)와 같은 새로운 차원의 에러 보정 코드를 개발했는데, 이들은 종래의 연접 코드이상의 성능을 증가시킨다. 이들 코드는 새론 제한 보다 1dB 이하로 신뢰성있는 통신을 달성하는 것으로 나타났다. 터보 코드의 이용은 시. 베로우의 논문 "인접 새론 제한 에러 보정 코딩 및 디코딩; 터보 코드" 프리시딩스 오브 ICC'93 제네바, 스위스, pp.1064-1070, 1993년 5월에 설명되어 있다. 직렬 연접 코드는 에스 베네디토의 논문 "인터리빙 코드의 직렬 연접; 성능 분석, 설계 및 반복 디코딩" TDA 프로그래스 리포트 42-126에 설명되어있다.

직렬 연접 코드와 마찬가지로 터보 코드는 반복 디코딩 기술에 이용되며, 여기서 각각의 반복은 하나 이상의 소프트결정 출력 트레리스 디코더를 이용한다. 이들 코드의 성공에 의하여 소프트 결정 트레리스 디코더가 다시 주목받았다. 제이. 하게나우어는 그의 논문 "MAP 및 SOVA 알고리즘을 가진 조직적인 연접 코드의 반복(터보) 디코딩", 소스와 채널 코딩에 대한 ITG 회의, 독일 프랑크프르트, pp.1-9, 1994년 10월,에서 소프트 출력 메트릭을 이용하여 소프트 출력 비터비 알고리즘(SOVA)를 설명하였다. 또한, 제이. 하게나우어는 그의 논문 "연접 비터비 코딩" 정보 이론에 대한 제 4차 스웨디시-소비에트 국제 워크샵의 회보, 스위덴 코트랜드. pp.29-33, 1989 년 8월,에서 소프트 출력 비터비 알고리즘을 설명하였다.

MAP 디코더가 SOVA 디코더보다 높은 성능 게인을 제공하기는 하지만, SOVA 디코더는 간단하고 빠르다. MAP 방법의 특정 제한은 MAP 방법은 메모리에 집약된다는 것이다. 따라서, MAP 디코더의 성능을 향상시키고 그 단점 및 제한을 처리하는 소프트 출력 결정 디코더가 요구된다.

본 발명은 통신 시스템에 관한 것으로, 특히 디지털 통신 시스템에서의 데이터 인코딩과 디코딩을 위한 시스템에 관한 것이다.

도 1은 통상적인 MAP 디코더를 이용하여 채널을 통하여 동작하는 송신기 및 수신의 블록도이다.

도 2는 제로 상태로 시작하고 끝나는 블록킹된(또는 가늘어지는) 콘볼루션 코드의 트레리스 다이아그램.

도 3은 본 발명의 기술에 따른 간략화된 LOG-MAP 디코더를 사용한 채널상의 송신기와 수신기상의 동작에 대한 블록 다이아그램.

도 4는 본 발명의 소프트 출력 결정 디코더의 예시적 수행에 대한 블록 다이아그램.

도 5는 제로 상태에서 시작하고 끝나는 블록킹된(또는 가늘어지는) 콘볼루션 코드의 트레리스 다이아그램.

도 6은 본 발명의 감소된 메모리 간략화된 LOG-MAP 방법의 예시적 수행에 따른 순방향 및 역방향 비터비 디코더에 대한 타이밍을 도시하는 도면.

도 7은 본 발명의 감소된 메모리 간략화된 LOG-MAP 방법의 제1 예시적 수행의 흐름도.

도 8은 본 발명의 감소된 메모리 간략화된 LOG-MAP 방법의 제2 예시적 수행에 따른 순방향 및 역방향 비터비 디코더에 대한 타이밍을 도시하는 도면.

도 9는 본 발명의 감소된 메모리 간략화된 LOG-MAP 방법의 제2 예시적 수행의 흐름도.

본 발명의 소프트 결정 출력 디코더 및 디코딩 방법에 의하여 상기와 같은 요구가 달성된다. 본 발명의 디코더는 인코더에 의하여 출력되고 채널을 통하여 전송된 신호 시퀀스를 디코딩한다. 본 발명의 디코더는 두 개의 "범용" 비터비 디코더(순방향 디코딩을 위한 디코더 및 역방향 디코딩을 위한 디코더) 및 하나의 범용 이중 최대 프로세서를 포함한다. 이중 최대 프로세서는 미국특허 제 5,442,627, "이중 최대 메트릭 범용화 프로세스를 이용하는 넌코히어런트 수신기"에 기술되어 있으며, 상기 특허는 본 발명의 양수인에게 양도되었으며, 여기서 참고로 기술된다.

제 1 "범용" 비터비 디코더는 블록 길이(T)를 가진 인코더 출력을 나타내는 트레리스를 통한 순방향 반복 중에 채널을 통하여 수신된 신호 시퀀스를 디코딩한다. 제 1 "범용" 비터비 디코더는 초기 상태(t₀)에서 시작하며 길이 윈도우(L) 전체를 통하여 각각의 시간 구간에서 각각의 상태에 대하여 다수의 순방향 반복 상태 메트릭(α)를 제공하며, 여기서 L은 블록 길이(T)보다 작지만 그외는 T와 무관하다. 실시예에서, 제 1디코더는 각각의 이전 상태(s')에 대한 순방향 상태 메트릭α_t-1(s')과 각각의 이전의 상태(s') 및 선택된 상태(s)사이의 분기 메트릭γ_t(s', s)의 곱을 합산하여 선택된 상태에 대하여 순방향 메트릭α_t(s)를 제공하도록 한다.

제2 "범용" 비터비 디코더는 트레리스를 통한 역방향 반복 중에 채널을 통하여 수신된 신호 시퀀스를 디코딩한다. 제2 디코더는 제2 시간(t_2L)에서 시작하며 각각의 시간 구간에서 각각의 상태에 대하여 다수의 역방향 반복 상태 메트릭(β)를 제공한다. 실시예에서, 제2 디코더는 각각의 다음 상태(s')에 대한 역방향 상태 메트릭β_t-1(s')와 각각의 다음 상태(s') 및 각각의 선택된 상태(s)사이의 분기 메트릭γ_t(s, s')의 곱을 합산하여 선택된 상태(s)에 대한 분기 메트릭β_t(s)를 제공한다.

다음에 프로세서는 한 상태의 순방향 상태 메트릭, 다른 상태의 역방향 상태 메트릭 및 상기 두 개의 상태와 동시에 연결된 분기의 분기 메트릭을 이용하여 각각의 시간에 범용 이중 최대 계산을 수행하여 특정 데이터 시퀀스가 전송되었을 확률을 측정하도록 한다. 실시예에서, 프로세서는 선택된 상태엣 대한 순방향과 역방향 상태 메트릭 및 분기 메트릭을 이용하여 확률비의 로그를 계산한다. 이는 특정 데이터 시퀀스가 인코더에 의하여 전송된 확률 측정치의 근사치로서 최대 함수를 먼저 계산함으로써 얻어진다. 다음, 보정 인자가 근사치에 대하여 계산되어 특정 데이터 시퀀스가 인코더에 의하여 전송된 확률을 보다 정확하게 측정하도록 한다. 실시예에서, 보정 인자는 선택된 상태에 대한 순방향 상태 메트릭과 역방향 상태 메트릭 및 분기 메트릭의 지수 함수를 포함한다. 유사한 기술이 두 개의 범용 비터비 디코더의 동작에 적용된다.

선택적인 실시예에서, 트레리스를 통하여 제2 역방향 반복을 수행하는 제 3비터비 디코더가 제공된다. 제3 디코더는 제3 시간t_3L에서 시작하는 각각의 시간 구간에서 각각의 상태에 대한 다수의 제 2역방향 반복 상태 메트릭β를 제공한다.

트레리스를 통하여 이동되는 윈도우내의 각각의 노드에서 이중 최대 계산에 의한 순방향 및 역방향 비터비 디코딩을 수행함으로써, 본 발명은 LOG-MAP 디코더와 관련된 성능 이득을 제공하는 한편 과도한 메모리 요구를 방지한다.

이하 첨부된 도면을 참조로 본 발명을 설명한다.

이제 예시적 실시예와 바람직한 응용이 본 발명의 유리한 기술을 설명하기 위해 첨부된 도면을 참조로 개시될 것이다.

본 발명은 종래 기술에서와 같은 MAP 알고리즘의 예비적인 검토로 가장 잘 설명된다.

MAP 접근법:

도 1은 콘볼루션 MAP 디코더를 사용한 채널상의 송신기와 수신기 동작에 대한 블록도이다. 상기 시스템(10')은 입력 시퀀스(u_t)를 수신하고 변조기(14')로 신호 스트림(16')을 출력하는 1/N 콘볼루션 인코더(12')를 포함한다. 상기 변조기(14')는 일반적 방식으로 신호를 변조하고 확산시키고 그것을 송신기(16')로 전송한다. 상기 송신기(16')는 부가적 화이트 가우시안 노이즈(AWGN) 채널(17')상에 신호를 송신하는데 필요한 파워 증폭기와 안테나를 포함한다. 상기 채널(y_t)상에 수신된 신호는 일반적 복조기(19＇)에 의해 재확산되고 복조되어 MAP 디코더(20＇)로 보내진다. 상기 MAP 디코더(20')는 입력 시퀀스()의 평가치를 출력한다.

상기 일반적 MAP 디코더(20＇)의 동작은 도 2를 참조하여 아래에 기술되어 있다.

도 2는 제로 상태에서 시작하고 끝나는 블록킹된(또는 가늘어지는) 콘볼루션 코드의 트레리스 다이아그램이다. 트레리스(30＇)의 k번째 분기에 초점을 맞추면 다음의 정의가 유용하다:

u_k= k번째 분기와 연관된 비트;

s = k번째 노드에 대한 일반적인 상태(k번째 분기후);

s＇ = (k-1)번째 노드에 대한 일반적인 상태(k번째 분기 이전);

y_k= k번째 분기에 대한 벡터 또는 수신된 심볼;

y_j<k= k번째 노드이전의 모든 분기에 대한 수신된 심볼의 벡터;

y_j>k= k번째 분기이후 모든 부기에 대한 수신된 심볼의 벡터;

y = y_j<k,y_k,y_j>k= 전체 트레리스상의 모든 수신된 심볼의 벡터.

연속 수신된 분기상의 심볼(y)과 트레리스의 마르코프 특성의 독립성을 사용하여, 다음과 같은 식이 얻어진다.

(1)

여기에서,

(2)

(3)

(4)

이러한 식으로부터 초기 및 최종 조건으로 반복은 다음과 같다.

(순방향) (5)

(역방향) (6)

이런 준비로, k번째 분기에 대한 중요한 소프트 출력의 측정치를 형성할 수 있다. 간략화를 위해, u를 의미하는(여러 비트 분기로의 발생-트레리스 코딩된 복조에 관한한은-이 곧바로 진행될 것이다) 각 분기에 대한 단일 비트에 속하는 2진 트레리스를 고려한다. u_k의 확률비가 주어지면 y는 다음과 같다.

(7)

여기에서, 분자와 분모의 합계는 각각 u_k=+1와 u_k=-1인 한쌍의 상태에 있고 제1 비율의 조건부 확률은 베이스 규칙에 따른 확률을 결합하고 분자와 분모의 공통항(p(y))의 삭제함으로써 대체된다. 식 (7)의 확률비는 시간 t에서의 -1과 대비하여 +1이 전송되는 확률의 측정을 제공한다. 확률비가 각각의 시간 주기동안 계산될때, 상기 코드는 디코딩되어진다. 하드 결정 출력 디코더로, '1'이 '0'보다 더 많다면 그것은 '1'로 디코딩되고, 그렇지않다면 '0'으로 디코딩된다. 그러나, 터보 코드로 하드 결정은 사실상 형성되지않는다. 대신에, 상기 확률비는 신뢰 레벨로로서 계속 유지된다. 따라서, 디코더의 기능은 무엇이 전송되었는지의 표시 및 확률비(예를 들어, 식 (7))에 의해 결정된 것과 동일한 것에 대한 신뢰 레벨을 제공하는 것이다.

다음에, 상기 MAP 알고리즘은 분기 확률 식 (4)를 사용하는 식 (5)와 (6)의 반복과 결합되는 연산식 (7)로 구성된다. 식 (7)이 비율이기 때문에, α와 β상태 메트릭는 이들 모두가 오버플로잉하지 못하게 하는 어떤 노드에서 정규화된다는 것의 주의하라.

이미 개시된 바와 같은 일반적 MAP 방법은 20년동안 종래 기술로 잘 알려져 왔고 일반적으로 다음과 같은 이유로 무시되어 왔다.

1) 하드 결정 출력으로, 성능은 비터비 알고리즘에 관한한 거의 동일하며,

2) 요구되는 곱셈 연산과 부가적 역방향 반복 때문에 훨씬 더 복잡하다. 즉, 전체 트레리스(30')가 저장되어야 한다. 요구되는 메모리는 트레리스의 길이 × 상태수 ×각각의 상태에 대해 요구되는 스토리지와 비슷하다.

터보 코드와 SCIC에 의해 제공되는 인센티브와 MAP을 사용한 이들의 개선된 성능으로, 관심사가 재연되었고 간략화가 아래에 개시된 바와 같이 성능을 저하시키지않고 수행될 수 있다고 인식되었다.

LOG-MAP, 이중 범용 비터비 접근법

식 (4-7)의 모든 파라미터의 대수를 취하여, 그리스 기호와 동등한 라틴 기호로서,, , 및를 정의한다.

그러므로, 식 (4-7)은 다음과 같이 된다.

(4')

(5')

(6')

(7')

2진 트리에 대해, 식 (5')와 (6')에서의 합계는 단지 2항에 있는 반면, 식 (7')에서는 각각의 서브세트에서 모두 2^m으로 있는 연결된 상태-쌍의 절반에 있으며, 여기에서 m은 콘볼루션 인코더(12')의 메모리 소자 수라는 것에 주의하라. 또한 α와 β메트릭이 각각의 노드에서 공통 인자에 의해 정규화될 수 있기 때문에, a와 b 메트릭은 각각의 노드에서의 공통 양만큼 감소될 수 있다는 것에 주의하라.

상기 제1 리벨레이션은 값(x_i)이 발산할때 근사치 개선으로 다음과 같이 근사치의 결과로서 발생한다.

(8)

다음에 식 (5')와 (6')은 비터비 알고리즘 반복 순방향 및 역방향이 되고, 여기에서 후자는 최종 노드로 시작한다. 유사하게, 식 (7')은 이중 최대 절차가 된다. 그러므로, 이중 최대 계산에 의해 각각의 노드에서 서로 결합되는 순방향 및 역방향 비터비 알고리즘에 도달한다. 따라서, 본 발명의 소프트 출력 결정 디코더는 순방향 비터비 디코더, 역방향 비터비 디코더 및 이중 최대 프로세서를 포함한다.

도 3은 본 발명의 기술에 따른 간략화된 LOG-MAP 디코더를 사용한 채널상에서의 송신기와 수신기 동작에 대한 블록 다이아그램이다. 상기 시스템(10)은 입력 시퀀스(u_t)를 수신하여 신호 스트림(x_t)을 변조기(14)로 출력하는 콘볼루션 인코더(12)를 포함한다. 상기 변조기(14)는 일반적 방식으로 신호를 변조하고 그것을 송신기(16)에 제공한다. 상기 송신기(16)는 채널(17)에서 신호를 송신하는데 필요한 파워 증폭기와 안테나를 포함한다. 상기 채널(y_t)상에 수신된 신호는 일반적 복조기(19)에 의해 복조되고 본 발명의 기술에 따라 설계된 간략화된 LOG-MAP 디코더(20)로 보내진다. 상기 디코더(20)는 입력 시퀀스()의 평가치를 출력하는 소프트 출력 결정 디코더이다.

도 4는 본 발명의 소프트 출력 결정 디코더(20)의 예시적 수행에 대한 블록 다이아그램이다. 예시적 수행에서, 상기 디코더(20)는 복조기(19)로부터 복조 수신된 신호를 수신하는 버퍼 메모리(22)를 포함한다. 상기 버퍼 메모리는 트레리스를 통한 역방향 반복을 시작하기에 충분한 신호 샘플이 역방향 비터비 디코더(26)에 대해 수신될까지 순방향 비터비 디코더(24)에 대한 입력을 지연시킨다. 상기 순방향 비터비 디코더(24)와 역방향 비터비 디코더(26)의 출력은 이중 최대 프로세서(28)로 입력된다. 상기 이중 최대 프로세서는 타이밍 회로(27)의 제어하에 아래에 더욱 상세히 기술된 바와 같은 판독 전용 메모리(ROM)(29)에 의해 공급된 보정 인자를 사용하여 상기 시퀀스(u_t)의 평가치를 제공한다. 상기 이중 최대 프로세서(28)는 주문형 집적 회로(ASIC), 디지털 신호 프로세서(DSP) 또는 마이크로프로세서로 수행될 수 있다.

상기 디코더(20)의 동작이 도 5를 참고하여 아래에 기술된다.

도 5는 제로 상태에서 시작하고 끝나는 블록킹된(또는 가늘어지는) 콘볼루션 코드의 트레리스 다이아그램이다. 상기 트레리스(30)는 순방향 및 역방향 반복이 식 (7')의 이중 최대 계산에 의해 각각의 노드에서 서로 결합된다는 점만 제외하고 도 2의 트레리스(30')와 동일하다.

불행하게, 식 (8)의 근사치는 필수적으로 약간의 열화를 발생한다. 이것은 제2 리벨레이션인, 다음의 항등식을 사용하여 방지될 수 있다.

(9)

상기 제2 항은 ROM(29)에 저장된 룩업 테이블을 사용하여 수행되는 보정 인자이다. 상기 ROM(29)은에 의해 구동되는 반면, 기호 (x-y)는 Max(x,y)를 결정하는데 요구된다.

합계에서 2항 이상이 있을때 정밀한 형태의 식 (8)을 얻기 위해, 트레리스 구조가 2진이 아닐때 식 (7') 및 식 (5')와 (6')에 대해 요구되는 다음 식을 얻기 위해 연산 g()를 수행한다.

(10)

그러나, 상기 결과는 정확한 형태에 대비한 보정(식 (9)의 제2 항)과 동일하다. 그러므로, 본 기술의 특징에 따르면, 상기 LOG-MAP 접근법은 범용 이중 최대 절차에 의해 결합되는 2개의 범용 비터비 디코더로서 수행되고, 여기에서 일반화는 식 (9)의 함수 g(s,y)를 얻기 위해 식 (8)의 max(x,y) 함수에 보정 항을 가산하는 단계를 포함한다.

메모리 감소를 위한 실행

이미 언급된 상기 LOG-MAP 접근법의 다른 단점은 메모리 인센티브에 있다. 전체 상태 메트릭 히스토리는 상태 메트릭 계산된 역방향의 최종 세트만 저장하지않고 역방향 알고리즘이 시작되고 결정이 최종 분기에서 시작하여 출력될수 있는 지점이 되는 트레리스의 끝까지 저장하여야 한다.

이런 저장 요구는 명백히 과도하다. 16-상태 코드에 대해, 6비트 상태 메트릭을 가정하면, 당업자에 의해 터보 코드에 대해 최소라고 판단되는 1,000 비트 블록을 위한 전체 96,000비트에 대해 분기당 96비트 스토리지를 요구할 것이다.

이런 문제는 본 발명에 의해 언급된다. 본 발명의 기술이 다수의 실시예로 실행되더라도, 2개 예시적 실시예가 개시되는데, 하나는 단일 역방향 반복을 포함하고 다른 하나는 2개의 역방향 반복을 포함한다. 둘다의 접근법에 대한 기본은 비터비 디코더가 언제나 어떤 상태에서도 시작할 수 있다는 사실에 있다. 처음에 상기 상태 메트릭은 작은 값으로 이루어지지만, 약간의 구속 길이 이후, 상기 상태 메트릭 세트는 상기 방법이 초기(또는 최종) 노드에서 시작되어진 것처럼 신뢰할 수 있을 정도로 된다. 이런 "학습" 주기는 L 분기로 구성된다고 하자(16 상태 코드에 대해, L=32는 훨씬 더 충분할 것이고, 콘볼루션 코드의 6 구속 길이 이상에 달한다). 이것은 역방향 뿐만 아니라 순방향 알고리즘에도 균등하게 적용되고 모든 상태 메트릭이 모든 노드에서 각각으로부터 동일한 양을 감산함으로써 정규화된다. 둘다의 방법은 블록 길이(T)에 무관하게 수천 비트로 16 상태 코드에 대한 메모리 요구를 감소시킨다.

단일 역방향 반복을 사용한 메모리 감소

이런 실행에서, 수신된 분기 심볼이 2L 분기 시간만큼 지연되고, 여기에서 L은 트레리스(30)상의 윈도우 길이라고 하자. 다음에, 초기 노드에 대해 선형 수행에서의 '1'의 초기 상태(또는 로그 수행에서 '0') 및 초기 시간(t₀)에서 모든 다른 노드에 대해 제로를 설정하자. 다음에, 도 4의 순방향 비터비 디코더(24)는 식 (5 또는 5')에 따라 모든 각각의 노드 분기 시간동안 시간(t₀)의 초기 노드에서 순방형 상태 메트릭을 계산하기 시작한다. 이런 상태 메트릭은 프로세서(28)의 메모리에 저장된다. 이런 방법은 도 6의 다이아그램에 묘사되어 있다.

도 6은 본 발명의 제1 예시적 실시예에 따른 순방향 및 역방향 비터비 디코더에 대한 타이밍을 도시한다. 시간 t=0부터 시간 t=1까지, 범용 순방향 비터비 알고리즘은 세그먼트(42)에 의해 도시되는 순방향 상태 메트릭을 계산한다. 시간 t=L에서, 상기 순방향 반복은 중지되고 역방향 반복이 도 4의 역방향 비터비 디코더(26)에 의해 시작된다. 상기 역방향 반복은 일반적 접근법에서와 같이 트레리스의 끝으로부터 시작되지 않지만, 길이(2L)의 프레임의 끝에 있더라도 시간(2L)로부터 시작된다. 상기 트레리스(30)의 노드 또는 상태는 선형 실행에서 모두 초기값 '1' 또는 로그 실행에서 '0'으로 설정된다. 처음에, 상기 메트릭은 도 6에 점선(44)에 의해 도시된 바와 같이 다시 신뢰할 수 없게 된다. 이런 메트릭은 46에 의해 도시된 바와 같이 L이후에 신뢰가능하게 된다. 그러므로, 시간(L)에서 신뢰가능한 순방향 및 역방향 메트릭을 가지게 된다. 이런 시점에서, 상기 범용 이중 최대 방법은 식 (7')에 따라 수행될 수 있고 제1 L분기에 대응하는 소프트 결정이 출력된다. 이제 시간 t=0로부터 시간 t=L까지 순방향 메트릭을 버릴 수 있다. 역방향 메트릭은 다음 세트의 역방향 메트릭의 계산때 버려진다.

다음에, 상기 순방향 비터비 디코더(24)는 시간 t=L로부터 순방향을 이동시키고 각각의 노드에 대한 순방향 메트릭이 시간 t=2L까지 상기한 바와 같이 계산된다. 이것은 다시 도 6의 라인 세그먼트(42)에 의해 도시된다. 2L에서 상기 순방향 디코딩은 중지되고 역방향 비터비 디코더(26)가 시간 3L로부터 메트릭을 발생하기 시작한다. 다시, 이런 메트릭은 점선(48)에 의해 도시된 바와 같이 시간 2L까지 신뢰할 수 없게 된다. 그러나, L로부터 2L까지 이제 신뢰가능한 순방향 및 역방향 메트릭을 얻게 된다. 그러므로, 이런 시간 간격동안 범용 이중 최대 계산을 사용하여 확률비를 계산할 수 있다.

제1 예시적 실행의 방법은 도 7의 흐름도에 설명되어 있다. 도 7에 설명된 바와 같이, 상기 기술된 방법은 전체 트레리스(30)에 걸쳐 반복된다.

당업자들은 요구된 메모리가 T ×상태 수 대신에 L ×상태 수 정도에 있다는 것을 예측할 것이고, 여기에서 T는 트레리스 프레임 길이이고 L<<T이다. 또한 당업자들은 최적의 프레임 길이를 선택할 수 있을 것이다. 상기 예시적 실시예에서, 5 내지 7 구속 길이 범위의 프레임 길이(L)가 충분한 것임을 알게 된다.

다른 실행

다른 예시적 실행을 위해, 상기 수신된 분기 심볼을 사용한 동기로 동작하는, 예를 들어 각각의 수신된 분기 시간(2진 트레리스에 대한 비트 시간)동안 하나의 상태 메트릭 세트를 계산하는 1개의 순방향 프로세서와 2개의 역방향 프로세서에 대한 비트 처리 시간을 도시하는 도 8이 참조된다. 다시한번 상기 수신된 분기 시간은 2L 분기 시간만큼 지연된다고 하자. 도 4의 순방향 디코더(24)는 분기 시간(2L)에서의 초기 노드에서 각각의 노드 분기에 대한 모든 상태 메트릭의 계산 및 이것들의 메모리내의 저장을 다시 시작한다. 이런 실행동안, 제1 및 제2 역방향 비터비 디코더는 일반적으로 도 4에서 '26'으로서 도시된다. 제1 역방향 디코더는 동시에 순방향 디코더(24)와 같이 동일한 시간에서 시작하지만 2L번째 노드에서 역방향 처리하여, 모든 초기 상태 메트릭을 동일한 값으로 설정하며, 그러나 어떤 것도 신뢰가능한 상태 메트릭을 형성하고 순방향 계산된 메트릭의 제1 세트의 마지막을 만나는 분기 시간(3L)까지 저장하지않는다. 이런 시점에서, 상기 범용 이중 최대 방법은 식 (7')에 따라 수행되고, 상기 L번째 분기 소프트 결정이 출력되며, 역방향 프로세서가 시간(4L)에서 초기 노드에 도달할때까지 계속 수행된다. 한편, 시간(3L)에서 시작하여, 상기 제2 역방향 디코더는 노드 3L에서 동일한 메트릭으로 처리를 시작하고 2L번째 노드에 대해 계산된 상태 메트릭을 가지는 순방향 알고리즘을 만날때 시간(4L)까지 모든 메트릭을 버린다. 다음에 상기 범용 이중 최대 방법은 시간(5L)까지 진행되고, 그 시점에서 2L번째로부터 L번째 로드까지의 모든 소프트 결정 출력이 출력되어질 것이다. 2개 순방향 프로세서는 항상 순방향 4L분기를 뛰어넘고 이들은 발생된 순방향 2L 세트 상태 메트릭을 가지고 출력 프로세서를 시분할 하는데, 이는 하나가 필요없는 메트릭을 발생하는 반면 다른 하나가 순방향 알고리즘의 것들과 조합되는 유용한 메트릭을 발생하기 때문이다.

이런 다른 실행의 방법은 도 9의 흐름도로 설명된다. 최종 노드의 메트릭 및 신뢰가능한 메트릭이 발생되어질때의 메트릭을 제외하고 순방향 알고리즘을 저장할 필요는 없다는 것에 주의하라. 상기 순방향 알고리즘은 단지 상태 메트릭의 2L 세트를 저장하면 되는데, 이는 그것의 제1 2L 계산후(시간 4L에 의해 수행되는) 그것의 제1 메트릭 세트가 버려질 것이고 비어있는 스토리지가 (2L+1)번째 노드(분기 시간 4L+1에서)에 대한 순방향 계산된 메트릭으로 시작하여 채워질수 있기 때문이다. 그러므로, 6비트 상태 메트릭을 사용한 16 상태 코드에 대한 저장 요구는 대략 6,000비트에 달하는 L=32에 대해 모두 192L이 된다(64상태와 32비트 경로 메모리를 갖는 일반적 K=7 비터비 디코더는 2,000비트 메모리를 요구하는 반면, K=9 디코더는 적어도 40비트 경로 메모리를 요구하여 10,000비트 스토리지 이상을 초래한다는 것에 주의하라). 따라서, 상기 LOG-MAP 저장 요구는 일반적 비터비 알고리즘의 그것보다 크지않다.

처리 요구에 대해서, 상기 비터비 알고리즘 로드는 3배로 되고, 더욱이 범용 이중 최대 방법의 복잡성은 순방향 또는 역방향 비터비 알고리즘 프로세서의 그것보다 크지않다는 것이 드러날 것이고, 그결과 전체 복잡성은 4지 이상이 되지않는다. 또한, 체인-백 절차가 방지된다. 더욱이, 코드가 더 짧기 때문에 상태의 수는 K=4와 K=9에 대해 주어진 4 또는 16의 인자만큼 감소된다. 상기 MAP 디코더(짧은 구속 길이를 갖는)가 단지 터보 코드에 대해 정당화되기 때문에, 4 내지 8 정도가 되는 반독의 요구된 수를 고려해야 한다. 그러므로 8반복을 수행하는 16상태 시리얼 터보 디코더는 K=9 비터비 디코더의 처리 로드의 2배 및 K=7 디코더의 그것의 8배가 되게 한다.

최소 디코딩 지연은 블록의 길이 또는 그것의 대응하는 인터리빙에 의해 설정된다. 이미 개시된 프로세서가 수신된 분기의 속도로만 동작한다면, 연속적 반복을 파이프 라인으로 보낼 필요가 없으므로 반복의 수만큼 최소 지연을 증가시킨다. 한편, 프로세서가 훨씬 고속으로 동작한다면, 부가적 지연이 더욱 감소될 수 있다.

비록 본 발명이 바람직한 실시예를 참조하여 기술되었지만, 당업자는 본 발명의 사상 및 범위를 벗어나지 않고 변형이 이루어진다는 것을 인식할 것이다.

Claims

블록 길이(T)를 분기는 트레리스로 표시되는 출력을 가지는 인코더에 의하여 출력되고 채널을 통하여 전송되는 신호 시퀀스를 디코딩하는 시스템에 있어서,

상기 트레리스를 통한 순방향 반복 중에 상기 채널을 통하여 수신된 상기 신호 시퀀스를 비터비 디코딩하며, 길이 2L의 윈도우를 통하여 각각의 시간 구간에서 각각의 상태에 대하여 다수의 순방향 반복 상태 메트릭(α)를 제공하는 제 1수단을 포함하는데, 여기서 L은 다수의 구속 길이이며, 2L은 블록 길이 T보다 작으며, 상기 순방향 반복은 초기 상태(t₀)에서 시작하며;

상기 트레리스를 통한 역방향 반복 중에 상기 채널을 통하여 수신된 상기 신호 시퀀스를 비터비 디코딩하며, 제 2시간에서 시작하는 각각의 시간 구간에서 각각의 상태에 대하여 다수의 역방향 반복 상태 메트릭(β)를 제공하는 제 2수단; 및

특정 데이터 시퀀스가 상기 인코더에 의하여 전송된 확률을 측정하기 위하여 순방향 상태 메트릭, 역방향 상태 메트릭 및 이들에 대한 분기 메트릭을 이용하여 각각의 상태에서 이중 최대 계산을 수행하는 제 3수단을 포함하는 것을 특징으로 하는 시스템.
제 1항에 있어서, 상기 제 1수단은 선택된 상태에 대하여 순방향 메트릭α_t(s)를 제공하도록 각각의 이전 상태(s')에 대한 순방향 상태 메트릭α_t-1(s')과 분기 메트릭γ_t(s', s)를 곱하는 수단을 포함하는 것을 특징으로 하는 시스템.
제 2항에 있어서, 상기 제 1수단은 선택된 상태에 대하여 순방향 메트릭α_γ(s)를 제공하도록 각각의 이전 상태(s')에 대한 순방향 상태 메트릭α_t-1(s')과 각각의 이전의 상태(s') 및 선택된 상태(s)사이의 분기 메트릭γ_t(s', s)의 곱을 합산하는 수단을 포함하는 것을 특징으로 하는 시스템.
제 1항에 있어서, 상기 제 2수단은 선택된 상태(s)에 대한 분기 메트릭β_γ(s)를 제공하도록 다음 상태(s')에 대한 역방향 상태 메트릭β_t-1(s')와 분기 메트릭γ_t(s, s')를 곱하는 수단을 포함하는 것을 특징으로 하는 시스템.
제 4항에 있어서, 상기 제 2수단은 선택된 상태(s)에 대한 분기 메트릭β_γ(s)를 제공하도록 다음 상태(s')에 대한 역방향 상태 메트릭β_t-1(s')와 각각의 다음 상태(s') 및 각각의 선택된 상태(s)사이의 분기 메트릭γ_t(s, s')의 곱을 합산하는 수단을 포함하는 것을 특징으로 하는 시스템.
제 1항에 있어서, 상기 이중 최대 계산을 수행하는 수단은 확률비를 계산하는 수단을 포함하는 것을 특징으로 하는 시스템.
제 6항에 있어서, 상기 확률비 계산 수단은 확률비의 로그를 계산하는 수단을 포함하는 것을 특징으로 하는 시스템.
제 1항에 있어서, 상기 제 3수단은 특정 데이터 시퀀스가 상기 인코더에 의하여 전송된 확률 측정치의 근사치로서 최대 함수를 계산하는 수단을 포함하는 것을 특징으로 하는 시스템.
제 8항에 있어서, 상기 제 3수단은 특정 데이터 시퀀스가 상기 인코더에 의하여 전송된 확률을 정확하게 측정하도록 상기 근사치에 대한 보정 인자를 제공하는 수단을 포함하는 것을 특징으로 하는 시스템.
제 9항에 있어서, 상기 보정 인자는 선택된 상태에 대한 순방향 상태 메트릭과 역방향 상태 메트릭 및 분기 메트릭의 지수 함수를 포함하는 것을 특징으로 하는 시스템.
제 1항에 있어서, 상기 제 2수단은 상기 트레리스를 통하여 제 2역방향 반복을 제공하는 수단을 포함하며, 상기 제 2수단은 제 3시간t_3L에서 시작하는 각각의 시간 구간에서 각각의 상태에 대한 다수의 제 2역방향 반복 상태 메트릭β를 제공하는 것을 특징으로 하는 시스템.
소프트 결정 출력 디코더에 있어서,

전송된 코드워드 시퀀스를 수신하는 수단;

상기 코드워드의 시퀀스를 디코딩하기 위하여 블록 길이T를 가지는 트레리스를 제공하는 수단;

상기 트레리스를 통한 순방향 반복 중에 상기 채널을 통하여 수신된 상기 신호 시퀀스를 디코딩하며, 길이 2L의 윈도우를 통하여 각각의 시간 구간에서 각각의 상태에 대하여 다수의 순방향 반복 상태 메트릭(α)를 제공하는 제 1수단을 포함하는데, 여기서 L은 다수의 구속 길이이며, 2L은 블록 길이 T보다 작으며, 상기 순방향 반복은 초기 상태(t₀)에서 시작하며, 상기 제 1수단은 선택된 상태에 대하여 순방향 메트릭α_γ(s)를 제공하도록 각각의 이전 상태(s')에 대한 순방향 상태 메트릭α_t-1(s')과 각각의 이전의 상태(s') 및 선택된 상태(s)사이의 분기 메트릭γ_t(s', s)의 곱을 합산하는 수단을 포함하며;

상기 트레리스를 통한 역방향 반복 중에 상기 채널을 통하여 수신된 상기 신호 시퀀스를 디코딩하는 제 2수단을 포함하는데, 상기 제 2수단은: 제 2시간 t_2L에서 시작하는 각각의 시간 구간에서 각각의 선택된 상태(s)에 대한 다수의 제 1역방향 반복 상태 메트릭β_γ(s)를 제공하도록 다음 상태(s')에 대한 역방향 상태 메트릭β_t-1(s')와 각각의 다음 상태(s') 및 각각의 선택된 상태(s)사이의 분기 메트릭γ_t(s, s')의 곱을 합산하는 수단 및 제 2시간 t_3L에서 시작하는 각각의 시간 구간에서 각각의 선택된 상태(s)에 대한 다수의 제 1역방향 반복 상태 메트릭β_γ(s)를 제공하도록 다음 상태(s')에 대한 역방향 상태 메트릭β_t-1(s')와 각각의 다음 상태(s') 및 각각의 선택된 상태(s)사이의 분기 메트릭γ_t(s, s')의 곱을 합산하는 수단을 포함하며; 및

특정 데이터 시퀀스가 상기 인코더에 의하여 전송된 확률을 측정하기 위하여 순방향 상태 메트릭, 역방향 상태 메트릭 및 이들에 대한 분기 메트릭을 이용하여 각각의 상태에서 이중 최대 계산을 수행하는 제 3수단을 포함하는 것을 특징으로 하는 소프트 결정 출력 디코더.
제 12항에 있어서, 상기 이중 최대 계산을 수행하는 수단은 확률비를 계산하는 수단을 포함하는 것을 특징으로 하는 소프트 결정 출력 디코더.
제 13항에 있어서, 상기 확률비를 계산하는 수단은 확률비의 로그를 계산하는 수단을 포함하는 것을 특징으로 하는 소프트 결정 출력 디코더.
제 12항에 있어서, 상기 제 3수단은 특정 데이터 시퀀스가 상기 인코더에 의하여 전송된 확률 측정치의 근사치로서 최대 함수를 계산하는 수단을 포함하는 것을 특징으로 하는 소프트 결정 출력 디코더.
제 15항에 있어서, 상기 제 3수단은 특정 데이터 시퀀스가 상기 인코더에 의하여 전송된 확률을 정확하게 측정하도록 상기 근사치에 대한 보정 인자를 제공하는 수단을 포함하는 것을 특징으로 하는 소프트 결정 출력 디코더.
제 16항에 있어서, 상기 보정 인자는 선택된 상태에 대한 순방향 상태 메트릭과 역방향 상태 메트릭 및 분기 메트릭의 지수 함수를 포함하는 것을 특징으로 하는 소프트 결정 출력 디코더.
콘볼루션 인코딩된 코드워드를 디코딩하는 방법에 있어서,

a) 상기 코드워드를 인코딩하기 위하여 이용된 인코더의 출력을 나타내는 블록 길이(T)를 가진 트레리스를 제공하는 단계;

b) 상기 트레리스를 통한 순방향 반복을 위해 상기 트레리스의 각각의 시작 노드에 초기 조건을 할당하는 단계;

c) 상기 트레리스를 통한 역방향 반복을 위해 상기 트레리스의 각각의 시작 노드에 초기 조건을 할당하는 단계;

d) 순방향 반복동안 상기 트레리스상의 길이(L)의 윈도우에서 각각의 노드에 대한 순방향 메트릭을 계산하는 단계를 포함하는데, 상기 윈도우 길이(L)는 블록 길이(T)보다 작으며;

e) 상기 순방형 반복이 시작되는 시간(2L)에서 시작하여 상기 트레리스상의 길이(L)의 윈도우에서 역방향 반복동안 각각의 노드에 대한 역방향 메트릭을 계산하는 단계;

f) 상기 코드 워드를 디코딩하기 위해 상기 순방향 메트릭과 역방향 메트릭을 사용하여 각각의 노드에 대한 이중 최대치를 계산하는 단계; 및

g) 전체 블록에 걸쳐 단계 d)-f)를 반복하는 단계를 포함하는 것을 특징으로 하는 콘볼루션 인코딩된 코드워드를 디코딩하는 방법.
제 18항에 있어서, 상기 단계 f)는 로그 매핑 단계를 포함하는 것을 특징으로 하는 콘볼루션 인코딩된 코드워드를 디코딩하는 방법.
제 18항에 있어서, 상기 단계 e)는 상기 순방향 반복이 시작되는 시간(3L)에서 시작하여 제2 역방향 반복을 시작하는 단계를 포함하는 것을 특징으로 하는 콘볼루션 인코딩된 코드워드를 디코딩하는 방법.
콘볼루션 인코딩된 코드워드를 디코딩하는 방법에 있어서,

a) 상기 코드워드를 인코딩하기 위하여 이용된 인코더의 출력을 나타내는 블록 길이(T)를 가진 트레리스를 제공하는 단계;

b) 상기 트레리스를 통한 순방향 반복을 위해 상기 트레리스의 각각의 시작 노드에 초기 조건을 할당하는 단계;

c) 상기 트레리스를 통한 역방향 반복을 위해 상기 트레리스의 각각의 시작 노드에 초기 조건을 할당하는 단계;

d) 순방향 반복동안 상기 트레리스상의 길이(L)의 윈도우에서 각각의 노드에 대한 순방향 메트릭을 계산하기 위해 비터비 알고리즘을 사용하는 단계를 포함하는데, 상기 윈도우 길이(L)는 블록 길이(T)보다 작으며;

e) 상기 순방형 반복이 시작되는 시간(2L)에서 시작하여 상기 트레리스상의 길이(L)의 윈도우에서 각각의 노드에 대한 역방향 메트릭을 계산하기 위해 역방향 반복동안 비터비 알고리즘을 사용하는 단계;

f) 상기 코드워드를 디코딩하기 위해 상기 순방향 메트릭과 역방향 메트릭을 사용하여 각각의 노드에 대한 이중 최대치를 계산하는 단계; 및

g) 전체 블록에 걸쳐 단계 d)-f)를 반복하는 단계를 포함하는 것을 특징으로 하는 콘볼루션 인코딩된 코드워드를 디코딩하는 방법.
제 21항에 있어서, 상기 단계 f)는 로그 매핑 단계를 포함하는 것을 특징으로 하는 콘볼루션 인코딩된 코드워드를 디코딩하는 방법.
제 21항에 있어서, 상기 단계 e)는 상기 순방향 반복이 시작되는 시간(3L)에서 시작하여 제2 역방향 반복을 시작하는 단계를 포함하는 것을 특징으로 하는 콘볼루션 인코딩된 코드워드를 디코딩하는 방법.
a) 순방향 비터비 디코더;

b) 역방향 비터비 디코더; 및

c) 상기 순방향 및 역방향 비터비 디코더에 결합된 이중 최대 프로세서를 포함하는 것을 특징으로 하는 인코더에 의한 신호 출력의 시퀀스를 디코딩하기 위한 디코더.
제 24항에 있어서, 상기 순방향 비터비 디코더에 결합된 버퍼 메모리를 더 포함하는 것을 특징으로 하는 인코더에 의한 신호 출력의 시퀀스를 디코딩하기 위한 디코더.