KR20000048153A - 리드 프레임 및 이를 포함한 반도체 장치의 제조방법 - Google Patents

리드 프레임 및 이를 포함한 반도체 장치의 제조방법 Download PDF

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KR20000048153A
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Abstract

반도체 칩(2)의 접속전극(54)에 각각 전기접속된 제 1 열의 내부리드(51A), 반도체 칩의 접속전극(54)에 각각 전기접속되어 있으며 반도체 칩에 대하여 제 1 열의 내부리드에 비해 맞은편에 위치한 제 2 열의 내부리드(51B), 제 1 열의 내부리드(51A)내의 접속 내부리드에 각각 전기접속된 제 1 열의 외부리드(52A), 제 2 열의 내부리드(51B)내의 접속 내부리드에 각각 전기접속된 제 2 열의 외부리드(52B), 제 1 열의 내부리드(51A) 중에서 제 1 최외곽 내부리드(51a)를 제 2 열의 내부리드(51B)내의 제 2 최외곽 내부리드(51b)에 접속시키는 타이바(53)를 포함하며,
제 1 최외곽 내부리드(101a)로부터 제 2 최외곽 내부리드(101b)로 연장되는 제 1 브랜치(101A), 제 2 최외곽 내부리드(101b)로부터 제 1 최외곽 내부리드(101a)로 연장되는 제 2 브랜치(101B)로 구성된 제어판(101)이 타이바(53)에 접속되어 있는 리드 프레임이 제공된다.

Description

리드 프레임 및 이를 포함한 반도체 장치의 제조방법 {LEAD FRAME AND METHOD OF FABRICATING SEMICONDUCTOR DEVICE INCLUDING THE LEAD FRAME}
본 발명은 리드 프레임 및 이를 포함한 반도체 장치의 제조방법에 관한 것이다.
반도체 집적회로 특히 DRAM(Dynamic Random Access Momory)의 집적화가 높아짐에 따라, 반도체 장치를 리드-온-칩 구조(이하, LOC 구조라 함)로 패키지화하는 것이 지배적이다.
LOC 구조는, 중심부에 개구를 갖는 리드 프레임과 이 리드 프레임의 상부에 걸쳐서 그 길이방향으로 다리역할을 하는 현수(hanging) 리드를 구비하며 LSI 칩을 탑재하기 위한 섬 모양을 갖는 소위 COL 구조인 칩-온-리드 구조에 대신하여 사용된다.
LSI 칩은 반도체 장치에 비해 크기가 작고 또한 반도체 장치에 제작되는 핀의 개수와 인접한 핀 사이의 피치에 대해 표준이 정해져 있기 때문에 반도체 장치의 집적도를 높이기 위해서는, LSI 칩의 크기가 증대되는 것은 불가피하다. 이 크기의 증대는 반도체 장치의 집적도에 제한을 가하게 된다. 이러한 문제를 해결하기 위하여 전술한 COL 구조가 개발되었다.
도 1 은 전술한 LOC 구조의 반도체 장치의 평면도이다.
도 1 에 나타낸 바와 같이, LOC 구조의 반도체 장치는 리드 프레임(50)과 반도체 칩(2)으로 이루어지며 이들은 모두 수지 패키지(10)로 덮여 있다.
리드 프레임(50)은 복수의 내부리드(51), 이 관련 내부리드(51)에 각각 접속되어 있는 복수의 외부리드(52) 및 최외곽의 외부리드(52)를 각기 접속시키는 타이바(53)로 이루어진다. 타이바(53)는 반도체 장치를 수지로 밀봉하는 단계(후술하기로 함)에서 수지의 유입을 멈추기 위한 장벽의 역할을 한다. 내부리드(51)는 타이바(53)의 길이의 범위내에 배치되며, 외부리드(52)는 타이바(53)의 길이의 범위를 벗어나 배치되어 있다.
반도체 칩(2)은 내부리드(51)를 통하여 리드 프레임(50)에 전기접속된다. 내부리드(51)의 전기누설을 방지하기 위하여, 반도체 칩(2)에 탑재된 외부전극(3)과 반도체 칩(2)에 평행하게 절연 접착 테이프(5)가 접착되어 있다. 내부리드(51)의 원단(51a)에는 이 접착 테이프(5)가 고정되어 접착되어 있으며, 배선(4)을 통하여 전극(3)에 일대일로 전기접속되어 있다.
이하, 반도체 장치를 수지로 밀봉하는 단계에 대해 설명한다.
도 2 에 나타낸 바와 같이, 반도체 장치를 수지로 밀봉하는 단계에서, 절연 접착 테이프(5)가 사이사이에 삽입되어 반도체 칩(2)에 고정되어 접착된 리드 프레임(50)은 상부몰드(61)와 하부몰드(62) 사이에 삽입된다.
이 상부몰드(61) 및 하부몰드(62)는 그 표면에 단차를 두고 형성된다. 이 상부몰드(61) 및 하부몰드(62)는 서로 맞물려 있어, 그 단차에 공극(60)이 설정되게 된다. 이 공극(60)은 반도체 패키지의 외형을 이루게 된다.
하부몰드(62)는 그 표면에 단차를 두고 형성되어, 상부몰드(61) 및 하부몰드(62)가 서로 맞물려 형성되게 될 때 게이트(63)를 이루게 된다. 이 게이트(63)를 통하여 수지가 공극(60)에 도입되게 된다. 하부몰드(62)에는 수지가 고이게 되는 홈(runner, 64)과 원통형 경로를 규정하는 포트(pot, 65)가 추가로 형성되어 있다.
반도체 장치를 수지로 밀봉하는 단계에서, 먼저 가열 수지는 포트(65)에 도입된다. 그 후, 이 수지는 피스톤 기능을 하는 플런저(plunger, 미도시)를 이용하여 홈(64)으로 전달된 다음, 게이트(63)를 통하여 공극(60)에 도입된다. 이렇게 하여, 반도체 칩(2) 및 리드 프레임(50)이 수지로 밀봉되게 된다.
반도체 칩(2)과 리드 프레임(50)을 밀봉한 다음, 내부리드(51)와 외부리드(52)가 접속되어 있는 타이바(53)를 절단하여 내부리드(51)를 서로 분리시킨다.
도 14a 는 타이바(53)를 절단해 낸 리드 프레임(50C)을 나타낸 것이다. 도 14b 는 도 14a 의 원으로 표시한 부분의 확대도이다.
타이바(53)는 도 14b 에 나타낸 빗금 영역(53a)에서 잘려 나가게 되어, 도 14a 에 나타낸 바와 같이, 내부리드(51)와 외부리드(52)가 서로 전기적으로 독립되도록 한다.
도 14 는 후술하는 본 발명의 제 3 실시형태에 따른 리드프레임(50C)을 나타낸 것이며, 도 14 는 타이바를 절단해 내는 단계를 설명하기 위한 목적으로만 사용된 것이다. 도 14 를 참조하여 설명하였다고 해서 도 14 가 종래기술을 나타낸 것은 아니다.
다음으로, 수지로 밀봉된 반도체 장치의 전기접속을 테스트한다. 이 전기접속 테스트는 도 3 에 나타낸 테스터를 이용하여 수행된다.
도시된 테스터는 상부몰드(56) 및 하부몰드(57)를 포함하는 소켓(55)으로 구성된다. 하부몰드(57)는 그 표면의 대향측에 외부리드(52)를 외측으로 노출시키기 위한 단차를 형성하고 있다. 이 리세스내에 하부몰드(57)로부터 상부몰드(56)를 향하여 테스트 핀(58)이 상부로 돌출되어 있어 하부리드(52)의 탄성에 의해 테스트 핀(58)이 외부리드(52)와 접촉하게 된다.
타이바(53)를 절단해 내는 단계를 거친 리드 프레임(50)은 상부몰드(56)와 하부몰드(57)의 사이에 삽입되게 된다. 상부몰드(56) 및 하부몰드(57)가 서로 맞물려 지는 경우, 하부몰드(57)의 리세스는 상부 및 하부몰드(56, 57) 사이에 공간을 형성하게 된다. 외부리드(52)는 이 공간에 노출되게 되며, 테스트 핀(58)에 전기접속된 테스트 장치(미도시)에 의해 전기적으로 테스트되게 된다.
이하, 스크린 검사의 실행단계에 대해 설명한다.
스크린 검사는 타이바를 절단해 내는 단계를 거친 반도체 칩(1)의 리드 프레임을 개별적으로 선택한 이후에 수행되며, 도 4a 에 나타낸 바와 같이, 외부리드(52)의 원단을 절곡시켜 최종 제품을 완성하게 된다. 다음으로, 도 4b 에 나타낸 바와 같이, 반도체 칩(1)을 절연 베이스(59)상에 탑재하고, 테스트 장치(미도시)에 전기접속된 테스트 핀(58)을 이용하여 외부리드(52)를 전기적으로 테스트한다.
기술개발과 함께 반도체 칩은 더욱 더 소형으로 제조되고 있으며, 따라서 도 1 에 나타낸 반도체 칩(1)은 최외곽 내부리드(51b)의 사이에 공간을 갖는 것이 불가피하다. 이 공간은 각종의 문제를 야기하게 된다. 예컨대, 반도체 칩을 수지로 밀봉하는 단계에서의 수지유입으로 인해 이 공간내에 공백부가 생기게 된다. 이 수지유입으로 인해 배선(4)에 응력이 가해지게 되어, 도 2 에 나타낸 공극(60)으로 수지가 유입되는 경우에 배선이 편향되게 된다.
이들 문제를 해결하기 위하여, 일본 특개평 9-116074 호는 도 5 에 나타낸 바와 같은 리드 프레임을 제안했다. 이 리드 프레임(50)은 최외곽 내부리드(51b)로부터 내부로 연장되는 복수의 브랜치(51c)로 구성된 밸런싱부(30)를 갖는 구성으로 되어 있다. 이 밸런싱부(30c)는 수지유입을 제어한다.
일본 특개평 9-116074 호는 수회 절곡되어 있어 수지유입을 제어하는 밸런싱부(30)를 이루게 되는 한쌍의 내외부 리드를 포함하는 또 다른 리드 프레임을 제안했다.
일본 특개평 9-116074 호는 도 6 에 나타낸 바와 같이, 타이바(53)에만 접속되어 있는 밸런싱부(30)를 포함하는 또 다른 리드 프레임을 제안했다.
그러나, 전술한 종래의 리드 프레임들은 다음과 같은 문제를 갖는다.
도 5 에 나타낸 리드 프레임에서는, 최외곽 내부리드(51b)로부터 연장되어 밸런싱부(30)를 형성하게 되는 브랜치(51c)들은 서로 독립되어 있으므로, 리드 프레임(50) 특히, 내부리드(51)를 형성하기에 적합하지 않다.
또한, 밸런싱부(30)는 수지의 유입으로 인해 변형될 가능성이 있으므로, 반도체 장치를 수지로 밀봉하는 단계를 거친 후에, 밸런싱부(30)가 반도체 패키지로부터 돌출되어 나오게 되는 문제를 야기한다.
또한, 도 5 에 나타낸 리드 프레임(50)내의 밸런싱부(30)는 최외곽 내부리드(51b)로부터 내부로 연장되는 브랜치(51c)들만으로 이루어져 있으므로, 전원 또는 GND 에 대응되는 최외부 내부리드(51b)에서 공진대역이 넓어지는 것은 불가피하게 된다. 따라서, 이 밸런싱부(30)가 주위의 반도체 장치에 노이즈 등의 악영향을 미칠 수도 있게 된다.
도 6 에 나타낸 리드 프레임(50)은 이 밸런싱부(30)의 변형문제를 다소 해소할 수 있다. 그러나, 반도체 장치를 수지로 밀봉하는 단계에서 수지의 유입으로 인해 밸런싱부(30)가 반도체 패키지의 밖으로 돌출되는 문제는 도 6 에 도시한 리드 프레임(50)에 의해서도 해결되지 않았다.
전술한 문제점에 비추어, 본 발명의 목적은 반도체 장치를 수지로 밀봉하는 단계에서 수지의 유입에 의해서 변형되지 않으며 전기 안정도를 확보할 수 있는 리드 프레임을 제공하는 것이다.
도 1 은 종래의 반도체 장치의 평면도.
도 2 는 반도체 장치를 수지로 밀봉하는 장치의 단면도.
도 3 은 수지 패키지된 반도체 장치의 전기접속 테스트용 테스터의 단면도.
도 4a 는 수지 패키지된 반도체 장치의 단면도.
도 4b 는 스크린 검사를 받는 수지 패키지된 반도체 장치의 단면도.
도 5 는 종래의 리드 프레임의 평면도.
도 6 은 또 다른 종래의 리드 프레임의 평면도.
도 7 은 제 1 실시형태에 따른 일련의 리드 프레임의 평면도.
도 8 은 제 1 실시형태에 따른 리드 프레임의 평면도.
도 9 는 제 2 실시형태에 따른 리드 프레임의 평면도.
도 10 은 제 3 실시형태에 따른 리드 프레임의 평면도.
도 11 은 제 4 실시형태에 따른 리드 프레임의 평면도.
도 12 는 제 4 실시형태의 변형예에 따른 리드 프레임의 단면도.
도 13 은 제 1 실시형태에 따른 리드 프레임을 포함한 반도체 장치의 수지밀봉 단계의 평면도.
도 14 는 도 10 에 나타낸 리드 프레임의 타이바를 절단해 낸 평면도.
*도면의 주요부분에 대한 부호의 설명*
50A, 50B : 리드 프레임 51A : 제 1 열의 내부리드
51B : 제 2 열의 내부리드 51a : 원단
51b : 내부리드 52A, 52B : 외부리드
53 : 타이바
101 : 타이바 101A : 제 1 브랜치
101B : 제 2 브랜치 101a, 101b : 최외곽 내부리드
102A, 102B : 제 1 및 제 2 바 103A, 103B : 제 1 및 제 2 접속바
본 발명의 일면에 따르면, (a) 반도체 칩의 접속전극에 각각 전기접속된 제 1 열의 내부리드, (b) 반도체 칩의 접속전극에 각각 전기접속된 제 2 열의 내부리드, (c) 상기 제 1 열의 내부리드내의 접속 내부리드에 각각 전기접속된 제 1 열의 외부리드, (d) 상기 제 2 열의 내부리드내의 접속 내부리드에 각각 전기접속된 제 2 열의 외부리드, 및 (e) 상기 제 1 열의 내부리드내의 제 1 최외곽 내부리드를 상기 제 2 열의 내부리드내의 제 2 최외곽 내부리드에 접속시키는 타이바를 구비하며, 상기 제 1 열 및 제 2 열의 내부리드는 상기 반도체 칩에 대하여 맞은편에 위치하며, (f) 제 1 최외곽 내부리드로부터 제 2 최외곽 내부리드로 연장되는 제 1 브랜치, 제 2 최외곽 내부리드로부터 제 1 최외곽 내부리드로 연장되는 제 2 브랜치로 구성된 제어판이 타이바에 접속되어 있는 것을 특징으로 하는 리드 프레임이 제공된다.
제어판이 타이바에 접속되어 있으므로, 제어판이 안정한 상태에 있으며, 공극으로 도입된 수지의 유입에 영향을 받지 않을 수 있게 된다.
본 발명의 또 다른 일면에 따르면, (a) 반도체 칩상에 절연 접착 테이프를 배열하는 단계, (b) 상기 절연 접착 테이프상에 리드 프레임의 내부리드를 접착시키는 단계, 및 (c) 상기 내부리드상에 절연막을 배열하는 단계를 순서대로 구비하는 것을 특징으로 하는 반도체 장치의 제조방법이 제공된다.
이 방법은 내부리드를 안정하게 고정시켜 내부리드가 수지의 유입에 의해 편향되는 것을 방지할 수 있다.
이하, 전술한 본 발명의 장점에 대해 설명한다.
반도체 장치를 수지로 밀봉하는 단계에서 수지의 유입을 제어할 수 있게 됨으로써, 제 1 및 제 2 바를 통하여 브랜치의 원단을 접속시키고 최외곽 내부리드를 제 1 및 제 2 접속바를 통하여 타이바에 접속시킴으로써, 공백부의 발생 및 배선의 편향을 방지할 수 있게 된다.
내부리드 및 제어판을 절연막을 이용하여 고정시킴으로써 반도체 패키지로부터 리드 프레임이 노출되는 것을 방지할 수 있게 된다.
통상, 최외곽 내부리드는 전원 또는 GND 에 대응된다. 따라서, 브랜치의 원단을 전기접속시킴으로써, 제 1 및 제 2 브랜치 사이에 용량이 생기게 되어 스위칭 동작에 의해 야기되는 전류의 동요를 방지할 수 있게 된다.
또한, 주변의 반도체 장치가 노이즈에 의해 영향을 받게 되는 것을 방지할 수 있다. 특히, 반도체 장치가 디지털 신호에 의해 작동되는 경우에는 펄스전류의 발생을 방지할 수 있으며 또한 노이즈에 의한 영향을 감소시킬 수 있다.
또한, 내부리드의 저항을 감소시킬 수 있으므로 안정한 전원공급을 확보할 수 있다.
도 7 은 본 발명의 바람직한 실시형태에 따른 일련의 리드 프레임의 평면도이다.
도 7 에 나타낸 바와 같이, 리드 프레임이 리본 형상을 가지며, 이들 리드 프레임(50)들은 각기 내부리드(51), 외부리드(52) 및 타이바(53)로 구성된다. 하기의 실시형태에서, 1 개의 리드 프레임(50)에 대해서만 설명한다.
[제 1 실시형태]
도 8 은 제 1 실시형태에 따른 리드 프레임(50A)의 평면도이다.
리드 프레임(50A)은 반도체 칩의 접속전극(54)에 각각 전기접속된 제 1 열의 내부리드(51A), 반도체 칩의 접속전극(54)에 각각 전기접속되어 있으며 반도체 칩에 대하여 제 1 열의 내부리드에 비해 맞은편에 위치한 제 2 열의 내부리드(51B), 제 1 열의 내부리드(51A)내의 접속 내부리드에 각각 전기접속된 제 1 열의 외부리드(52A), 제 2 열의 내부리드(51B)내의 접속 내부리드에 각각 전기접속된 제 2 열의 외부리드(52B), 제 1 열의 내부리드(51A) 중에서 제 1 최외곽 내부리드(51a)를 제 2 열의 내부리드(51B)내의 제 2 최외곽 내부리드(51b)에 접속시키는 타이바(53) 및 제어판(101)으로 구성된다.
타이바(53)는 수지 스토퍼로서 기능하는 프레임으로서, 반도체 장치를 수지로 밀봉하는 단계에서 수지가 흘러 넘치지 않도록 하는 기능을 한다. 도 8 에 나타낸 바와 같이, 제 1 열 및 제 2 열의 내부리드(51A 및 51B)는 타이바(53)에 중첩되는 한편, 제 1 열 및 제 2 열의 외부리드(52A 및 52B)는 타이바(53)를 벗어나서 배치된다.
제어판(101)은 제 1 최외곽 내부리드(51a)로부터 제 2 최외곽 내부리드(51b)로 연장되는 제 1 브랜치(101A), 제 2 최외곽 내부리드(51b)로부터 제 1 최외곽 내부리드(51a)로 연장되는 제 2 브랜치(101B), 제 1 브랜치(101A)의 원단들을 서로 연결시키는 제 1 타이바(102B), 제 2 브랜치(101B)의 원단들을 서로 연결시키는 제 2 타이바(102B), 제 1 브랜치(101A)내의 최외곽의 것(101a)을 타이바(53)에 접속시키는 제 1 접속바(103A) 및 제 2 브랜치(101B)내의 최외곽의 것(101b)을 타이바(53)에 접속시키는 제 2 접속바(103B)로 구성된다.
따라서, 제어판(101)은 제 1 및 제 2 접속바(103A 및 103B)를 통하여 타이바(53)에 접속된다. 제 1 및 제 2 접속바(103A 및 103B)는 타이바(53)의 중심에 대해 서로 대칭이다. 그러나, 제 1 및 제 2 접속바(103A 및 103B)를 반드시 서로 대칭으로 배열할 필요는 없다.
제 1 실시형태에 따르면, 제 1 및 제 2 접속바(103A 및 103B)가 제 1 열 및 제 2 열의 내부리드(51A 및 51B)를 타이바(53)에 접속시키므로, 반도체 장치를 수지로 밀봉하는 단계에서 제어판(101)을 반도체 패키지의 외부로 노출되도록 하는 응력을 감소시킬 수 있다.
제 1 및 제 2 접속바(103A 및 103B)는 각기 1 개만 형성되어 있으나, 제 1 및 제 2 접속바(103A 및 103B)가 2 개 이상 형성될 수도 있다.
[제 2 실시형태]
도 9 는 본 발명의 제 2 실시형태에 따른 리드 프레임의 평면도이다.
제 2 실시형태에 따른 리드 프레임(50B)은, 제 1 및 제 2 접속바(103A 및 103B)가 제 1 및 제 2 바(102A 및 102B)의 연장부로서 형성된 점에 있어서, 제 1 실시형태에 따른 리드 프레임(50A)과 상이하다.
제 2 실시형태에 따르면, 제 1 및 제 2 바(102A 및 102B)로부터 제 1 및 제 2 접속바(103A 및 103B)를 개별적으로 형성할 필요가 없으므로, 제어판(101)의 제조단계의 수를 감소시킬 수 있다.
[제 3 실시형태]
도 10 은 제 3 실시형태에 따른 리드 프레임의 평면도이다. 제 3 실시형태에 따른 리드 프레임(50C)은 제 1 실시형태에 따른 리드 프레임(50A)과 구조가 동일한 구성을 가지나, LSI 칩상에 탑재되어 있다.
도 10 에 나타낸 바와 같이, 제 1 및 제 2 열의 내부리드(51A 및 51B)의 원단에 있는 하면에는 절연 접착 테이프(5)가 접착되어 있다. 리드 프레임(50C)은 접착 테이프(5)가 사이사이에 삽입되어 LSI 칩상에 탑재되어 있다.
이 절연 접착 테이프(5)가 제 1 열 및 제 2 열의 내부리드(51A 및 51B)의 원단을 덮을 정도의 크기를 가지나, 이 접착 테이프(5)가 내부리드(51A 및 51B)의 절연을 방지하지 않는 한 타이바(53)에 연장되거나 또는 타이바(53)에 겨우 도달하는 정도의 크기를 갖도록 구성될 수도 있다.
[제 4 실시형태]
도 11 은 제 4 실시형태에 따른 리드 프레임의 평면도이다. 제 4 실시형태에 따른 리드 프레임(50D)은 제 1 실시형태에 따른 리드 프레임(50A)과 동일한 구성을 가지나, 제 1 열 및 제 2 열의 내부리드(51A 및 51B)상에 절연막(104)을 추가로 접착되어 있다.
절연막(104)은 제 1 열의 내부리드(51A)의 원단이 노출되는 제 1 개구(104A), 제 2 열의 내부리드(51B)의 원단이 노출되는 제 2 개구(104B) 및 제 1 열 및 제 2 열의 내부리드가 접속되어 있는 반도체 칩(2)의 전극이 노출되는 제 3 개구(104C)를 갖도록 구성된다.
절연막(104)이 내부리드(51A 및 51B)상에 배치되지 않는 한, 절연막(104)은 반도체 장치를 수지로 밀봉하는 단계의 수행을 방지하지 않는 크기를 갖도록 구성될 수도 있다.
다른 방법으로, 절연막(104)이 리드 프레임(50D)과 LSI 칩(2) 사이에 삽입되도록 구성될 수도 있다.
절연막(104)이 내부리드(51A 및 51B)에 접착된 다음, LSI 칩(2)의 표면에 배열된 전극은 배선(4)을 통하여 내부리드(51A 및 51B)의 원단에 전기접속된다.
이하, 제 3 실시형태에 따른 리드 프레임을 갖는 반도체 장치의 제조방법에 대해 설명한다.
도 13 은 수지로 밀봉된 반도체 장치의 평면도이다.
반도체 장치의 수지밀봉은 도 2 에 나타낸 장치를 이용하여 밀봉된다. 절연 접착 테이프(5)가 사이에 삽입되어 LSI 칩(2) 상에 탑재된 리드 프레임(50C)은 수지로 밀봉 또는 패키지된다.
타이바(53)는 수지 스토퍼로서 기능하는 것으로서, 도 13 에 나타낸 바와 같이, 대향하는 타이바(53)의 범위내의 빗금 영역내에 고여있는 수지가 넘쳐 흐르지 않도록 하는 기능을 한다.
타이바(53)는 내부리드(51A 및 51B)를 서로 전기접속시키며, 마찬가지로, 외부리드(52A 및 52B)를 서로 전기접속시킨다. 그 후, 타이바(53)가 절단된다.
도 14a 는 타이바(53)가 절단되어 나간 리드 프레임(50C)을 나타낸 것이다. 도 14b 는 도 14a 의 원으로 표시한 부분의 확대도이다.
타이바(53)는 도 14b 에 나타낸 빗금 영역(53a)에서 잘려 나가게 되어, 도 14a 에 나타낸 바와 같이, 내부리드(51A 및 51B) 및 외부리드(52A 및 52B)가 서로 전기적으로 독립되도록 한다.
그 다음, 수지로 밀봉된 반도체 장치에 대해 전기접속을 테스트한다. 전기접속 테스트는 도 3 에 나타낸 테스터를 이용하여 수행된다.
도시된 테스터는 상부몰드(56) 및 하부몰드(57)를 포함하는 소켓(55)으로 구성된다. 하부몰드(57)는 그 표면의 대향측에 외부리드(52)를 외측으로 노출시키기 위한 단차를 형성하고 있다. 이 리세스내에 하부몰드(57)로부터 상부몰드(56)를 향하여 테스트 핀(58)이 상부로 돌출되어 있어 하부리드(52)의 탄성에 의해 테스트 핀(58)이 외부리드(52)와 접촉하게 된다.
타이바(53)를 절단해 내는 단계를 거친 리드 프레임(50)은 상부몰드(56)와 하부몰드(57)의 사이에 삽입되게 된다. 상부몰드(56) 및 하부몰드(57)가 서로 맞물려 지는 경우, 하부몰드(57)의 리세스는 상부 및 하부몰드(56, 57) 사이에 공간을 형성하게 된다. 외부리드(52)는 이 공간에 노출되게 되며, 테스트 장치(미도시)에 전기접속된 테스트 핀(58)에 의해 전기적으로 테스트되게 된다.
전술한 방법에 있어서, 내부리드(51A 및 51B)를 절연 접착 테이프(5)에 접착한 다음, 반도체 패키지의 폭방향으로 거의 중심에 제어판(101)을 배치할 수도 있다. 이 제어판(101)을 배치함으로써, 내부리드(51A 및 51B)의 상하의 공간으로 수지를 균일하게 분포시킬 수 있게 된다.
전술한 바와 같이, 본 발명의 리드 프레임 및 이를 포함하는 반도체 장치의 제조방법에 따르면, 반도체 장치를 수지로 밀봉하는 단계에서 수지의 유입을 제어할 수 있게 됨으로써, 제 1 및 제 2 바를 통하여 브랜치의 원단을 접속시키고 최외곽 내부리드를 제 1 및 제 2 접속바를 통하여 타이바에 접속시킴으로써, 공백부의 발생 및 배선의 편향을 방지할 수 있으며, 내부리드 및 제어판을 절연막을 이용하여 고정시킴으로써 반도체 패키지로부터 리드 프레임이 노출되는 것을 방지할 수 있게 된다.
또한, 최외곽 내부리드는 통상적으로 전원 또는 GND 에 대응되므로, 브랜치의 원단을 전기접속시킴으로써, 제 1 및 제 2 브랜치 사이에 용량이 생기게 되어 스위칭 동작에 의해 야기되는 전류의 동요를 방지할 수 있게 되며, 주변의 반도체 장치가 노이즈에 의해 영향을 받게 되는 것을 방지할 수 있다. 특히, 반도체 장치가 디지털 신호에 의해 작동되는 경우에는 펄스전류의 발생을 방지할 수 있으며 또한 노이즈에 의한 영향을 감소시킬 수 있으며, 또한, 내부리드의 저항을 감소시킬 수 있으므로 안정한 전원공급을 확보할 수 있게 되는 효과가 있다.

Claims (13)

  1. (a) 반도체 칩(2)의 접속전극(54)에 각각 전기접속된 제 1 열의 내부리드(51A),
    (b) 반도체 칩(2)의 접속전극(54)에 각각 전기접속된 제 2 열의 내부리드(51B),
    (c) 상기 제 1 열의 내부리드(51A)내의 접속 내부리드에 각각 전기접속된 제 1 열의 외부리드(52A),
    (d) 상기 제 2 열의 내부리드(51B)내의 접속 내부리드에 각각 전기접속된 제 2 열의 외부리드(52B), 및
    (e) 상기 제 1 열의 내부리드(51A)내의 제 1 최외곽 내부리드(101a)를 상기 제 2 열의 내부리드(51B)내의 제 2 최외곽 내부리드(101b)에 접속시키는 타이바(53)를 구비하며,
    상기 제 1 열 및 제 2 열의 내부리드(51A 및 51B)는 상기 반도체 칩(2)에 대하여 맞은편에 위치하며,
    (f) 제 1 최외곽 내부리드(101a)로부터 제 2 최외곽 내부리드(101b)로 연장되는 제 1 브랜치(101A), 제 2 최외곽 내부리드(101b)로부터 제 1 최외곽 내부리드(101a)로 연장되는 제 2 브랜치(101B)로 구성되어 있으며, 타이바(53)에 접속되어 있는 제어판(53)을 구비하는 것을 특징으로 하는 리드 프레임.
  2. 제 1 항에 있어서,
    상기 제어판(101)은 상기 제 1 브랜치(101A)의 원단을 서로 접속시키는 제 1 바(102A) 및 상기 제 2 브랜치(101B)의 원단을 서로 접속시키는 제 2 바(102B)를 더 구비하는 것을 특징으로 하는 리드 프레임.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 바(102A 및 102B)는 상기 타이바(53)까지 연장되는 것을 특징으로 하는 리드 프레임.
  4. 제 1 항에 있어서,
    상기 제어판(101)은 상기 제 1 브랜치(101A)내의 최외곽의 것(101a)을 상기 타이바(53)에 접속시키는 제 1 접속바(103A) 및 상기 제 2 브랜치(101B)내의 최외곽의 것(101b)을 상기 타이바(53)에 접속시키는 제 2 접속바(103B)를 더 구비하는 것을 특징으로 하는 리드 프레임.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 2 접속바(103A 및 103B)는 상기 타이바(53)의 중심에 대하여 서로 대칭으로 배치된 것을 특징으로 하는 리드 프레임.
  6. 제 1 항 내지 제 5 항 중의 어느 한 항에 있어서,
    상기 제어판(101)을 상기 제 1 열 및 제 2 열의 내부리드(51A 및 51B)에 대하여 고정시키는 절연 접착 테이프(5)를 더 구비하는 것을 특징으로 하는 리드 프레임.
  7. 제 6 항에 있어서,
    상기 절연 접착 테이프(5)는 상기 타이바(53)까지 연장되는 크기를 갖는 것을 특징으로 하는 리드 프레임.
  8. 제 1 항 내지 제 5 항 중의 어느 한 항에 있어서,
    상기 제 1 열 및 제 2 열의 내부리드(51A 및 51B)가 고정되는 절연막(104)을 더 구비하는 것을 특징으로 하는 리드 프레임.
  9. 제 8 항에 있어서,
    상기 절연막(104)은 상기 제 1 열 및 제 2 열의 내부리드(51A 및 51B)와 반도체 칩(2) 사이에 삽입되는 것을 특징으로 하는 리드 프레임.
  10. 제 8 항에 있어서,
    상기 절연막(104)은 상기 제 1 열 또는 제 2 열의 내부리드(51A 및 51B)의 원단 및 상기 반도체 칩(2)의 접속전극(54)이 노출되는 적어도 1 개의 개구(104A, 104B 및 104C)를 갖는 것을 특징으로 하는 리드 프레임.
  11. 제 10 항에 있어서,
    상기 절연막(104)은 상기 제 1 열의 내부리드(51A)의 원단이 노출되는 제 1 개구(104A), 상기 제 2 열의 내부리드(51B)의 원단이 노출되는 제 2 개구(104B) 및 상기 제 1 열 및 제 2 열의 내부리드(51A 및 51B)가 접속된 반도체 칩(2)의 전극(54)이 노출되는 제 3 개구(104C)를 갖는 것을 특징으로 하는 리드 프레임.
  12. (a) 반도체 칩(2)상에 절연 접착 테이프(5)를 배열하는 단계,
    (b) 상기 절연 접착 테이프(5)상에 리드 프레임(50C)의 내부리드(51A 및 51B)를 접착시키는 단계, 및
    (c) 상기 내부리드(51A 및 51B) 상에 절연막(104)을 배열하는 단계를 순서대로 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. (a) 반도체 칩(2)상에 절연 접착 테이프(5)를 배열하는 단계,
    (b) 상기 절연 접착 테이프(5)상에 리드 프레임(50C)의 내부리드(51A 및 51B)를 접착하는 단계,
    (c) 상기 내부리드(51A 및 51B)상에 절연 접착막(104)을 배열하는 단계, 및
    (d) 상기 절연 접착막(104)에 상기 내부리드(51A 및 51B)를 접착하는 단계순서대로 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
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Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3872530B2 (ja) * 1995-10-18 2007-01-24 株式会社ルネサステクノロジ 半導体装置およびその製造に用いるリードフレーム
KR19980026609A (ko) * 1996-10-10 1998-07-15 김광호 리드 온 칩용 리드 프레임 및 그를 이용한 반도체 칩 패키지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100483142B1 (ko) * 2000-09-21 2005-04-14 가부시끼가이샤 도시바 반도체장치의 제조방법 및 반도체장치

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