KR20000035714A - 냉각 수단을 포함하는 전력 전자 소자 - Google Patents

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Abstract

본 발명의 소자는 제1 열 전달 및 전기 절연 합성 구조, 및 접속 단자들을 구비한 적어도 하나의 전력 반도체 회로를 포함하며, 상기 제1 합성 구조는 상기 반도체 회로에 인접한 각각의 도전층 또는 반도체 층 및 상기 반도체 회로에 대향하는 도전층 또는 반도체 층들을 구비한다. 접속 단자들은 상기 제1 합성 구조의 대향측에서 상호 절연된 도전성 부재들의 평면 어레이와 결합되고, 상기 어레이는 상기 반도체 회로에 대향하는 도전층 또는 반도체층을 포함하는 적어도 제2 합성 구조에 통합되며, 적어도 제1 합성 구조 또는 제2 합성 구조의 대향 층은 열 전달 유체 유동 수단을 포함한다. 이 소자는 그 저면 및 상면에서부터 냉각가능하다.

Description

냉각 수단을 포함하는 전력 전자 소자{POWER ELECTRONIC COMPONENT INCLUDING COOLING MEANS}
주로 레일 견인(rail traction)용 인버터를 구성하는데 사용되는 전력 전자 소자는, 통상적으로, 예를 들어 구리로 이루어진 기판을 포함한다. 이 기판에는 열 전달 및 전기 절연 기능을 갖는 합성 도전체-절연체-도전체 구조가 부착된다. 이들은 직접 결합된 구리(DBC), 구리-세라믹-구리의 적층 형태이다. 이러한 합성 구조는, 또한 여러 부품에서 형성될 수 있는, 상부 알루미늄 또는 구리층, 중간 에폭시층 및 상부 구리층을 포함하는 절연된 금속 기판(IMS) 형태가 될 수도 있다.
다수의 전력 반도체 회로들, 예를 들면 절연된 게이트 바이폴라 트랜지스터(IGBT)나 다이오드는 각 합성 구조에 배치된다. 반도체 회로의 일측에는 접속 단자들이 덮히고, 단자가 없는 측에는 합성 구조의 프리 금속층에 회로들이 고정된게 된다. 이 회로들은 예를 들면 주석-납 또는 주석-납-은의 소프트 땜납을 사용하여 고정시킨다.
그 다음, 전형적으로 380 내지 500 마이크론 범위의 직경을 갖는 알루미늄 배선이 각각의 접속 단자에 납땜된다. 이들 배선 각각은 또한 합성 구조의 상부 금속층에 납땜된다. 기판, 합성 구조 및 전력 반도체 회로의 어셈블리는 실리콘 젤로 충진되고 에폭시 수지 캡으로 덮인 캐이스 내에 배치되어 전력 전자 소자를 형성한다.
이 소자는 일반적으로 수냉식 플레이트(water-colled plate), 공기 가열 교환기 또는 "히트파이프(heatpipe)" 증발기 등이 사용될 수 있는, 냉각 유닛에 배치된다. 이 유닛은 전력 전자 소자의 온도를 125 ℃ 이하로 유지하도록 설계되어 그 보존성(integrity)을 보장한다.
125 ℃ 주위의 임계 온도는 소자의 정격 전류를 결정하기 때문에, 전력 전자 소자의 기술 분야에서 냉각 문제는 특히 중요하다.
특히, 이러한 소자들의 공칭 전류 용량을 증가시키기 위해서는, 유닛의 비용을 상당히 증가시키는 반도체 재료에 대한 품질을 향상시켜야만 한다.
따라서, 본 발명의 목적은 소정 부피에 대한 정격 전류를 높여 유닛 가격을 높이거나 또는 부피를 감소시켜 소정의 공칭 전류에 대한 유닛 가격을 낮추기 위해 전력 전자 소자의 냉각을 개선하는데 있다.
본 발명은 특히 전체적인 구성을 종래의 소자들과 다르게 하여 냉각을 개선한 전력 전자 소자를 제공할 것을 제시한다.
이러한 목적을 달성하기 위해, 본 발명은, 적어도 하나의 전력 반도체 회로를 지지하는 제1 열 전달 및 전기 절연 합성 구조를 포함하되, 상기 제1 합성 구조에 대향하는 상기 전력 반도체 회로의 측면은 접속 단자를 가지며, 상기 제1 합성 구조는 상기 반도체 회로에 인접 및 대향하는 도전층 또는 반도체층들을 포함하는 전력 전자 소자에 있어서, 상기 접속 단자들은 상기 제1 합성 구조의 대향측에서 상호 절연된 도전성 부재들의 평면 어레이에 부착되고, 상기 어레이는 상기 반도체 회로에 대향하는 도전층 또는 반도체층을 포함하는 적어도 제2 열 전달 및 전기 절연 합성 구조에 통합되며, 적어도 상기 제1 합성 구조 또는 상기 제2 합성 구조의 대향 층은 열 전달 유체 유동 수단을 포함한다.
본 발명의 다른 특징들에 따르면:
- 반도체 회로에 대향하는 층은 반도체 재료, 특히 실리콘으로 이루어진다.
- 반도체 회로에 대향하는 반도체 층은 함께 조립되는 제1 및 제2 웨이퍼 - 상기 웨이퍼들중 적어도 하나는 그루브들을 가짐 -를 포함하며, 열 전달 유체 유동 수단은 반도체 회로에 대향하는 상기 층에 관통로를 포함하며, 상기 관통로는 상기 웨이퍼들 간의 형상 협조에 의해 형성된다.
- 웨이퍼들은 각각의 그루브 열을 가지며, 상기 관통로는 상기 2개의 웨이퍼의 접합면의 각 대향측 상의 상기 대향 그루브들 간의 형상 협조에 의해 형성된다.
- 관통로는 육각형 단면을 갖는다.
- 반도체 회로에 대향하는 층은 금속 재료로 이루어진다.
- 열 전달 유체 유동 수단은 전력 반도체 회로에 대향하는 금속층의 말단면 상으로 개구된다.
- 열 전달 유체 유동 수단은 반도체 회로에 대향하는 금속층의 적어도 한 디멘전(dimension)의 적어도 일부분에 걸쳐 연장되는 적어도 하나의 관통로를 포함한다.
- 단자들은 적어도 하나의 주석-납-은 돌기부(boss)를 납땜함으로써 제2 합성 구조의 평면 어레이에 부착된다.
- 단자들은 돌기부에 접착된 코팅, 특히 티타늄-니켈-금 증착물에 의해서 돌기부와 분리된다.
도 1 내지 3은 본 발명에 따른 전력 전자 소자 내에 포함된 합성 구조(composite structure)의 층 형성부의 제조 공정을 도시한 도면.
도 4는 도 1 내지 3에 도시된 층들로부터 형성된 합성 구조 및 상기 구조 상의 전력 반도체 회로를 도시한 도면.
도 5는 도 4의 반도체 회로를 도시한 확대도.
도 6은 도 4에 도시된 구조와 같은 2개의 합성 구조들을 포함하는 본 발명에 따른 소자를 도시한 도면.
도 7 내지 9는 본 발명에 따른 전력 전자 소자의 합성 구조의 변형을 도시한 도면.
도 10은 도 8 및 9에 도시된 구조와 같은 2개의 구조를 포함하는 본 발명에 따른 소자를 도시한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
2 : 제1 웨이퍼
4 : 제2 웨이퍼
6, 8 : 그루브
12 : 관통로
16 : 절연 실리카 층
18 : 단결정 실리콘층
19 : 합성 구조
도 1 내지 도 3은 본 발명에 따른 전력 전자 소자 내에 통합된 반도체층의 제조 공정을 도시한 것이다. 본 공정에서는 도 1에 도시된 2개의 단결정 실리콘 웨이퍼를 사용하는데, 이를 편의상 제1 웨이퍼(2) 및 제2 웨이퍼(4)로 참조한다. 이들은 동일 치수, 즉 약 1 ㎜의 두께(e)와 약 50 ㎜ × 50㎜의 면적을 갖는다.
도 2에 도시된 바와 같이, 다음 단계는 제1 웨이퍼(2) 내에 그루브들을 형성하는 단계이다. 그루브는 본 기술 분야에서 공지되어 있는 방법인, 습식 화학적 에칭 공정에 의해서 형성된다. 이러한 동작들은 단결정 실리콘의 특성으로 인하여, 특히 용이하게 행해지며, 경사진 측면(flank)을 구비한 U-형 프로파일(profile)을 갖는 그루브들을 형성하고, 결정 면(crystal plane)을 따라 에칭에 의한 영향을 받는다. 그루브들의 측면(6A)의 경사 각도(α)는 57。에 가깝다. 그루브들은 2개의 대향하는 단부들 사이에 웨이퍼의 주 방향들중 한 방향과 평행하다.
그루브(6)의 깊이(p)는 대략 폭(L)의 1/2과 같다. 설명되는 실시예에서는, 대략 50 그루브들이, ㎝ 당 대략 10 그루브의 밀도에 대응되는 웨이퍼(2) 상에 형성된다. 그루브들(6)은 V-형의 웰이 될 수도 있다.
도 2는 웨이퍼(2)에 그루브(6) 만을 형성한 것을 도시한 도면으로, 이는 실시예에서 설명된 유사한 그루브들(8)이 제2 웨이퍼(4) 상에 형성된 것을 도시한 것임을 알 수 있다.
다음 단계는 두개의 웨이퍼(2 및 4)를 함께 조립하는 것이다. 이를 위해서, 2개의 웨이퍼들이 서로 결합된 후에 일련의 그루브들(6, 8) 각각이 서로 정렬된다. 이러한 동작은 약 600 ℃의 온도에서 행해진다.
이러한 방법으로 두개의 웨이퍼(6, 8)를 조립함으로써 층(10)이 형성된다. 이는 각 웨이퍼들(2 및 4)에서 대향하는 그루브들(6, 8)의 형상 협조에 의해서 다수의 관통로(12)를 형성한다. 관통로(12)는 2개의 웨이퍼들(2, 4) 사이의 결합면(P)의 각각의 대향 측에 배치되고, 거의 육각형이며 이들의 높이(H)와 거의 동일한 폭(L)을 갖는다. 관통로는 층(10)의 2개의 대향 단부중 한 단부로부터 다른 단부로 연장되는 센스(sense) 내의 관통로이다.
본 예에서, 그루브들은 2개의 웨이퍼(2 및 4) 내에 형성된다. 그루브들은 또한 단 하나의 웨이퍼 상에 형성될 수도 있는데, 이 경우 그루브와 다른 웨이퍼의 평면에 의해서 관통로가 형성된다.
그 다음은, 도 4에 도시된 바와 같이, 절연 실리카 층(16)이 층(10)의 상부 상에 형성되고 그 위에 부가적인 단결정 실리콘층(18)이 배치되어 합성 구조(19)를 형성한다. 층들(10, 16 및 18)을 포함한 구조(19)는 전자 기술 분야에서 공지되어 있는 박막 증착 및 전해 연마 공정들을 이용하여 종래의 방법으로 제조된다.
종래에는, IGBT 또는 다이오드와 같은 전력 반도체 회로(20)가 주석-납 땜납 층(22)에 의해서 층(18)의 자유면에 부착되었다. 즉, 표준 전력 전자 소자들과는 달리, 회로(20)의 단자들(23)이 알루미늄 배선에 의해 층(18)에 접속되지 않는다.
도 5는 본 발명에 따른 전력 전자 소자의 제조에 있어서 이후의 단계를 도시한 도면으로, 예를 들면 스프레이 공정에 의해서 먼저 단자들(23)의 자유면 상에 대략 0.8 마이크론미터 두께의 다층 티타늄-니켈-금 코팅(24)을 증착시키는 단계를 구성한 도면이다.
주석-납-실버 돌기부(26)는 다층 코팅(24) 상에 배치되며, 그 크기는 단말(12)의 크기에 대응한다. 본 예에서, 돌기부는 대략 2%의 주석, 95.5%의 납 및 2.5%의 은을 함유한다. 다층 코팅(26)은 돌기부(26)의 우수한 기계적 접착력에 의해 단자(23)에 접착된다.
다음 단계는 열 전달 및 전기 절연 기능을 갖는 제2 합성 구조(119)를 제조하는 것이다.
구조(119)는 구조(19)의 층들(10 및 16)과 동일한 층들(110 및 116)을 포함한다. 층(116)은 상호 절연된 도전성 부재들의 평면 어레이(118)로 덮히며, 그 구성은 평면 어레이(118)가 덮혀지도록 된 반도체 회로(20)의 구성과 일치한다.
그 다음, 제2 구조(119)가 변경되고 그 평면 어레이(118)는 전력 반도체 회로(20)의 단자(23)에서 각 돌기부(26)와의 접속을 갖는다. 그 다음, 각 돌기부(26)를 예들 들어, 10초 당 약 330 ℃로 가열함으로써 용융시킨다. 이에 의해 단자들(23)이 합성 구조(119)의 평면 어레이(118)에 부착된다. 이 어레이(118)는 대향층으로 불리우는 층(110)과 대향되므로, 인접 어레이로 참조한다.
그 다음, 제조된 전력 전자 소자(28)를 층(10 및 110)에 의해서 냉각시킬 수 있다. 여기서, 관통로(12 및 112)는 가스 상태 또는 액체 상태의 열 전달 유체를 수송하고 이를 위해서 이러한 유체 공급원에 접속되어 있다.
본 발명의 전력 전자 소자(28)의 구성은 종래 기술의 소자에서 통상적으로 이용되던 알루미늄 배선의 필요성을 제거한다. 여기서, 제2 합성 구조(119)의 평면 어레이(118)는 이들 알루미늄 배선들과 동일한 기능을 갖는다.
도 7 내지 도 9는 본 발명에 따른 전력 전자 소자들 내에 통합되도록 설계된 다른 합성 구조의 실시 형태를 도시한 도면이다.
공정은 도 7에 도시된 통상의 구성 내에 도전체-절연체-도전체의 합성 구조를 제공하면서 시작된다. 본 구조는 제2 또는 상부 금속층(206) 또는 구리층을 지지하는 중간 절연층(204) 상부에, 예를 들면 구리로 이루어진 제1 또는 저부층(202)을 포함한다. 도전층들(202 및 206)은 예를 들면 3 내지 4 ㎜ 두께이고, 48 ㎜ × 48 ㎜의 면적을 갖는다. 절연층(204)은 0.635 ㎜의 두께를 가지며 50 ㎜ × 50 ㎜의 면적을 갖는다.
도 8 및 도 9는 본 발명에 따른 구성에 통합되도록 설계된 합성 구조(208)를 도시한 것으로, 이는 도 7에 도시된 구조에 의해서 만들어졌다. 구조(208)의 저부층(202)은 다수의 관통로 또는 도관(conduit)(210)을 가지고 있어 열 전달 유체 유동 수단을 구성한다. 관통로는 저부층(202)의 주요 디멘션들 중 하나와 평행하며, 특히 도 8에 도시된 바와 같이 그 저부면에서부터 시작된다. 각 관통로는 예를 들면 2 내지 3 ㎜ 범위의 높이를 갖는 저부면(2)의 두께의 부분으로 연장된다. 관통로(210)는 또한 저부층(202)의 두께에 걸쳐서 확장될 수도 있다. 관통로는 예를 들면 200 마이크론미터의 폭과 40 내지 50 ㎜ 길이를 갖는다. 상술된 실시예에서는, 대략 50개의 관통로들(210)이 존재하므로 2개의 인접한 관통로들이 200 내지 300 마이크로미터 만큼 떨어져 있다.
도 8에 도시된 바와 같이, 도 4 내지 6에서의 회로(20)와 동일한 2개의 전력 반도체 회로들(220)은 층(206)의 상면 상에 배치된다. 이 때, 주석-납-은 돌기부(226)는 도 5를 참조로 설명하였던 방법과 유사한 방법으로, 반도체 회로들의 각 단자(23)에 배치된다.
다음 단계는 층들(202 및 204)과 동일한 층들(302 및 304)을 포함하는 제2 합성 구조(308)을 제조하는 단계이다.
층(304)은 상호 절연된 도전성 부재들의 평면 어레이(306)로 덮혀지며, 그 구성은 평면 어레이로 덮혀진 반도체 회로(220)의 구성과 일치한다.
그 다음, 구조(308)가 변경되고 그 평면 어레이(306)는 돌기부(326)와의 접속을 갖는다. 그 다음 도 6을 참조하여 설명한 방법에서와 같이 돌기부를 용융시킨다.
이는 단자들(223)을 제2 합성 구조(308)의 평면 어레이(306)에 부착시킨다. 어레이(306)는 이하 대향 층으로 불리우는 층(302)과 대향되므로, 이하 인접 어레이로 참조한다.
그 다음, 제조된 전력 전자 소자(228)를 반도체 회로(220)에 대향하는 층(202, 302)에 의해서 냉각시킬 수 있다. 여기서, 관통로(210 및 310)는 가스 상태 또는 액체 상태의 열 전달 유체를 수송하고 이를 위해서 이러한 유체의 공급원에 접속되어 있다.
본 예에서, 관통로는 층들(202 및 302)의 말단면, 즉 반도체 회로(220)로부터 상당히 떨어진 거리의 면 상으로 개구되어 있다.
본 발명에 따른 전력 전자 소자는 이미 상술한 목적들을 달성할 수 있다. 이는 종래의 장치에서 사용되던 알루미늄 배선의 필요성을 제거한다. 이러한 배선들은, 상기 배선들 내에 흐르는 전류의 제곱에 비례하여 열이 발생되기 때문에, 냉각에 대하여 제한 요인이 되며, 이들이 실리콘 젤 내에 개재되어 있기 때문에 냉각시키기 어렵다. 더욱이, 알루미늄 배선은 전체로서 전력 전자 소자의 심각한 고장을 야기한다. 따라서, 이들이 파열되지 않도록 열 사이클링 동작을 실시한다.
알루미늄 배선을 사용하지 않는 것과는 별도로, 본 발명의 소자는, 전력 반도체 회로들의 상부면 및 저부면에서, 소자를 구성하는 전력 반도체 회로의 동시 냉각을 보장할 수 있다.
더욱이, 본 발명에 따른 소자들을 형성하는 합성 구조들은 이들의 일반적인 열 전달 및 전기 절연 기능에 추가로 냉각 기능을 갖는다. 각각의 합성 구조 내에 냉각 소자를 통합한 것은 본 발명의 요소들을 구성하는 다양한 층들간의 인터페이스 수를 제한한다. 이는 또한 각 합성 구조에 대향하는 층 내에 형성된 관통로에 흐르는 열 전달 유체로의 대류 전환에 의해 열 변환 계수를 증가시킨다.
제공된 공칭 전류에 대해서, 종래 기술의 전력 전자 소자에서 요구되는 실리콘의 체적과 비교해서, 요구되는 실리콘 체적을 상당히 감소시킬 수 있다. 더욱이, 종래 기술의 소자에서 사용되는 실리콘의 체적과 비교한 실리콘의 체적에 대하여, 본 발명의 구성 요소들은 상당히 큰 정격 전류를 갖는다.

Claims (10)

  1. 적어도 하나의 전력 반도체 회로를 지지하는 제1 열 전달 및 전기 절연 합성 구조를 포함하되, 상기 제1 합성 구조에 대향하는 상기 전력 반도체 회로의 측면은 접속 단자를 가지며, 상기 제1 합성 구조는 상기 반도체 회로에 인접한 각각의 도전층 또는 반도체층들과 상기 반도체 회로에 대향하는 도전층 또는 반도체층들을 포함하는 전력 전자 소자에 있어서,
    상기 접속 단자들은 상기 제1 합성 구조의 대향측에서 상호 절연된 도전성 부재들의 평면 어레이에 부착되고, 상기 어레이는 상기 반도체 회로에 대향하는 도전층 또는 반도체층을 포함하는 적어도 제2 열 전달 및 전기 절연 합성 구조에 통합되며, 적어도 상기 제1 합성 구조 또는 상기 제2 합성 구조의 대향 층은 열 전달 유체 유동 수단을 포함하는 것을 특징으로 하는 전력 전자 소자.
  2. 제1항에 있어서, 상기 반도체 회로에 대향하는 상기 층은 반도체 재료, 특히 실리콘으로 이루어지는 것을 특징으로 하는 전력 전자 소자.
  3. 제2항에 있어서, 상기 반도체 회로에 대향하는 상기 반도체 층은 함께 조립되는 제1 및 제2 웨이퍼 - 상기 웨이퍼들 중 적어도 하나는 그루브들을 가짐 -를 포함하며, 상기 열 전달 유체 유동 수단은 상기 반도체 회로에 대향하는 상기 층에 관통로를 포함하며, 상기 관통로는 상기 웨이퍼들 간의 형상 협조에 의해 형성되는 것을 특징으로 하는 전력 전자 소자.
  4. 제3항에 있어서, 상기 웨이퍼들은 각각의 그루브 열을 가지며, 상기 관통로는 상기 2개의 웨이퍼의 접합면의 각 대향 측 상의 상기 대향 그루브들 간의 형상 협조에 의해 형성되는 것을 특징으로 하는 전력 전자 소자.
  5. 제4항에 있어서, 상기 관통로는 육각형 단면을 갖는 것을 특징으로 하는 전력 전자 소자.
  6. 제1항에 있어서, 상기 반도체 회로에 대향하는 상기 층은 금속 재료로 이루어진 것을 특징으로 하는 전력 전자 소자.
  7. 제6항에 있어서, 상기 열 전달 유체 유동 수단은 상기 전력 반도체 회로에 대향하는 상기 금속층의 말단면(distal face) 상으로 개구(open)된 것을 특징으로 하는 전력 전자 소자.
  8. 제7항에 있어서, 상기 열 전달 유체 유동 수단은 상기 반도체 회로에 대향하는 상기 금속층의 적어도 한 디멘전(dimension)의 적어도 일부분에 걸쳐 연장되는 적어도 하나의 관통로를 포함하는 것을 특징으로 하는 전력 전자 소자.
  9. 제1항에 있어서, 상기 단자들은 적어도 하나의 주석-납-은 돌기부(boss)를 납땜함으로써 상기 제2 합성 구조의 상기 평면 어레이에 부착되는 것을 특징으로 하는 전력 전자 소자.
  10. 제9항에 있어서, 상기 단자들은 상기 돌기부에 접착된 코팅, 특히 티타늄-니켈-금 증착물에 의해서 상기 돌기부와 분리되는 것을 특징으로 하는 전력 전자 소자.
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