KR20000033155A - Semiconductor package and method for manufacturing the same - Google Patents
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Abstract
Description
본 발명은 반도체패키지 및 그 제조방법에 대한 것으로, 더욱 상세하게는 반도체칩이 반도체칩탑재판에 부착된 상태에서 리드(또는 볼랜드)가 반도체칩의 하부에 위치하도록 구성되는 칩사이즈형 반도체패키지 및 그 제조방법의 개량에 관한 것이다.The present invention relates to a semiconductor package and a manufacturing method thereof, and more particularly, to a chip size semiconductor package configured such that a lead (or borland) is positioned below the semiconductor chip while the semiconductor chip is attached to the semiconductor chip mounting plate. The improvement of the manufacturing method is related.
일반적으로, 반도체패키지는 그 내부에 반도체칩을 비롯한 고밀도의 회로를 내장하게 되는 관계로 외부환경(외력, 먼지, 습기, 전기적 열적 부하 등)으로부터 회로를 보호하고 반도체칩의 성능을 극대화하기 위하여 금속재질의 리드프레임이나 회로패턴이 실장된 플라스틱 스트립자재를 이용해 신호의 입출력단자를 형성하고 봉지수단(몰드컴파운드에 의한 성형화 또는 코팅화)으로 패키지성형한 납작한 형태의 구조(표면실장형)를 취하게 된다.In general, semiconductor packages have high-density circuits, including semiconductor chips, inside them, so that the circuits are protected from the external environment (external force, dust, moisture, electrical thermal loads, etc.) to maximize the performance of semiconductor chips. Signal input and output terminals are formed by using a lead strip of material or plastic strip material on which circuit patterns are mounted, and a flat structure (surface mount type) is packaged by encapsulation means (molding or coating by molding compound). Done.
한편, 근자 전자기기의 고성능화와 더불어 휴대용화가 진행됨에 따라 이러한 전자기기에 사용되는 반도체패키지 또한 고집적화, 초경량화, 소형화, 박형화되는 경향으로 이미 패키지의 양측(또는 사방)으로 리드를 형성한 반도체패키지 구조에서 패키지의 하면에 솔더볼(Solder Ball)을 형성한 BGA(Ball Grid Array) 반도체패키지의 출현을 보게 되었다.On the other hand, as high-performance electronic devices become more portable and more portable, semiconductor packages used in such electronic devices also tend to be highly integrated, ultra light, miniaturized, and thin, and have a semiconductor package structure in which leads are formed on both sides (or four sides) of the package. Saw the advent of BGA (Ball Grid Array) semiconductor packages with solder balls on the bottom of the package.
그러나, 이러한 BGA반도체패키지는 회로기판이 고가이고 반도체칩의 크기에 비해 기판의 크기가 훨씬 큰 구조로 이루어지기 때문에 반도체패키지를 칩사이즈로 초소형화 하는데 에는 여전히 한계가 있었다.However, such a BGA semiconductor package has a limitation in miniaturizing the semiconductor package to the chip size because the circuit board is expensive and the structure of the substrate is much larger than the size of the semiconductor chip.
한편, 이러한 칩사이즈 형태의 초소형 반도체패키지의 출현을 가능케 해 준 것이 본 출원인이 개발한 리드 엔드 그리드 어레이형 리드프레임을 이용한 반도체패키지이다.On the other hand, it is the semiconductor package using the lead end grid array type lead frame developed by the present applicant to enable the emergence of such a micro-sized semiconductor package of the chip size.
즉, 도1의 예시와 같이 길이가 길고 짧게 교호적으로 정열(어레이)되고 끝단 부에는 볼랜드(3)를 형성한 다수개의 리드(4)를 사각형태로 정열(어레이)시킴과 동시에 그 중앙부에 반도체칩탑재판(2)을 구비한 리드프레임에 반도체칩(1)을 부착함으로써 반도체칩탑재판(2) 위에 부착되는 반도체칩(1)의 하부에 리드(또는 볼랜드)가 위치하도록 하여 반도체패키지를 거이 칩사이즈 형태로 제조할 수가 있는 것이다.That is, as shown in FIG. 1, a plurality of leads 4 having a long length and short alternating arrangement (array) and end portions having borland 3 are arranged in a square shape and at the center thereof. By attaching the semiconductor chip 1 to the lead frame provided with the semiconductor chip mounting plate 2, the semiconductor package 1 is placed so that the lead (or borland) is positioned under the semiconductor chip 1 attached to the semiconductor chip mounting plate 2. It can be manufactured in the form of chip size.
따라서, 이러한 칩사이즈 형태의 종래 반도체패키지는 구조상 반도체칩탑재판(2) 위에 부착된 반도체칩(1)의 하부에 리드(4; 또는 볼랜드(3))들이 위치하게 되므로, 매우 작은 크기의 반도체칩탑재판(2)에 전도성접착제(5; 에폭시)를 바르고 그 위에 상대적으로 크기가 큰 반도체칩(1)을 부착하는 과정에서 반도체칩(1)이 기울어질 경우 반도체칩(1)의 밑면 일부 영역이 그 하부의 리드(4)에 접촉이 될 개연성이 있음은 물론, 봉지제(몰드컴파운드)에 의한 성형시에도 몰드캐비티에 봉지제가 충진되는 과정에서 충진압에 의하여 볼랜드(3) 및 리드(4)가 위쪽으로 들릴 경우 자칫 반도체칩(1) 밑면과의 접촉 개연성이 있을 수 있는 것이다. 또한 작업자들의 자재(리드프레임) 취급 시 부주의로 인한 자재의 변형에 의해 리드(4)가 반도체칩(1)의 밑면에 접촉될 가능성도 배제할 수 없는 것이다. 그런데, 상기 반도체칩(1)은 완전한 절연물질이 아닌 반도체의 물성을 갖고 있는 실리콘재질로 구성되어 있기 때문에 반도체칩(1)의 밑면에 특정 리드(4)가 접촉이 되어 있을 때에는 타 리드와의 쇼트(Short)를 유발시켜 장치의 기능에라를 유발시키거나 혹은 완전 쇼트되지는 않을 지라도 미세전류의 누전현상이 발생하여 최상의 품질을 얻을 수 없게 되는 등 반도체패키지의 신뢰성에 악영향을 미치게 되는 원인을 제공해 왔었다.Therefore, the conventional semiconductor package in the form of a chip size has a structure of very small size because the leads 4 (or the borland 3) are located under the semiconductor chip 1 attached on the semiconductor chip mounting plate 2 in structure. Part of the bottom surface of the semiconductor chip 1 when the conductive chip (5; epoxy) is applied to the chip mounting plate 2 and the semiconductor chip 1 is tilted in the process of attaching a relatively large semiconductor chip 1 thereon. Not only is the region likely to come into contact with the lid 4 of the lower portion thereof, but also the borland 3 and the lid (3) by the filling pressure in the process of filling the mold cavity with the sealing agent even during molding with the sealing agent (molded compound). If 4) is lifted upward, there is a possibility of contact with the bottom of the semiconductor chip 1. In addition, it is not possible to exclude the possibility that the lead 4 is in contact with the bottom surface of the semiconductor chip 1 due to inadvertent deformation of the material (lead frame) of workers. However, since the semiconductor chip 1 is made of a silicon material having the physical properties of the semiconductor rather than a completely insulating material, when the specific lead 4 is in contact with the bottom of the semiconductor chip 1, It causes short-circuits to cause device malfunction, or even if not completely short-circuited, a short circuit of microcurrent occurs, resulting in a bad effect on the reliability of the semiconductor package. Came.
이에, 본 발명에서는 반도체칩과 이 반도체칩의 하부에 위치하는 리드(볼랜드 형성부위)들과의 사이에 절연수단을 강구한다면 반도체칩과의 접촉으로 기인한 전기적인 쇼트문제를 완전히 해결할 수 있다는 점에 착안하여 새로운 구성의 칩사이즈형 반도체패키지를 발명하게 된 것으로써,Therefore, in the present invention, if an insulating means is provided between the semiconductor chip and the leads (boring portions) formed under the semiconductor chip, the electrical short problem caused by contact with the semiconductor chip can be completely solved. The inventors of the present invention have invented a chip size semiconductor package with a new configuration.
본 발명의 목적은 칩사이즈형 반도체패키지를 형성함에 있어서 반도체칩과 그 하부에 위치하는 리드(또는 볼랜드)와의 사이에 전기적 쇼트를 차폐하는 절연수단을 구비한 칩사이즈형 반도체패키지 및 그 제조방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a chip-size semiconductor package and a method for manufacturing the same, comprising insulating means for shielding an electrical short between the semiconductor chip and a lead (or a borland) located below the semiconductor chip. To provide.
도 1은 종래 칩사이즈형 반도체패키지의 구성도1 is a configuration diagram of a conventional chip size semiconductor package
도 2 ∼ 도 5는 본 발명의 실시예를 보여 주는 칩사이즈형 반도체패키지의 구성도로써,2 to 5 are configuration diagrams of a chip size semiconductor package showing an embodiment of the present invention.
도 2는 리드(또는 볼랜드) 위에 절연테이프를 붙이고 그 위에 반도체칩을 부착한 상태를 보여 주는 칩사이즈형 반도체패키지의 구성도2 is a configuration diagram of a chip size semiconductor package showing a state in which an insulating tape is attached to a lead (or borland) and a semiconductor chip is attached thereto.
도 3a는 리드(또는 볼랜드) 위에 액상절연물질을 도포하여 경화시킨 후 그 위에 반도체칩을 부착한 상태를 보여 주는 칩사이즈형 반도체패키지의 구성도3A is a configuration diagram of a chip size semiconductor package showing a state in which a liquid crystal insulating material is coated and cured on a lead (or borland) and then a semiconductor chip is attached thereto.
도 3b는 리드(또는 볼랜드) 및 반도체칩탑재판에 액상절연접착제를 바른 후 그 위에 반도체칩을 올려놓고 이를 경화시켜 반도체칩을 부착한 상태를 보여 주는 칩사이즈형 반도체패키지의 구성도3B is a configuration diagram of a chip size semiconductor package showing a state in which a liquid insulating adhesive is applied to a lead (or borland) and a semiconductor chip mounting plate, and then the semiconductor chip is placed thereon and cured to attach the semiconductor chip.
도 4는 반도체칩의 밑면에 액상의 절연물질을 도포하여 경화시킨 후 반도체칩탑재판에 전도성접착제를 바르고 상기 반도체칩을 부착한 상태를 보여 주는 칩사이즈형 반도체패키지의 구성도4 is a configuration diagram of a chip size semiconductor package showing a state in which a conductive adhesive is applied to a semiconductor chip mounting plate and the semiconductor chip is attached after curing a liquid insulating material on the bottom surface of the semiconductor chip.
도 5는 반도체칩의 밑면에 액상절연접착제를 바른 후 리드프레임에 반도체칩을 부착하는 상태를 보여 주는 칩사이즈형 반도체패키지의 구성도5 is a configuration diagram of a chip size semiconductor package showing a state in which a semiconductor chip is attached to a lead frame after applying a liquid insulating adhesive to a bottom surface of the semiconductor chip;
(도면의 주요부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
1 : 반도체칩 2 : 반도체칩탑재판1: semiconductor chip 2: semiconductor chip mounting board
3 : 볼랜드 4 : 리드3: Borland 4: Lead
5 : 전도성접착제(에폭시) 11 : 절연테이프5: conductive adhesive (epoxy) 11: insulating tape
12 : 절연물질 13 : 절연접착물질12: insulating material 13: insulating adhesive material
14 : 절연물질 15 : 절연접착물질14: insulating material 15: insulating adhesive material
상기와 같은 목적을 달성하기 위한 본 발명의 칩사이즈형 반도체패키지 및 그 제조방법은 다음과 같은 특징을 제공한다.The chip size semiconductor package of the present invention and its manufacturing method for achieving the above object provides the following features.
반도체칩탑재판(2)에 전도성접착제(5)를 도포하여 그 위에 반도체칩(1)을 부착하되, 상기 반도체칩(1)의 하부에 볼랜드(3)와 리드(4)가 위치하도록 한 칩사이즈형 반도체패키지에 있어서,A chip in which the conductive adhesive 5 is applied to the semiconductor chip mounting plate 2 to attach the semiconductor chip 1 thereon, and the borland 3 and the lead 4 are positioned below the semiconductor chip 1. In the size-type semiconductor package,
반도체칩탑재판(2)에 부착되는 반도체칩(1)과 이 반도체칩(1)의 하부에 위치하는 볼랜드(3) 및 리드(4)의 사이에 전기적인 쇼트를 방지하기 위한 절연수단을 마련하는 것을 특징으로 한다.Insulation means for preventing electrical short between the semiconductor chip 1 attached to the semiconductor chip mounting plate 2 and the ball lands 3 and the leads 4 positioned under the semiconductor chip 1 are provided. Characterized in that.
따라서, 본 발명에 의하면 볼랜드(3)와 리드(4)에 도포되는 절연수단 또는 반도체칩(2)의 밑면에 도포되는 절연수단을 통하여 반도체칩(2)과 리드(4)와의 접촉으로 발생하는 전기적 쇼트를 예방함으로써 반도체패키지의 품질향상과 신뢰성 제고의 효과를 얻게 되는 것이다.Therefore, according to the present invention, the semiconductor chip 2 and the lead 4 are generated by the insulating means applied to the borland 3 and the lead 4 or the insulating means applied to the bottom surface of the semiconductor chip 2. By preventing electrical shorts, the quality of semiconductor packages is improved and the reliability is improved.
(실시예)(Example)
이하, 본 발명을 첨부된 예시도면을 통해 보다 구체적으로 설명하면 다음과 같다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
도2∼도5는 본 발명의 실시예를 보여 주는 칩사이즈형 반도체패키지의 구성도를 나타낸 것으로,2 to 5 show a configuration of a chip size semiconductor package showing an embodiment of the present invention.
도2는 리드프레임을 구성하는 볼랜드(3) 및 리드(4) 위에 전기적 절연수단으로서 절연테이프(11)를 붙여서 이 절연테이프(11)에 의해서 반도체칩(1)과 리드(4)와의 전기적 절연이 이루어지도록 한 상태를 보여 주는 예시도이다.2 shows an insulating tape 11 as an electrical insulating means on the ball land 3 and the lead 4 constituting the lead frame, and the insulating tape 11 electrically insulates the semiconductor chip 1 from the lead 4. This is an exemplary view showing a state to be made.
즉, 리드프레임에 구비된 볼랜드(3)와 리드(4) 위에 전기적 절연수단인 절연테이프(11)를 접착하고, 반도체칩(1)을 전도성접착제(5)를 사용하여 반도체칩탑재판(2) 위에 부착함으로써 반도체칩(1)의 가장자리 밑면이 볼랜드(3)와 리드(4) 위에 접촉되더라고 볼랜드(3)와 리드(4) 위에 접착된 절연테이프(11)에 의해 반도체칩(1)과의 완전 차폐가 이루어져 전기적 쇼트를 방지할 수 있는 것이다.That is, the insulating tape 11, which is an electrical insulation means, is adhered on the ball land 3 and the lead 4 provided in the lead frame, and the semiconductor chip mounting plate 2 is formed by using the conductive adhesive 5 as the semiconductor chip 1. The bottom surface of the edge of the semiconductor chip 1 is contacted over the borland 3 and the lid 4 by the insulating tape 11 adhered to the borland 3 and the lid 4 even though the bottom surface of the semiconductor chip 1 is attached thereto. Complete shielding of the overheating can prevent electrical short.
상기 절연테이프(11)는 볼랜드(3)와 리드(4)들 전체적으로 덮을 수 있도록 사각띠 형태로 접착될 수도 있고, 또한 볼랜드(3)와 리드(4)를 부분적으로 덮을 수 있도록 접착될 수가 있다.The insulating tape 11 may be bonded in the form of a rectangular band so as to cover the ball lands 3 and the leads 4 as a whole, or may be bonded to partially cover the ball lands 3 and the leads 4. .
따라서, 볼랜드(3)와 리드(4)에 절연수단인 절연테이프(11)가 접착되는 관계로 리드(4)가 직접 반도체칩(1)의 밑면에 전기적으로 접촉되는 것을 막을 수 있으며, 또한 리드(4)가 옆으로 밀리거나 쏠리는 현상을 사전에 예방할 수 있는 것이다.Therefore, since the insulating tape 11 serving as the insulating means is adhered to the borland 3 and the lead 4, the lead 4 can be prevented from being directly in contact with the underside of the semiconductor chip 1. It is possible to prevent the phenomenon that (4) is pushed to the side or tilted in advance.
도 3a는 볼랜드(3)와 리드(4)들 위에 절연수단으로서의 액상의 절연물질(12)을 도포하여 경화시킨 후 통상과 같이 반도체칩(1)을 부착한 상태를 예시한 것이다.FIG. 3A illustrates a state in which the semiconductor chip 1 is attached as usual after applying and curing a liquid insulating material 12 as an insulating means on the borland 3 and the leads 4.
즉, 리드프레임을 구성하는 볼랜드(3)와 리드(4) 위에 전기적 절연수단인 액상의 절연물질(12)을 프린팅(Printing) 하거나 혹은 디스펜싱(Dispensing) 하는 방법으로 도포하고, 이를 오븐에 넣어 경화(Cure)시키거나 기타 굳히는 방법을 통해 리드(4)들이 서로 견고히 붙도록 한다. 그런 다음 통상과 같이 반도체칩(1)을 전도성접착제(5)를 사용하여 반도체칩탑재판(2) 위에 부착함으로써 반도체칩(1)의 가장자리 밑면이 볼랜드(3)와 리드(4) 위에 도포되어 경화 접착된 절연물질(12)에 의해 완전하게 차폐되므로 전기적 쇼트를 방지할 수 있는 것이다.That is, the liquid insulating material 12, which is an electrical insulation means, is printed or dispensed on the borland 3 and the lead 4 constituting the lead frame, and put into the oven. By curing or otherwise hardening, the leads 4 are firmly attached to each other. Then, as usual, the semiconductor chip 1 is attached onto the semiconductor chip mounting plate 2 using the conductive adhesive 5 so that the bottom surface of the edge of the semiconductor chip 1 is applied onto the borland 3 and the lead 4. Since it is completely shielded by the cured adhesive insulating material 12 it is possible to prevent the electrical short.
따라서, 볼랜드(3)와 리드(4)에 절연수단인 절연물질(12)이 도포 경화되어 있는 관계로 리드(4)가 직접 반도체칩(1)의 밑면에 전기적으로 접촉되는 것을 막을 수 있으며, 또한 리드(4)가 옆으로 밀리거나 쏠리는 현상을 사전에 예방할 수 있는 것이다.Therefore, since the insulating material 12, which is an insulating means, is applied and cured to the borland 3 and the lead 4, the lead 4 can be prevented from directly contacting the bottom surface of the semiconductor chip 1, In addition, the lead 4 can be prevented from being pushed to the side or pulled out in advance.
도3b는 리드(4) 및 반도체칩탑재판(2) 위에 액상의 절연접착물질(13)을 바른 후 그 위에 바로 반도체칩(1)을 올려놓고 이를 경화시켜 반도체칩(1)을 부착한 상태를 예시한 것이다.3B shows a state in which a liquid insulating adhesive material 13 is applied on the lead 4 and the semiconductor chip mounting plate 2, and then the semiconductor chip 1 is directly placed thereon and cured to attach the semiconductor chip 1. It is an example.
즉, 리드프레임을 구성하는 반도체칩탑재판(2)과 볼랜드(3)와 리드(4) 위에 전기적 절연수단인 액상의 절연접착물질(13)을 프린팅(Printing) 하거나 혹은 디스펜싱(Dispensing) 하는 방법으로 도포하고, 이 절연접착물질(13)이 굳기 전에 그 위에 반도체칩(1)을 올려놓고, 이를 오븐에 넣어 경화(Cure)시키거나 기타 굳히는 방법을 통해 반도체칩(1)이 반도체칩탑재판(2)과 볼랜드(3)및 리드(4)에 견고히 부착되도록 함으로써 종래와 같이 전도성접착제(5)를 이용하여 반도체칩(1)을 붙이는 과정을 생략할 수 있어 전도성접착제(5)의 사용량 조절을 위한 시간 및 인건비를 절약할 수 있는 것이며, 동시에 반도체칩(1)의 가장자리 밑면이 볼랜드(3)와 리드(4) 위에 도포된 절연접착물질(13)에 의해 완전하게 차폐되므로써 전기적인 쇼트를 방지할 수 있는 것이다.That is, printing or dispensing a liquid insulating adhesive material 13, which is an electrical insulation means, on the semiconductor chip mounting plate 2, the borland 3, and the lead 4 constituting the lead frame. The semiconductor chip 1 is placed on the semiconductor chip 1 by applying a method and placing the semiconductor chip 1 thereon before the insulating adhesive material 13 is solidified and placing it in an oven to cure or harden it. By firmly attaching to the plate 2, the borland 3 and the lead 4, the process of attaching the semiconductor chip 1 using the conductive adhesive 5 can be omitted as in the related art, so that the amount of the conductive adhesive 5 is used. It is possible to save time and labor costs for the adjustment, and at the same time, the electrical underside of the edge of the semiconductor chip 1 is completely shielded by the insulating adhesive material 13 applied on the borland 3 and the lid 4. It can prevent.
따라서, 볼랜드(3)와 리드(4)에 절연수단인 절연접착물질(13)이 도포되어 있는 관계로 리드(4)가 직접 반도체칩(1)의 밑면에 전기적으로 접촉되는 것을 막을 수 있으며, 또한 리드(4)가 옆으로 밀리거나 쏠리는 현상을 사전에 예방할 수 있는 것이다.Therefore, since the insulating adhesive material 13 serving as the insulating means is applied to the borland 3 and the lead 4, the lead 4 can be prevented from directly contacting the bottom surface of the semiconductor chip 1. In addition, the lead 4 can be prevented from being pushed to the side or pulled out in advance.
도4는 반도체칩(1)의 밑면에 액상의 절연물질(14)을 도포하여 경화시킨 후 반도체칩탑재판(2)에 전도성접착제(5)를 바르고 상기 반도체칩(1)을 부착한 상태를 예시한 것이다.4 shows a state in which a conductive adhesive 5 is applied to the semiconductor chip mounting plate 2 and the semiconductor chip 1 is attached to the bottom surface of the semiconductor chip 1 by curing the liquid insulating material 14. It is illustrated.
즉, 웨이퍼 상태에서 웨이퍼 밑면을 잘 연마한 후 웨이퍼를 보호하기 위해 입혀 놓은 테이프를 제거하기 전에 연마된 웨이퍼의 밑면을 절연수단으로서의 절연물질(14; 폴리아이미드 등)을 스핀코팅(Spin Coating), 덕트블레이드(Duct Blade), 스프레이(Spray), 디스펜싱(Dispensing) 혹은 프린팅(Printing) 방법 등을 이용, 도포한 후, 이를 오븐에 넣어 경화(Cure)시키거나 기타 굳히는 방법을 통해 웨이퍼의 밑면에 절연물질(14)이 부착되는 것이다. 이렇게 밑면에 절연물질(14)이 부착된 웨이퍼를 통상의 방법으로 소잉함으로써 밑면에 절연물질(14)이 부착된 낱개의 반도체칩(1)이 만들어진다. 따라서 이 반도체칩(1)을 전도성접착제(5)를 사용하여 리드프레임의 반도체칩탑재판(2) 위에 부착하게 되면 반도체칩(1)의 가장자리 밑면이 볼랜드(3)와 리드(4)에 접촉되더라도 반도체칩(1)의 밑면에 접착되어 있는 절연물질(14)에 의해 전기적으로 완전 차폐된 상태가 되므로 쇼트를 방지할 수 있는 것이다.In other words, after polishing the bottom of the wafer well in the wafer state and before removing the coated tape to protect the wafer, spin coating the insulating material 14 (polyimide, etc.) as an insulating means on the bottom of the polished wafer. Using the duct blade, spray, dispensing, or printing method, apply it to the oven and cure or otherwise harden it to the bottom of the wafer. The insulating material 14 is attached to. Thus, by sawing the wafer with the insulating material 14 attached to the bottom in a conventional manner, the individual semiconductor chips 1 with the insulating material 14 attached to the bottom are made. Therefore, when the semiconductor chip 1 is attached onto the semiconductor chip mounting plate 2 of the lead frame using the conductive adhesive 5, the bottom surface of the semiconductor chip 1 contacts the borland 3 and the lead 4. Even if the semiconductor chip 1 is electrically shielded by the insulating material 14 adhered to the bottom surface of the semiconductor chip 1, the short can be prevented.
따라서, 밑면에 절연물질(14)이 접착된 반도체칩(1)을 사용하게 되므로 볼랜드(3)와 리드(4)와의 전기적인 접촉을 막을 수 있는 것이다.Accordingly, since the semiconductor chip 1 having the insulating material 14 adhered to the bottom is used, electrical contact between the ball land 3 and the lead 4 can be prevented.
도5는 반도체칩(1)의 밑면에 액상의 절연접착물질(15)을 바른 후 리드프레임에 반도체칩(1)을 부착하는 상태를 예시한 것이다.FIG. 5 illustrates a state in which the semiconductor chip 1 is attached to the lead frame after applying the liquid insulating adhesive material 15 to the bottom surface of the semiconductor chip 1.
즉, 반도체칩(1)의 밑면에 절연수단으로서의 액상의 절연접착물질(15)을 도포하고 이 절연접착물질(15)이 굳기 전에 리드프레임을 구성하는 반도체칩탑재판(2)과 볼랜드(3)와 리드(4) 위에 부착하여 이를 오븐에 넣어 경화(Cure)시키거나 기타 굳히는 방법을 통해 반도체칩(1)이 반도체칩탑재판(2)과 볼랜드(3)및 리드(4)에 견고히 부착되도록 함으로써 종래와 같이 전도성접착제(5)를 이용하여 반도체칩(1)을 붙이는 과정을 생략할 수 있어 전도성접착제(5)의 사용량 조절을 위한 시간 및 인건비를 절약할 수 있는 것이며, 동시에 볼랜드(3)와 리드(4)가 반도체칩(1)의 밑면에 접착되어 있는 절연접착물질(15)에 의해 완전하게 전기적으로 차폐되므로써 쇼트를 방지할 수 있는 것이다.That is, the semiconductor chip mounting plate 2 and the borland (3) constituting a lead frame are applied to the bottom surface of the semiconductor chip 1 by applying a liquid insulating adhesive material 15 as an insulating means, and before the insulating adhesive material 15 is hardened. ), The semiconductor chip 1 is firmly attached to the semiconductor chip mounting plate 2, the borland 3, and the lead 4 by attaching it on the lid and the lead 4, and putting it in an oven to cure or harden. By attaching the semiconductor chip 1 using the conductive adhesive 5 as in the related art, time and labor costs for adjusting the amount of the conductive adhesive 5 can be saved. ) And the lead 4 are completely electrically shielded by the insulating adhesive material 15 adhered to the bottom surface of the semiconductor chip 1, so that the short can be prevented.
따라서, 반도체칩(1)의 밑면에 도포되는 절연수단으로서의 절연접착물질(15)에 의해서 반도체칩(1)과 리드(4)가 접착되는 관계로 전기적인 접촉되는 것을 막을 수 있고, 동시에 볼랜드(3) 및 리드(4)가 옆으로 밀리거나 쏠리는 현상을 사전에 예방할 수 있는 것이다.Therefore, it is possible to prevent the electrical contact between the semiconductor chip 1 and the lead 4 by the insulating adhesive material 15 serving as the insulating means applied to the bottom surface of the semiconductor chip 1, and at the same time, the borland ( 3) and the lead 4 can be prevented in advance to push the side or pull.
이와 같이, 본 발명에 의하면 반도체칩(1)과 리드프레임을 구성하는 볼랜드(3) 및 리드(4)의 사이에 전기적 절연수단이 마련됨으로써 반도체칩(1)에 리드(4)가 전기적으로 접촉되는 것을 막을 수 있고, 리드(4)가 옆으로 밀리거나 쏠리는 현상을 사전에 예방할 수 있어 궁극적으로 반도체패키지의 품질향상 및 신뢰성 보장 효과를 얻을 수 있는 것이다.As described above, according to the present invention, since the electrical insulation means is provided between the semiconductor chip 1 and the ball lands 3 and the leads 4 constituting the lead frame, the leads 4 are in electrical contact with the semiconductor chip 1. It can be prevented, and the lead 4 can be prevented from being pushed to the side or in advance, and ultimately, the quality improvement and reliability guarantee effect of the semiconductor package can be obtained.
이상에서 설명한 것은 본 발명에 의한 반도체패키지의 구조 및 그 제조방법을 설명하기 위한 하나의 실시예에 불과한 것이며, 본 발명은 상기한 실시예에 한정하지 않고 이하의 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.What has been described above is only one embodiment for explaining the structure and manufacturing method of the semiconductor package according to the present invention, the present invention is not limited to the above-described embodiment and the gist of the present invention claimed in the following claims Various changes can be made by those skilled in the art without departing from the scope of the present invention.
Claims (14)
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980049887A KR100308394B1 (en) | 1998-11-20 | 1998-11-20 | Semiconductor Package and Manufacturing Method_ |
| US09/444,035 US6448633B1 (en) | 1998-11-20 | 1999-11-19 | Semiconductor package and method of making using leadframe having lead locks to secure leads to encapsulant |
| JP11330293A JP2000164788A (en) | 1998-11-20 | 1999-11-19 | Lead frame for semiconductor package and semiconductor package using the lead frame and its manufacture |
| US10/152,945 US6825062B2 (en) | 1998-11-20 | 2002-05-22 | Semiconductor package and method of making using leadframe having lead locks to secure leads to encapsulant |
| US10/667,227 US7057280B2 (en) | 1998-11-20 | 2003-09-18 | Leadframe having lead locks to secure leads to encapsulant |
| US11/365,246 US7564122B2 (en) | 1998-11-20 | 2006-03-01 | Semiconductor package and method of making using leadframe having lead locks to secure leads to encapsulant |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980049887A KR100308394B1 (en) | 1998-11-20 | 1998-11-20 | Semiconductor Package and Manufacturing Method_ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000033155A true KR20000033155A (en) | 2000-06-15 |
| KR100308394B1 KR100308394B1 (en) | 2001-12-17 |
Family
ID=19559094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980049887A KR100308394B1 (en) | 1998-11-20 | 1998-11-20 | Semiconductor Package and Manufacturing Method_ |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100308394B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112652544A (en) * | 2020-12-22 | 2021-04-13 | 长电科技（滁州）有限公司 | Packaging structure and forming method thereof |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08148603A (en) * | 1994-11-22 | 1996-06-07 | Nec Kyushu Ltd | Ball grid array type semiconductor device and manufacture thereof |
| JPH08241940A (en) * | 1995-03-03 | 1996-09-17 | Hitachi Ltd | Semiconductor device and its manufacture |
-
1998
- 1998-11-20 KR KR1019980049887A patent/KR100308394B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112652544A (en) * | 2020-12-22 | 2021-04-13 | 长电科技（滁州）有限公司 | Packaging structure and forming method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100308394B1 (en) | 2001-12-17 |
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|
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