KR100357880B1 - Printed Circuit Board for Semiconductor Packages - Google Patents
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Abstract
볼 그리드 어레이 반도체 패키지용 정전 제거형 인쇄회로기판은, 수지 기판과, 그 상하면에 소정의 회로 패턴을 이루는 다수의 도전성 트레이스와, 수지 기판 상면 중앙부의 반도체칩 탑재부와, 수지 기판 상면 및 하면의 회로 패턴을 전기적으로 연결하는 다수의 도전성 비아홀과, 수지 기판 상면의 다수의 도전성 트레이스의 반도체칩 탑재부에 인접한 단부 및 수지 기판 하면의 다수의 도전성 트레이스 각각의 솔더볼이 융착되는 부분인 솔더볼 랜드를 제외한 상하면의 회로 패턴상에 코팅되어 다수의 도전성 트레이스 상호간을 절연 및 보호하는 솔더 마스크와, 그라운드용 비아홀 및 그라운드용 트레이스와 전기적으로 연결되어 몰딩시 몰드와 당접되는 그라운드용 전도성 잉크층으로 구성되며, 반도체 패키지로의 수지 몰딩시 고온고압의 용융된 몰딩 수지의 유입에 의하여 발생되는 정전하를 몰드로 즉시 방출시킬 수가 있으므로, 정전하의 축적에 따른 급격한 정전 방전에 의한 반도체 칩의 손상을 효과적으로 방지할 수 있다.The static elimination printed circuit board for a ball grid array semiconductor package includes a resin substrate, a plurality of conductive traces forming a predetermined circuit pattern on the upper and lower surfaces thereof, a semiconductor chip mounting portion in the center of the upper and lower surfaces of the resin substrate, and upper and lower circuits of the resin substrate. The upper and lower surfaces of the upper and lower surfaces except for a plurality of conductive via holes for electrically connecting the pattern, and solder ball lands, which are soldered portions of the end portions adjacent to the semiconductor chip mounting portions of the plurality of conductive traces on the upper surface of the resin substrate and the plurality of conductive traces on the lower surface of the resin substrate. It consists of a solder mask coated on a circuit pattern to insulate and protect a plurality of conductive traces, and a conductive ink layer for ground that is electrically connected to ground via holes and ground traces and contacts the mold during molding. High Temperature and High Pressure Molten in Resin Molding Because the static charge generated by the grinding of the resin flowing into the mold can not be released immediately, it is possible to prevent damage to the semiconductor chip by a sudden discharge of the accumulated electrostatic under electrostatic effectively.
Description
본 발명은 반도체 패키지용 인쇄회로기판에 관한 것이며, 더욱 상세하게는, 반도체 패키지로의 수지 몰딩시 정전하(static charge)의 축적을 방지함으로써 급격한 정전 방전(static discharge)에 의한 반도체 칩의 손상을 효과적으로 방지할 수 있는 볼 그리드 어레이 반도체 패키지용 정전 제거형(static eliminating) 인쇄회로기판에 관한 것이다..BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a printed circuit board for a semiconductor package, and more particularly, to prevent damage of a semiconductor chip due to a sudden static discharge by preventing the accumulation of static charge during resin molding into a semiconductor package. A static eliminating printed circuit board for a ball grid array semiconductor package that can be effectively prevented.
최근, 반도체칩의 급속한 고집적 소형화 및 고성능화 추세에 따라 전자 기기나 가전 제품들도 소형화 및 고성능화되어 가고 있으므로, 이러한 추세에 따라 반도체 패키지에 있어서도 고집적 소형화 및 고성능화된 반도체 칩의 성능이 최적하게 구현될 수 있도록 우수한 전기적 성능, 고방열성 및 입출력 단자 수의 대용량화가 요구되고 있다.Recently, electronic devices and home appliances are becoming smaller and higher in accordance with the rapid and high integration and miniaturization of semiconductor chips. Accordingly, the performance of highly integrated and miniaturized and high-performance semiconductor chips can be optimally implemented in semiconductor packages. In order to achieve excellent electrical performance, high heat dissipation, and a large capacity of input / output terminals are required.
이러한 요구에 부응하여, 근년들어, 볼 그리드 어레이(BGA : Ball Grid Array) 반도체 패키지가 각광받고 있다. 이러한 BGA 반도체 패키지는 인쇄회로기판을 이용함으로써 전체적인 전기 회로의 길이를 단축시킬 수 있을 뿐만 아니라 파워나 그라운드 본딩 영역을 용이하게 도입할 수 있으므로 우수한 전기적 성능을 발현시키기에 용이하며, 입출력 단자수의 설계시 QFP(Quad Flat Package)의 경우보다 여유있는 간격으로 훨씬 많은 입출력 단자수를 제공할 수 있어서 패키지의 소형화에 적합한 장점을 갖고 있다.In response to these demands, in recent years, ball grid array (BGA) semiconductor packages have been in the spotlight. Such a BGA semiconductor package not only shortens the overall length of the electric circuit by using a printed circuit board, but also easily introduces power or ground bonding areas, thereby facilitating excellent electrical performance and designing the number of input / output terminals. Since QFP (Quad Flat Package) can provide a much larger number of input / output terminals at a more relaxed interval, it has the advantage that the package can be miniaturized.
도 4a 및 도 4b 는, 각각, 상기한 바와 같은 BGA 반도체 패키지의 제조에 이용되는 통상적인 인쇄회로기판(10′)의 평면도 및 저면도로서, 이를 참조하여 그 구조를 간단히 설명하기로 한다.4A and 4B are a plan view and a bottom view of a conventional printed circuit board 10 'used for manufacturing a BGA semiconductor package as described above, respectively, and the structure thereof will be briefly described with reference to the drawings.
통상적으로, 인쇄회로기판(10′)은, 열경화성 수지 기판(도 5 의 도면 부호 11)과, 수지 기판(11)의 상하면에 소정의 회로 패턴을 이루는 다수의 도전성 트레이스(12)와, 수지 기판(11) 상면 중앙부의 반도체칩 탑재부(16)와, 수지 기판(11) 상하면의 다수의 도전성 트레이스(12)를 상호간에 각각 전기적으로 연결하는 다수의 도전성 비아홀(13)과, 수지 기판(11) 하면의 다수의 도전성 트레이스(12)에 각각 형성되는 다수의 솔더볼 랜드(14)와, 수지 기판(11) 상면 일측 코너부로부터 반도체칩 탑재부(16)까지 용융된 몰딩 컴파운드의 유입로가 되는 도전성 금속 박막으로 형성되는 몰드 런너 게이트(17)와, 다수의 도전성 트레이스(12)의 반도체칩 탑재부(16)에 인접한 단부 및 솔더볼 랜드(14)를 제외한 전 영역상에 코팅되어 다수의 도전성 트레이스(12) 상호간을 절연시킴과 아울러 유해한 외부 환경으로부터 보호하는 비도전성인 솔더 마스크(15)로 구성된다.In general, the printed circuit board 10 ′ includes a thermosetting resin substrate (11 in FIG. 5), a plurality of conductive traces 12 forming a predetermined circuit pattern on the upper and lower surfaces of the resin substrate 11, and a resin substrate. (11) A plurality of conductive via holes 13 electrically connecting the semiconductor chip mounting portion 16 of the upper center portion, the plurality of conductive traces 12 on the upper and lower surfaces of the resin substrate 11 to each other, and the resin substrate 11. A plurality of solder ball lands 14 respectively formed on the plurality of conductive traces 12 on the lower surface and the conductive metal serving as an inflow path for the molten molding compound from one corner of the upper surface of the resin substrate 11 to the semiconductor chip mounting portion 16. A plurality of conductive traces 12 are coated on all regions except the solder ball lands 14 and the end portions adjacent to the semiconductor chip mounting portions 16 of the plurality of conductive traces 12 and the mold runner gate 17 formed of a thin film. Insulate each other In addition, non-jeonseongin is composed of a solder mask 15 to protect against harmful external environment.
여기서, 상기한 인쇄회로기판(10′)의 몰드 런너 게이트(17)는 소정의 그라운드용 도전성 트레이스(22)를 경유하여 반도체칩 탑재부(16) 외주연에 형성되는 그라운드용 링(25)에 전기적으로 연결되며, 반도체칩의 모든 그라운드부는 와이어에 의하여 그라운드용 링(25)에 전기적으로 연결된다. 이와 같이, 몰드 런너 게이트(17)에 반도체칩의 그라운드 신호를 전달하는 것에 의하여, 전압 강하 폭의 정밀 측정에 의한 도전성 트레이스(12)와 반도체칩의 와이어 본딩 불량 여부를 판정하거나 또는 공통의 그라운드 영역의 형성에 의한 회로 패턴의 최적한 확보가 가능하게 된다.Here, the mold runner gate 17 of the printed circuit board 10 ′ is electrically connected to the ground ring 25 formed at the outer circumference of the semiconductor chip mounting portion 16 via a predetermined ground conductive trace 22. All ground parts of the semiconductor chip are electrically connected to the ground ring 25 by a wire. As described above, the ground signal of the semiconductor chip is transmitted to the mold runner gate 17 to determine whether the conductive trace 12 and the semiconductor chip have poor wire bonding by the precise measurement of the voltage drop width or the common ground region. Optimum security of the circuit pattern by the formation of is possible.
도 4a 및 도 4b 중, 미설명 부호 18 은 스트립 형태의 인쇄회로기판(10′)을 장치내에서 용이하게 이송시키거나 고정시키기 위한 툴링 홀이고, 19 는 독립된 낱개의 반도체 패키지로 싱귤레이션(singulation)할 때의 기준점으로 이용되는 싱귤레이션용 홀이며, 19′는 싱귤레이션시의 가상 절단선이다.In FIG. 4A and FIG. 4B, reference numeral 18 denotes a tooling hole for easily transferring or fixing the strip-shaped printed circuit board 10 ′ in the apparatus, and 19 is singulation in a separate individual semiconductor package. The singulation hole is used as a reference point when the step is taken, and 19 'is a virtual cutting line at the time of singulation.
도 6 은 일반적인 인쇄회로기판(10′)에서의 비아홀(13) 인접 구조를 나타내는 단면도로서, 비스말레이미드트리아진(Bismaleimidetriazine)이나 폴리이미드(Polyimide)등과 같은 수지기판(11)의 상하면에 형성된 회로 패턴을 이루는 도전성 트레이스(12)에 비아홀(13)이 형성되고 비아홀(13)의 내면은 도전성 금속으로 코팅되며 도전성 트레이스(12)의 상면 및 비아홀(13)의 내부는 솔더마스크(15)가 적층 및 충진됨을 나타내고 있다. 여기서, 솔더볼 랜드(14)는 솔더마스크(15)에 의하여 영역 한정되며, 솔더볼 랜드(14)에는 외부 입출력 단자로서의 솔더볼(80)이 융착된다.FIG. 6 is a cross-sectional view showing a structure adjacent to a via hole 13 in a general printed circuit board 10 ', and is formed on upper and lower surfaces of a resin substrate 11 such as bismaleimide triazine, polyimide, or the like. Via holes 13 are formed in the conductive traces 12 forming a pattern, and inner surfaces of the via holes 13 are coated with a conductive metal, and a solder mask 15 is stacked on the upper surface of the conductive traces 12 and the inside of the via holes 13. And filled. Here, the solder ball land 14 is region-limited by the solder mask 15, and the solder ball land 14 is welded to the solder ball land 14 as an external input / output terminal.
위에서 설명한 바와 같은 일반적인 인쇄회로기판(10′)을 이용한 통상적인 볼 그리드 어레이 반도체 패키지(1)를 도 5 에 나타내며, 그 제조 방법을 통하여 그 구조를 간략히 설명하기로 한다.A typical ball grid array semiconductor package 1 using a general printed circuit board 10 'as described above is shown in FIG. 5, and the structure thereof will be briefly described through the manufacturing method thereof.
이미 앞에서 설명한 바와 같은 구조의 스트립 형태로 된 인쇄회로기판(10′)상의 각각의 반도체칩 탑재부(16)에 접착층(도면부호 미부여)을 개재하여 반도체칩(40)을 접착시키는 반도체칩 실장 단계후, 솔더마스크(15)가 코팅되어 있지 않은 도전성 트레이스(12)의 내측 단부와 반도체칩(40)을 전기적으로 연결하는 와이어 본딩 단계, 반도체칩(40) 및 와이어(50) 등을 외부 환경으로부터 보호하기 위한 수지 봉지부(70)를 형성시키는 몰딩 단계, 솔더볼 랜드(14)상에 외부 입출력 단자로서의 솔더볼(80)을 융착시키는 솔더볼 융착 단계 및, 스트립 형태로 된 인쇄회로기판(10′)상에 형성된 다수의 반도체 패키지를 소정의 크기로 절단하여 낱개의 완성된 반도체 패키지(1)로 분리하는 싱귤레이션 단계 등을 순차적으로 수행하는 것에 의하여, 도 5 에 나타낸 바와 같은 볼 그리드 어레이 반도체 패키지(1)가 구성된다.A semiconductor chip mounting step of adhering the semiconductor chip 40 to each semiconductor chip mounting portion 16 on the printed circuit board 10 'having a strip form as described above via an adhesive layer (not shown). Thereafter, the wire bonding step of electrically connecting the inner end of the conductive trace 12, which is not coated with the solder mask 15, and the semiconductor chip 40, the semiconductor chip 40, the wire 50, and the like are removed from the external environment. A molding step of forming a resin encapsulation part 70 for protection, a solder ball fusion step of fusion of the solder balls 80 as external input / output terminals on the solder ball lands 14, and a printed circuit board 10 'on a strip form. By sequentially performing a singulation step of cutting a plurality of semiconductor packages formed in the predetermined size to separate into a single completed semiconductor package 1, as shown in FIG. The ball grid array semiconductor package 1 is configured.
상기한 바와 같은 반도체 패키지(1)의 제조를 위한 여러 단계중 몰딩 단계는 도 7 에 나타낸 바와 같이 상하부 몰드(30a,30b) 사이에 반도체칩(40)이 실장되고 와이어(50)가 본딩된 상태의 인쇄회로기판(10′)을 위치시켜 수행된다.In the molding step of manufacturing the semiconductor package 1 as described above, the semiconductor chip 40 is mounted between the upper and lower molds 30a and 30b and the wire 50 is bonded as shown in FIG. 7. Is performed by positioning the printed circuit board 10 '.
하부 몰드(30b)의 상면에는 인쇄회로기판(10′)을 위치시키기 위한 오목부(31′)가 형성되고, 상부 몰드(30a)에는 수지 봉지부(도 5 의 도면 부호 70)의 형상에 대응하는 형상의 오목부(31)가 형성되며, 상기한 상부 몰드(30a)의 오목부(31)를 이루는 면과 인쇄회로기판(10′)의 상면은 상하부 몰드(30a,30b) 계합시 인쇄회로기판(10′)상의 반도체칩(40) 및 도전성 와이어(50) 등이 위치하는 캐비티(34)를 형성한다. 캐비티(34)의 일측 코너부에는 용융된 몰딩 수지를 포트(미도시)로부터 캐비티(34)내로 주입시키기 위한 런너(32)가 상부 몰드(30a)에 형성되며, 런너(32)는 인쇄회로기판(10′)의 몰드 런너 게이트(도 4a의 도면 부호 17 참조)와 대응하는 위치에 형성된다. 가압 상태로 주입되는 용융된 몰딩 수지는 런너(32)를 통하여 캐비티(34)내로 유입, 경화되어 상기한 수지 봉지부(70)를 형성한다. 또한, 상부 몰드(30a)에는 다수의 툴링핀(도시하지 않음)이 형성되어 인쇄회로기판(10′)에 형성된 툴링홀(도 4a 및 4b 의 도면 부호 18)에 결합됨으로써 몰딩시 인쇄회로기판(10′)을 확실히 고정시킬 수 있도록 되어 있다.A concave portion 31 'is formed on the upper surface of the lower mold 30b to position the printed circuit board 10', and the upper mold 30a corresponds to the shape of the resin encapsulation portion (reference numeral 70 in FIG. 5). The concave portion 31 is formed, and the surface forming the concave portion 31 of the upper mold 30a and the upper surface of the printed circuit board 10 'are printed circuits when engaging the upper and lower molds 30a and 30b. The cavity 34 in which the semiconductor chip 40, the conductive wire 50, etc. on the board | substrate 10 'are located is formed. At one corner of the cavity 34, a runner 32 is formed in the upper mold 30a to inject molten molding resin into the cavity 34 from a port (not shown), and the runner 32 is a printed circuit board. It is formed at a position corresponding to the mold runner gate (see 17 in Fig. 4A) of (10 '). The molten molding resin injected in a pressurized state is introduced into the cavity 34 through the runner 32 and cured to form the resin encapsulation unit 70 described above. In addition, a plurality of tooling pins (not shown) are formed in the upper mold 30a to be coupled to the tooling holes (refer to reference numeral 18 of FIGS. 4A and 4B) formed in the printed circuit board 10 ′. 10 ') can be fixed securely.
여기서, 상부 몰드(30a)와 당접하는 인쇄회로기판(10′)의 상면 외곽부 및하부 몰드와 당접하는 인쇄회로기판(10′)의 저면은 비도전성인 솔더마스크(15)가 코팅되어 있으므로 상하부 몰드(30a,30b)와는 전기적으로 오픈되어 있다(솔더볼(80)이 융착되기 전 상태에서 솔더마스크(15)가 코팅되어 있지 않은 외부 노출 솔더볼랜드(14)는 솔더마스크(15) 표면 내측에 위치하므로 하부 몰드(30b)와는 직접 접촉하지 않으며, 이에 대해서는 도 6을 참조하기 바란다).Here, the upper and lower edges of the upper surface of the printed circuit board 10 ′ in contact with the upper mold 30 a and the lower surface of the printed circuit board 10 ′ in contact with the lower mold are coated with a non-conductive solder mask 15. (30a, 30b) are electrically open (externally exposed solder ball land 14, which is not coated with solder mask 15 in the state before solder ball 80 is fused, is located inside the surface of solder mask 15). There is no direct contact with the lower mold 30b, see FIG. 6).
몰딩 단계에 있어서, 고온고압의 용융된 몰딩 수지는 상부 몰드(30)의 런너(32)와 인쇄회로기판(10′)상의 몰드 런너 게이트(17)에 의하여 형성되는 통로를 따라 캐비티(34)내로 유입되며, 이때 용융된 몰딩 수지와 캐비티(34)내에 위치하는 인쇄회로기판(10′)상의 반도체 칩(40) 및 도전성 와이어(50) 등에 강하게 마찰된다. 따라서, 이러한 강한 마찰로 인해 반도체 칩(40), 도전성 와이어(50), 인쇄회로기판(10′)의 표면 등에는 정전기가 유도되어 많은 양의 정전하가 축적되는 현상이 필연적으로 발생한다.In the molding step, the molten molding resin of high temperature and high pressure is introduced into the cavity 34 along a passage formed by the runner 32 of the upper mold 30 and the mold runner gate 17 on the printed circuit board 10 '. In this case, the molten molding resin is strongly rubbed with the semiconductor chip 40, the conductive wire 50, and the like on the printed circuit board 10 ′ positioned in the cavity 34. Therefore, due to such strong friction, a phenomenon in which static electricity is induced on the surface of the semiconductor chip 40, the conductive wire 50, the printed circuit board 10 ', and the like, a large amount of static charge is inevitably generated.
종래와 같이 반도체 칩의 구동 전압이 높거나 허용되는 구동 전압의 오차가 큰 경우 또는 반도체 칩내의 회로 패턴이 비교적 미세하지 않은 경우에는 상기한 바와 같은 정전하의 축적 및 급격한 방전이 별 영향을 미치지 않았지만, 현재와 같이 반도체칩의 구동 전압이 상당히 낮거나 구동 전압의 허용 오차가 상당히 작고, 회로 패턴이 대단히 미세한 경우에는 상기한 바와 같은 정전하의 축적에 따른 급격한 방전은 즉각적인 반도체칩의 손상으로 이어지게 된다.As described above, when the driving voltage of the semiconductor chip is high or the allowable error of the driving voltage is large, or when the circuit pattern in the semiconductor chip is not relatively fine, the accumulation of the static charge and the sudden discharge as described above have not affected much. If the driving voltage of the semiconductor chip is considerably low or the tolerance of the driving voltage is very small, and the circuit pattern is very fine, as described above, the sudden discharge due to the accumulation of the static charge as described above leads to immediate damage of the semiconductor chip.
즉, 반도체 칩이나 도전성 와이어 등에 축적되어 있던 정전하가 완성된 반도체 패키지를 몰드로부터 꺼낼 때 또는 다른 공정에서의 작업 설비와 접촉시 상기한 정전하가 일시에 방전됨으로써 반도체 칩의 전극이 타버리거나 또는 반도체 칩내의 미세한 회로 패턴이 타버리게 되는 심각한 문제가 발생하게 되며, 이러한 문제는 반도체칩의 고집적 소형화 및 고성능화가 더욱 더 요구되고 있는 오늘날, 더욱 더 중요한 문제로 대두되고 있다.That is, when the semiconductor package in which the static charge accumulated in the semiconductor chip or the conductive wire is completed is removed from the mold or when it comes into contact with work equipment in another process, the above-mentioned static charge is temporarily discharged to burn the electrode of the semiconductor chip, or There is a serious problem that the minute circuit pattern in the semiconductor chip burns out, and this problem has emerged as a more important problem in today, which is increasingly required for miniaturization and high performance of the semiconductor chip.
본 발명의 목적은, 상기한 바와 같은 종래의 문제점을 해소하기 위한 것으로서, 반도체 패키지로의 수지 몰딩시 용융 수지와의 마찰로 인한 정전하의 축적을 방지함으로써 급격한 정전 방전에 의한 반도체 칩의 손상을 효과적으로 방지할 수 있는 볼 그리드 어레이 반도체 패키지용 정전 제거형 인쇄회로기판을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to solve the conventional problems as described above, and to effectively prevent damage of the semiconductor chip due to sudden electrostatic discharge by preventing accumulation of static charges due to friction with molten resin during molding of the resin into the semiconductor package. The present invention provides a static elimination printed circuit board for a ball grid array semiconductor package that can be prevented.
본 발명의 다른 목적은, 상기한 바와 같은 볼 그리드 어레이 반도체 패키지용 정전 제거형 인쇄회로기판을 이용하는 것에 의해서 보다 신뢰성있는 볼 그리드 어레이 반도체 패키지를 제공하는 것이다.Another object of the present invention is to provide a more reliable ball grid array semiconductor package by using an electrostatic removal printed circuit board for a ball grid array semiconductor package as described above.
도 1a 및 도 1b 는 본 발명의 바람직한 일구체예에 따른 인쇄회로기판의 저면도1A and 1B are bottom views of a printed circuit board according to a preferred embodiment of the present invention.
도 2 는 도 1a 및 도 1b 의 인쇄회로기판에 형성된 그라운드용 전도성 잉크층의 확대 단면도2 is an enlarged cross-sectional view of a conductive ink layer for ground formed on the printed circuit board of FIGS. 1A and 1B;
도 3a 는 몰딩시 도 1a 및 도 1b 의 인쇄회로기판의 상하부 몰드에의 협지 상태를 나타내는 단면도3A is a cross-sectional view showing a state of sandwiching the upper and lower molds of the printed circuit board of FIGS. 1A and 1B during molding;
도 3b 는 그라운드용 전도성 잉크층과 몰드와의 당접 상태를 나타내는 도 3a 의 A 부 확대도3B is an enlarged view of a portion A of FIG. 3A showing a contact state between a conductive ink layer for ground and a mold;
도 4a 및 도 4b 는 각각 종래의 인쇄회로기판의 평면도 및 저면도4A and 4B are a plan view and a bottom view of a conventional printed circuit board, respectively.
도 5 는 종래의 인쇄회로기판이 적용된 볼 그리드 어레이 반도체 패키지의 단면도5 is a cross-sectional view of a ball grid array semiconductor package to which a conventional printed circuit board is applied.
도 6 은 도 5 의 비아홀의 단면도FIG. 6 is a cross-sectional view of the via hole of FIG. 5. FIG.
도 7 은 반도체 패키지로의 몰딩시 종래의 인쇄회로기판의 상하부 몰드와의 접촉 상태를 나타내는 단면도7 is a cross-sectional view showing a contact state of upper and lower molds of a conventional printed circuit board during molding into a semiconductor package.
- 도면중 주요부에 대한 부호의 설명 --Explanation of symbols for the main parts in the drawing-
10 ; 인쇄회로기판10; Printed circuit board
11 ; 수지기판 12 ; 도전성 트레이스11; Resin substrate 12; Conductive trace
13 ; 도전성 비아홀 14 ; 솔더볼 랜드13; Conductive via holes 14; Solder ball land
15 ; 솔더마스크 16 ; 반도체칩 탑재부15; Solder mask 16; Semiconductor chip mounting part
17 ; 몰드 런너 게이트 18 ; 툴링홀17; Mold runner gate 18; Tooling Hall
19 ; 싱귤레이션용 홀 19′; 싱귤레이션 가상 라인19; Singulation holes 19 '; Singulation Virtual Line
20 ; 그라운드용 전도성 잉크층20; Ground conductive ink layer
21 ; 그라운드용 비아홀 25 ; 그라운드용 링21; Via hole for ground 25; Ground ring
30a ; 상부 몰드 30b ; 하부 몰드30a; Upper mold 30b; Bottom mold
31,31′; 오목부 32 ; 런너31,31 '; Recess 32; Runner
33 ; 툴링핀 34 ; 캐비티33; Tooling pins 34; Cavity
40 ; 반도체칩 50 ; 도전성 와이어40; Semiconductor chip 50; Conductive wire
60 ; 접착층 70 ; 수지 봉지부60; Adhesive layer 70; Resin bag
80 ; 솔더볼80; Solder ball
상기한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명에 따른 볼 그리드 어레이 반도체 패키지용 인쇄회로기판은 몰딩시 몰드와의 접지를 위한 그라운드용 전도성 잉크층을 갖는다.A printed circuit board for a ball grid array semiconductor package according to the present invention for achieving the object of the present invention as described above has a conductive ink layer for grounding for grounding with a mold during molding.
본 발명의 바람직한 일구체예에 따른 인쇄회로기판은, 그라운드용 비아홀 및 그라운드용 트레이스와 전기적으로 연결되고 인쇄회로기판 저면의 싱귤레이션 라인 외부에 위치하며 인접한 솔더마스크의 높이 보다 적어도 동일한 높이를 갖는그라운드용 전도성 잉크층을 갖는다.The printed circuit board according to the preferred embodiment of the present invention is a ground electrically connected to the ground via hole and the ground trace and positioned outside the singulation line on the bottom of the printed circuit board and having a height at least equal to that of the adjacent solder mask. Has a conductive ink layer.
이하, 본 발명을 첨부 도면을 참조하여 더욱 상세히 설명하기로 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
도 1a 및 도 1b 는 본 발명의 바람직한 일구체예에 따른 인쇄회로기판(10)의 저면도이며, 그 상면의 구조는 전술한 도 4a 와 실질적으로 동일하므로 이를 아울러 참조하기 바란다.1A and 1B are bottom views of a printed circuit board 10 according to an exemplary embodiment of the present invention, and the structure of the upper surface thereof is substantially the same as that of FIG. 4A described above.
도 1b 는, 상면의 일측 코너부에 몰딩 수지의 유입 통로가 되는 부분에 도전성 금속, 바람직하게는 경화된 몰딩 수지와 솔더마스크 사이의 접착 강도 보다 상대적으로 낮은 몰딩 수지와의 접착 강도를 갖는 금, 팔라듐 등과 같은 금속으로 박막을 형성시켜 몰딩후 상기한 통로상에 잔류하는 경화 수지의 디게이팅(degating)을 용이하게 하기 위한 몰드 런너 게이트(17)를 형성시킨 점을 제외하고는, 도 1a 의 구조와 본질적으로 동일하므로 편의상 함께 설명하기로 한다.FIG. 1B shows gold having an adhesive strength with a conductive resin that is relatively lower than the adhesive strength between a conductive metal, preferably a cured molding resin and a solder mask, at a portion that is an inflow passage of the molding resin at one corner of the upper surface; The structure of FIG. 1A is formed except that a mold runner gate 17 is formed to form a thin film of metal such as palladium or the like to facilitate degating of the cured resin remaining on the passage after molding. Are essentially the same and will be described together for convenience.
도 1a 및 도 1b 에 나타낸 본 발명의 바람직한 일구체예에 따른 볼 그리드 어레이 반도체 패키지용 정전제거형 인쇄회로기판(10)은, 수지 기판(도 2 의 도면 부호 11 참조)과, 수지 기판(11)의 상하면에 소정의 회로 패턴을 이루는 적어도 하나의 그라운드용 트레이스(22)가 포함된 다수의 도전성 트레이스(12)와, 도전성 트레이스(12)가 존재하지 않는 수지 기판(11) 상면 중앙부의 반도체칩 탑재부(16)와, 수지 기판(11) 상면 및 하면의 상기한 회로 패턴을 전기적으로 연결하는 적어도 하나의 그라운드용 비아홀(21)을 포함하는 다수의 도전성 비아홀(13)과, 수지 기판(11) 상면의 다수의 도전성 트레이스(12)의 반도체칩 탑재부(16)에 인접한 단부 및 수지 기판(11) 하면의 다수의 도전성 트레이스(12) 각각의 솔더볼이 융착되는 부분인 솔더볼 랜드(14)를 제외한 상하면의 회로 패턴상에 코팅되어 다수의 도전성 트레이스(12) 상호간을 절연 및 보호하는 솔더 마스크(15)와, 상기한 회로 패턴에 인접한 외측에 형성되는 복수개의 싱귤레이션용 홀(19) 및 복수개의 툴링홀(18)과; 그라운드용 비아홀(21) 및 그라운드용 트레이스(22)와 전기적으로 연결되어 몰딩시 몰드와 당접되는 그라운드용 전도성 잉크층(20)으로 구성된다.The static elimination type printed circuit board 10 for a ball grid array semiconductor package according to one preferred embodiment of the present invention shown in FIGS. 1A and 1B includes a resin substrate (see reference numeral 11 in FIG. 2) and a resin substrate 11. ), A plurality of conductive traces 12 including at least one ground trace 22 forming a predetermined circuit pattern on the upper and lower surfaces thereof, and a semiconductor chip in the center of the upper surface of the resin substrate 11 in which the conductive traces 12 do not exist. A plurality of conductive via holes 13 including a mounting portion 16, at least one ground via hole 21 for electrically connecting the above-described circuit patterns on the upper and lower surfaces of the resin substrate 11, and the resin substrate 11. Upper and lower surfaces except for solder ball lands 14, which are soldered portions of each of the conductive traces 12 on the lower end of the plurality of conductive traces 12 and on the lower surface of the resin substrate 11, adjacent to the semiconductor chip mounting portion 16 of the plurality of conductive traces 12. Of A solder mask 15 coated on the furnace pattern to insulate and protect the plurality of conductive traces 12, a plurality of singulation holes 19 and a plurality of tooling holes formed on an outer side adjacent to the circuit pattern. 18; It is composed of a ground conductive ink layer 20 which is electrically connected to the ground via hole 21 and the ground trace 22 to be in contact with the mold during molding.
상기한 바와 같은 본 발명에 따른 볼 그리드 어레이 반도체 패키지용 정전 제거형 인쇄회로기판(10)의 기본 구성은 몰딩시 몰드와 당접되는 그라운드용 전도성 잉크층(20)이 형성되어 있는 점을 제외하고는 종래의 인쇄회로기판의 기본 성과 본질적으로 동일하므로 상위한 부분에 대해서만 중점적으로 설명하기로 하며, 동일한 부분에 대해서는 종래의 기술로서 도 4a, 도 4b 및 도 5 을 참조하기 바란다.The basic configuration of the static electricity removal type printed circuit board 10 for a ball grid array semiconductor package according to the present invention as described above, except that a conductive ink layer 20 for ground contacted with a mold is formed during molding. Since the basic features of the conventional printed circuit board are essentially the same, only the differences will be described. Only the same parts will be described with reference to FIGS. 4A, 4B, and 5 as the related art.
도 1a 에 나타낸 본 발명의 일구체예에 있어서는, 그라운드용 비아홀(21)은 그라운드용 트레이스(22)에 의하여 그라운드용 전도성 잉크층(20)에 전기적으로 연결되며, 그라운드용 전도성 잉크층(20)은 몰딩시 몰드와 직접 접촉할 수 있도록 주위 영역에 비하여 약간 돌출되게 형성하는 것이 바람직하나, 도시되지 않았지만, 그라운드용 솔더볼 랜드(미도시)에 직접 전도성 잉크를 도포하여 주위의 솔더 마스크(미도시) 보다 약간 돌출되게 형성할 수도 있다. 그라운드용 비아홀(21)은 반도체칩(미도시)의 그라운드 본드 패드(미도시)와 그라운드용 와이어(미도시)에 의하여 전기적으로 연결되어 있는 인쇄회로기판(10) 상면의 그라운드용 트레이스(도 1a 에는 도시되어 있지 않음)와 전기적으로 연결되어 있다.In one embodiment of the present invention shown in FIG. 1A, the ground via hole 21 is electrically connected to the ground conductive ink layer 20 by a ground trace 22, and the ground conductive ink layer 20 is provided. Silver molding is preferably formed to protrude slightly from the surrounding area so as to be in direct contact with the mold, although not shown, by applying a conductive ink directly to the ground solder ball land (not shown), the surrounding solder mask (not shown) It may also be formed to protrude slightly. The ground via hole 21 is a ground trace of an upper surface of the printed circuit board 10 electrically connected by a ground bond pad (not shown) of a semiconductor chip (not shown) and a ground wire (not shown) (FIG. 1A). Is not shown).
도 1b 에 나타낸 본 발명의 일구체예에 있어서는, 인쇄회로기판(10)의 상면일측 코너부에 금 또는 팔라듐과 같은 도전성 금속으로 형성되는 몰드 런너 게이트(17)와 인쇄회로기판(10)의 저면에 형성되는 그라운드용 전도성 잉크층(20)을 전기적으로 연결하고 있다. 도 1b 에서는 그라운드용 비아홀(21)과 그라운드용 트레이스(22)를 이용하고 있으나, 상기한 몰드 런너 게이트(17)와 그라운드용 전도성 잉크층(20)을 그라운드용 비아홀(21)만을 이용하여 직접 전기적으로 연결시킬 수도 있으며, 이는 본 발명에 있어서 선택적이다. 이와 같이, 그라운드 신호가 접속되어 있는 몰드 런너 게이트(17)(예컨대, 반도체칩의 그라운드 본드 패드와 와이어에 의하여 접속되는 그라운드용 링(25)이 그라운드용 트레이스(22)에 의하여 몰드 런너 게이트(17)에 접속되는 구성(도 4a 참조))와 상기한 그라운드용 전도성 잉크층(20)을 접속시키는 것에 의하여 종래의 통상적인 인쇄회로기판상의 설계를 크게 변경시키는 일 없이 약간의 변경만에 의해 간단하고도 용이하게 본 발명의 인쇄회로기판(10)을 제공할 수 있다.In the exemplary embodiment of the present invention illustrated in FIG. 1B, the mold runner gate 17 and the bottom surface of the printed circuit board 10 formed of a conductive metal such as gold or palladium are formed at one corner of the upper surface of the printed circuit board 10. The conductive ink layer 20 for ground, which is formed at, is electrically connected. In FIG. 1B, the ground via hole 21 and the ground trace 22 are used. However, the mold runner gate 17 and the ground conductive ink layer 20 may be directly connected using only the ground via hole 21. May be connected, which is optional for the present invention. In this way, the mold runner gate 17 to which the ground signal is connected (for example, the ground ring 25 connected to the ground bond pad of the semiconductor chip and the wire is connected by the ground trace 22 to the mold runner gate 17). ) And the above-described conductive ink layer for ground 20 by connecting to the ground) and by simply making a slight change without greatly changing the design of a conventional conventional printed circuit board. The printed circuit board 10 of the present invention can be easily provided.
여기서, 그라운드용 전도성 잉크층의 형성은 일반적으로 산업체에서 널리 사용되는 일반적으로 사용되는 전도성 잉크 돗팅 방식을 이용해서 기판상의 솔더마스크의 두께로 인해 함몰되어 져 있는 형태로 존재하는 도전성 트레이스에 간단하게 도포할 수가 있다.Here, the formation of the conductive ink layer for the ground is simply applied to the conductive traces present in a recessed form due to the thickness of the solder mask on the substrate using a commonly used conductive ink dotting method widely used in industry. You can do it.
도 1a 및 도 1b 에 나타낸 일구체예에 있어서는, 그라운드용 전도성 잉크층(20)을 완성된 반도체 패키지 분리시의 절단 라인인 싱귤레이션 라인(19′)의 외측 코너부에 형성함으써, 완성된 반도체 패키지로의 분리후에는 패키지내에 그라운드용 전도성 잉크층(20)이 존재하지 않도록 하는 것이 바람직하나, 이는 제한적인 것은 아니며, 몰딩시,그라운드용 전도성 잉크층(20)이 몰드와 직접 접촉한다는조건을 충족시키는 한, 필요에 따라 싱귤레이션 라인(19′) 내측의 반도체칩 탑재부(도 4a 의 도면부호 16) 하방에 형성시킬 수도 있다.In the exemplary embodiment shown in Figs. 1A and 1B, the conductive ink layer 20 for ground is formed on the outer corner of the singulation line 19 ', which is a cutting line at the time of separating the completed semiconductor package, thereby completing After separation into the semiconductor package, it is preferable that the conductive conductive ink layer 20 does not exist in the package. However, the present invention is not limited thereto. In molding, the ground conductive ink layer 20 is in direct contact with the mold. If necessary, the semiconductor chip mounting portion (reference numeral 16 in Fig. 4A) inside the singulation line 19 'may be formed as necessary.
도 2 는 도 1a 및 도 1b 의 인쇄회로기판(10)에 형성된 평판상의 그라운드용 전도성 잉크층(20)의 확대 단면도로서, 몰딩시 몰드(미도시)와의 접촉이 확실하게 이루어질 수 있도록 인접한 영역상의 솔더마스크(15) 보다 평판상 전도성 잉크층(20)을 약간 돌출형성시키는 것이 바람직함을 설명하고 있다. 그러나, 솔더마스크(15)의 높이와 동일하게 형성하더라도, 상하부 몰드 계합시의 압압력에 의하여 평판상 전도성 잉크층(20)을 형성하는 도전성 금속 보다는 수지인 솔더마스크(15)의 압축률이 크므로 몰드와의 접촉에 큰 무리는 없다. 도 2 는 평판상 전도성 잉크층(20)이 그라운드용 비아홀(21) 및 그라운드용 트레이스(22)에 의하여 인쇄회로기판(10) 상면으로부터 하면으로 전기적으로 연결됨을 도시하고 있다.FIG. 2 is an enlarged cross-sectional view of the ground-based conductive ink layer 20 formed on the printed circuit board 10 of FIGS. 1A and 1B, and is formed on an adjacent area so that contact with a mold (not shown) can be made securely during molding. It is described that it is preferable to slightly protrude the flat conductive ink layer 20 rather than the solder mask 15. However, even if the solder mask 15 is formed to have the same height, the compression ratio of the solder mask 15 made of resin is greater than that of the conductive metal forming the flat conductive ink layer 20 due to the pressing force during upper and lower mold engagement. There is no great deal of contact with the mold. FIG. 2 shows that the flat conductive ink layer 20 is electrically connected from the upper surface of the printed circuit board 10 to the lower surface by the ground via hole 21 and the ground trace 22.
도 3a 는 반도체 패키지로의 몰딩시 도 1a 및 도 1b 의 본 발명에 따른 인쇄회로기판(10)의 상하부 몰드(30a,30b) 사이에의 협지 상태를 나타내는 단면도이며, 도 3b 는 인쇄회로기판(10) 저면에 형성되는 그라운드용 전도성 잉크층(20)과 하부 몰드(30b)와의 당접 상태의 일례를 나타내는 도 3a 의 A 부 확대도로서, 볼 그리드 어레이 반도체 패키지의 제조 공정중 몰딩 단계에서 인쇄회로기판(10)을 하부 몰드(30b)상의 오목부(31)내에 위치시키는 것에 의해서 간단하게 그라운드될 수 있음을 나타내고 있다. 즉, 인쇄회로기판(10) 하면의 평판상 전도성 잉크층(20)이 솔더마스크(15)와 적어도 동일 평면상에 위치시키며, 바람직하게는 돌출되게 형성하는 것에 의해서 이 평판상 그라운드용 전도성 잉크층(20)은 하부 몰드(30b)에 확실하게 접지될 수 있다. 또한, 도 3a 및 도 3b 에 있어서는 전도성 잉크층(20)이 인쇄회로기판(10)의 저면에 형성되는 일례만을 나타내고 있으나, 본 발명은 이에 한정되는 것은 아니며, 필요하다면, 인쇄회로기판(10)의 측면 또는 상면의 수지 봉지부 형성 영역 외곽부 등 임의의 적절한 개소에 형성시킬 수도 있음은 물론이다. 상기한 사항 이외의 사항은 전술한 도 5 의 경우와 본질적으로 동일하므로 이에 대한 설명을 참조하기 바란다.3A is a cross-sectional view showing a sandwiching state between upper and lower molds 30a and 30b of the printed circuit board 10 according to the present invention of FIG. 1A and 1B when molding into a semiconductor package, and FIG. 3B is a printed circuit board ( 10) A part enlarged view of FIG. 3A showing an example of a contact state between the conductive ink layer 20 for ground formed on the bottom surface and the lower mold 30b, the printed circuit in the molding step of the manufacturing process of the ball grid array semiconductor package. It is shown that the substrate 10 can be simply grounded by placing it in the recess 31 on the lower mold 30b. That is, the planar ground conductive ink layer 20 on the bottom surface of the printed circuit board 10 is positioned on at least the same plane as the solder mask 15, and preferably protrudes. 20 can be reliably grounded to the lower mold 30b. 3A and 3B illustrate only one example in which the conductive ink layer 20 is formed on the bottom surface of the printed circuit board 10, the present invention is not limited thereto. If necessary, the printed circuit board 10 may be used. Of course, it can also be formed in any suitable location, such as the outer side of the resin encapsulation portion forming region on the side or the upper surface. Matters other than the above matters are essentially the same as those of FIG. 5 described above.
지금까지 설명한 바와 같은 본 발명의 바람직한 일구체예들에 있어서는, 그라운드용 전도성 잉크층(20)이 평판상으로 형성되는 경우만을 나타냈으나, 본 발명은 이에 한정되는 것은 아니며, 그 형상은 필요에 따른 임의의 형상으로 하더라도 무방하며, 마찬가지로, 그 위치, 면적 및 높이 역시 몰드와의 그라운드를 확실하게 하는 범위내라면 적절한 임의의 값을 선택하더라도 무방하며 이 또한 본 발명의 영역내이다.In the preferred embodiments of the present invention as described above, only the case where the ground conductive ink layer 20 is formed in a flat plate shape is shown, but the present invention is not limited thereto, and the shape thereof is necessary. According to the present invention, any shape may be used, and similarly, any appropriate value may be selected as long as the position, area, and height are within a range that ensures the ground with the mold, and this is also within the scope of the present invention.
위에서 상술한 바와 같이, 본 발명에 따른 인쇄회로기판을 사용하여 볼 그리드 어레이 반도체 패키지를 제조하는 경우, 그 제조 과정, 특히 몰딩 과정에서 고온고압의 용융된 몰딩 수지의 유입시 마찰에 의하여 유도되는 정전하를 그라운드용 전도성 잉크층을 경유하여 몰드중으로 즉각 방출시킬 수가 있으므로, 정전하의 축적에 따른 급격한 정전 방전에 의한 반도체 패키지의 중요 구성부, 예컨대, 반도체칩, 본딩 와이어, 도전성 트레이스 등의 손상을 미연에 효과적으로 방지할 수가 있으며, 따라서 반도체 패키지의 신뢰성 향상을 제고할 수가 있다.As described above, when manufacturing a ball grid array semiconductor package using a printed circuit board according to the present invention, the electrostatic induced by friction during the inflow of molten molding resin of high temperature and high pressure during the manufacturing process, in particular the molding process The bottom can be immediately released into the mold via the conductive ink layer for ground, thereby preventing damage to important components of the semiconductor package such as semiconductor chips, bonding wires, conductive traces, etc. due to sudden electrostatic discharge due to accumulation of static charge. Can be effectively prevented, thereby improving the reliability of the semiconductor package.
Claims (6)
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990038571A KR100357880B1 (en) | 1999-09-10 | 1999-09-10 | Printed Circuit Board for Semiconductor Packages |
| JP2000247007A JP3427352B2 (en) | 1999-08-24 | 2000-08-16 | Circuit board for semiconductor package |
| US09/648,946 US6469258B1 (en) | 1999-08-24 | 2000-08-23 | Circuit board for semiconductor package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990038571A KR100357880B1 (en) | 1999-09-10 | 1999-09-10 | Printed Circuit Board for Semiconductor Packages |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010027013A KR20010027013A (en) | 2001-04-06 |
| KR100357880B1 true KR100357880B1 (en) | 2002-10-25 |
Family
ID=19610900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990038571A KR100357880B1 (en) | 1999-08-24 | 1999-09-10 | Printed Circuit Board for Semiconductor Packages |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100357880B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101080009B1 (en) | 2007-04-03 | 2011-11-04 | 인텔 코포레이션 | Polar hybrid grid array package |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100415281B1 (en) * | 2001-06-29 | 2004-01-16 | 삼성전자주식회사 | Double-side Mounting Circuit Board and Multi Chip Package including the Such a Circuit Board |
-
1999
- 1999-09-10 KR KR1019990038571A patent/KR100357880B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101080009B1 (en) | 2007-04-03 | 2011-11-04 | 인텔 코포레이션 | Polar hybrid grid array package |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010027013A (en) | 2001-04-06 |
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| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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|
| FPAY | Annual fee payment |
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