KR100195511B1 - Ball grid array package using leadframe - Google Patents
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Abstract
본 발명은 슬롯이 형성된 리드 프레임을 이용한 반도체 패키지에 관한 것으로서, 복수 개의 본딩 패드들을 갖고 있는 반도체 칩; 상기 반도체 칩이 접착 고정될 칩 패드, 상기 본딩 패드들과 대응되는 본딩 영역, 그 본딩 영역과 연결된 회로 패턴이 상면에 형성되어 있고 그 회로 패턴과 연결되어 하면까지 관통 형성된 상부 비아 홀들을 갖고 있는 상부 테이프; 상기 비아 홀들의 위치에 슬롯이 형성있고, 그 일측면이 상기 상부 테이프 하면에 접착 고정되는 리드 프레임; 상기 상부 비아 홀들과 대응되어 관통 형성된 하부 비아 홀들, 그 하부 비아 홀들과 볼 패드들을 연결하는 회로 패턴이 일측면에 형성되고 타 측면에 상기 리드 프레임에 접착 고정되는 하부 테이프; 상기 반도체 칩을 상기 칩 패드에 접착 고정하기 위한 접착하는 수단과, 상기 본딩 패드들과 본딩영역을 전기적으로 연결하는 전기적 연결 수단; 상기 반도체 칩을 포함하는 전기적 연결부위를 봉지하는 성형수지; 를 포함하는 것을 특징으로 하는 리드 프레임을 이용한 볼 그리드 어레이 패키지를 제공하여 패키지 뒤틀 등의 불량이 제거되고 신뢰성이 향상되는 이점이 있다.The present invention relates to a semiconductor package using a slot-formed lead frame, and more particularly, to a semiconductor package having a plurality of bonding pads. A bonding region corresponding to the bonding pads and a circuit pattern connected to the bonding region are formed on the upper surface of the semiconductor chip, and upper via holes tape; A lead frame in which a slot is formed at a position of the via holes and one side of the lead frame is adhered and fixed to the lower surface of the upper tape; A lower tape having circuit patterns formed on one side and bonded to the lead frame on the other side, the lower tape being connected to the upper via-holes, a circuit pattern connecting the lower via-holes with the ball pads; A bonding means for bonding and fixing the semiconductor chip to the chip pad; an electrical connecting means for electrically connecting the bonding pads to the bonding region; A molding resin for sealing an electrical connection portion including the semiconductor chip; The present invention provides a ball grid array package using a lead frame, which eliminates defects such as package twists and improves reliability.
Description
본 발명은 볼 그리드 어레이 패키지(ball grid array package)에 관한 것으로서, 더욱 상세하게는 리드 프레임을 적용한 인쇄 회로 기판을 형성하여 열방출이 용이하고 원가절감이 가능한 볼 그리드 어레이 패키지에 관하 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ball grid array package, and more particularly, to a ball grid array package in which a printed circuit board using a lead frame is formed to facilitate heat dissipation and cost reduction.
일반적으로 전자기기의 소형화 및 대요량화의 추세에 따라 반도체 칩은 크기가 커지고 입출력 단자용 전극 패드의 수가 많아지고 있다. 반면에 반도체 칩을 내장하는 통상적인 반도체 칩 패키지는 크기는 작아지고, 입출력 단자용 전극 패드에 각각 연결되는 리드 프레임의 리드들 사이의 간격이 더욱 좁아지고 있다.2. Description of the Related Art [0002] Generally, semiconductor chips are becoming larger in size and increasing in number of electrode pads for input / output terminals in accordance with the tendency of miniaturization and large quantity of electronic devices. On the other hand, a typical semiconductor chip package incorporating a semiconductor chip becomes smaller in size, and the distance between leads of the lead frame connected to the electrode pads for input and output terminals is further narrowed.
이에 따라 다양한 형태의 패키지 기술이 개발되고 있는데, 최근 각광을 받고 있는 패키지가 볼 그리드 어레이 패키지이다. 이는 볼 그리드 어레이 패키지가 다른 표면 실장형 패키지보다 많은 장점들, 예를 들어 스몰 푸트 프린트(small footprint), 전기적 성능의 우수함, 취급 및 조립의 용이성 등을 갖고 있기 때문이다.Accordingly, various types of package technologies are being developed. Recently, the package that receives the spotlight is the ball grid array package. This is because the ball grid array package has many advantages over other surface mount packages, such as small footprint, excellent electrical performance, ease of handling and assembly.
이러한 볼 그리드 어레이 패키지의 일반적인 구조의 특징은 외부와의 전기적 접속 단자가 리드 대신 솔더 볼(solder ball)이 사용되어 진다는 것이다. 이러한 볼 그리드 어레이 패키지는 플라스틱 볼 그리드 어레이 패키지, 세라믹 볼 그리드 어레이 패키지, 테이프 볼 그리드 어레이 패키지, 그리고 금속 볼 그리드 어레이 패키지 등으로 분류될 수 있다.A typical structure of such a ball grid array package is that a solder ball is used instead of a lead for an electrical connection terminal to the outside. Such a ball grid array package can be classified into a plastic ball grid array package, a ceramic ball grid array package, a tape ball grid array package, and a metal ball grid array package.
그 중에서도 플라스틱 볼 그리드 어레이 패키지의 일반적인 형태를 소개하면 다음과 같다.Among them, general form of plastic ball grid array package is as follows.
도 1은 종래 기술에 따른 볼 그리드 어레이 패키지의 일 실시예를 나타낸 단면도이다.1 is a cross-sectional view showing one embodiment of a ball grid array package according to the prior art.
도 1을 참조하면, 다층의 회로 패턴(48)을 갖는 인쇄 회로 기판(PCB ;printed circuit board)(40)의 상면에 전기 절연 접착제(20)에 의해 반도체 칩(10)이 실장되어 있다. 인쇄 회로 기판(40)은 솔더 볼(50)의 부착에 필요한 부분만을 제외한 나머지 전 표면에 회로 패턴(48) 등을 보호하기 위하여 솔더 레지스트(solder resister)(62)가 도포되어 있다. 또한, 인쇄 회로 기판(40)은 반도체 칩(10)의 본딩 패드(bondig pad)(12)와 그에 대응되는 인쇄 회로 기판(40)의 본딩 영역(35)이 와이어(30)로 와이어 본딩(wire bonding)되어 전기적 연결을 이루고 있으며, 그 인쇄 회로 기판(40)의 하부면에는 외부와의 전기적 접속을 위한 솔더 볼(50)이 형성되어 있다. 그리고 반도체 칩(10)이 실장된 인쇄 회로 기판(40)에는 서로 다른 층에 위치하고 있는 반도체 칩(10)과 상기 솔더 볼(50)간의 전기적 연결을 위하여 비아 홀(45)이 그 인쇄 회로 기판(40)을 관통도록 하여 형성되어 있다. 반도체 칩(10)과 와이어(30) 및 회로 패턴(48) 등 내부 소자들을 외부 환경으로부터 보호하기 위하여 인쇄 회로 기판의 상면 부분에 에폭시 성형 수지(60)로 봉지부가 형성되어 있다.Referring to FIG. 1, a semiconductor chip 10 is mounted on an upper surface of a printed circuit board (PCB) 40 having a multilayer circuit pattern 48 by means of an electrically insulating adhesive 20. The solder resist 62 is applied to the printed circuit board 40 in order to protect the circuit patterns 48 and the like on the entire surface except for the portion required for attaching the solder ball 50. [ The printed circuit board 40 is mounted on the printed circuit board 40 such that the bonding pad 12 of the semiconductor chip 10 and the bonding area 35 of the printed circuit board 40 corresponding thereto are wire- and a solder ball 50 is formed on the lower surface of the printed circuit board 40 for electrical connection with the outside. Holes 45 are formed on the printed circuit board 40 for electrical connection between the semiconductor chip 10 and the solder ball 50 located on different layers in the printed circuit board 40 on which the semiconductor chip 10 is mounted 40). An encapsulating portion is formed on the upper surface portion of the printed circuit board with an epoxy molding resin 60 to protect the semiconductor chip 10, the wire 30 and the circuit pattern 48 and other internal elements from the external environment.
상기한 일반적인 형태의 볼 그리드 어레이 패키지는 플라스틱 계열의 비티 레진(BT resin)을 칩을 실장하는 인쇄 회로 기판으로 사용하고 있음으로 일반적인 반도체 패키지에서 사용하고 있는 금속 계열의 리드 프레임(lead frame)에 비해 열적 스트레스(thermal stress)에 약한 단점을 가지고 있다.The above-mentioned general ball grid array package uses a plastic resin BT resin as a printed circuit board for mounting a chip, so that the lead frame of a metal type used in a general semiconductor package It has weak disadvantages to thermal stress.
이는 볼 그리드 어레이 패키지를 제조하기 위한 공정 진행 및 완제품 상에서 볼 그리드 어레이 패키지의 뒤틀림(warpage) 등의 불량과 공정 조정이 용이하지 않은 단점들을 갖고 있다.This has disadvantages such as process progress to manufacture the ball grid array package and warpage of the ball grid array package on the finished product and difficulty in adjusting the process.
따라서, 본 발명의 목적은 볼 그리드 어레이 패키지가 갖고 있는 열적 스트레스에 약한 단점과 뒤틀림 등의 단점을 극복하기 위한 리드 프레임을 이용한 볼 그리드 어레이 패키지의 구조를 제공하여 신뢰성이 향상된 볼 그리드 어레이 패키지를 제공하는데 있다.SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a ball grid array package structure using a lead frame to overcome disadvantages such as weak points and warping which are weak to thermal stress of a ball grid array package, thereby providing a ball grid array package with improved reliability .
도 1은 종래 기술에 따른 볼 그리드 어레이 패키지의 일 실시예를 나타내는 단면도.1 is a cross-sectional view showing one embodiment of a ball grid array package according to the prior art;
도 2는 본 발명에 따른 볼 그리드 어레이 패키지를 제조하기 위하여 슬롯이 형성된 리드 프레임의 모양을 나타내는 평면도.2 is a plan view showing the shape of a slotted lead frame for manufacturing a ball grid array package according to the present invention;
도 3은 본 발명에 따른 볼 그리드 어레이 패키지를 제조하기 위하여 비아 홀들과 회로 패턴이 형성된 하부 테이프를 나타내는 평면도.3 is a plan view showing a via-hole and a lower tape in which a circuit pattern is formed to manufacture a ball grid array package according to the present invention;
도 4는 본 발명에 따른 볼 그리드 어레이 패키지를 제조하기 위하여 비아 홀들과 회로 패턴이 형성된 상부 테이프를 나타내는 평면도.4 is a plan view showing a top tape having via holes and a circuit pattern formed thereon for manufacturing a ball grid array package according to the present invention;
도 5는 본 발명에 따른 리드 프레임에 상부 테이프, 하부 테이프, 반도체 칩이 접착되는 모양을 나타내는 개략 사시도.5 is a schematic perspective view showing an upper tape, a lower tape and a semiconductor chip bonded to a lead frame according to the present invention.
도 6은 도 5의 '6 - 6'의 선에 따른 리드 프레임에 상부 테이프와 하부 테이프가 접착된 모양을 나타내는 부분 단면도.6 is a partial cross-sectional view showing a state in which an upper tape and a lower tape are adhered to a lead frame according to a line '6 - 6' in FIG. 5;
도 7은 본 발명에 의한 볼 그리드 어레이 패키지의 일 실시예를 나타내는 단면도.7 is a sectional view showing an embodiment of a ball grid array package according to the present invention.
도면의 주요 부호에 대한 설명DESCRIPTION OF THE REFERENCE SYMBOLS
10 : 반도체 칩 12 : 본딩 패드10: semiconductor chip 12: bonding pad
20 : 접착제 30 : 와이어20: Adhesive 30: Wire
35 : 본딩 영역 40 : 인쇄 회로 기판35: bonding area 40: printed circuit board
45, 210, 310 : 비아 홀 48 : 회로 패턴45, 210, 310: via hole 48: circuit pattern
50 : 솔더 볼 60 : 성형수지50: Solder ball 60: Molded resin
62 : 솔더 레지스트 90, 400 : 볼 그리드 어레이 패키지62: Solder resist 90, 400: Ball grid array package
100 : 리드 프레임 스트립 110 : 가이드 레일100: lead frame strip 110: guide rail
120 : 타이바 130 : 슬롯120: tie bar 130: slot
140 : 리드 프레임 200 : 하부 테이프140: lead frame 200: lower tape
220 : 하부 회로패턴 230 : 볼 패드220: lower circuit pattern 230: ball pad
300 : 상부 테이프 320 : 칩 패드300: upper tape 320: chip pad
330 : 본딩 영역 340 : 상부 회로패턴330: bonding area 340: upper circuit pattern
350 : 접촉부350:
상기 목적을 달성하기 위하여 복수 개의 본딩 패드들을 갖고 있는 반도체 칩; 상기 반도체 칩이 접착 고정될 칩 패드, 상기 본딩 패드들과 대응되는 본딩 영역, 그 본딩 영역과 연결된 회로 패턴이 상면에 형성되어 있고 그 회로 패턴과 연결되어 하면까지 관통 형성된 상부 비아 홀들을 갖고 있는 상부 테이프; 상기 비아 홀들의 위치에 슬롯이 형성있고, 그 일측면이 상기 상부 테이프 하면에 접착 고정되는 리드 프레임; 상기 상부 비아 홀들과 대응되어 관통 형성된 하부 비아 홀들, 그 하부 비아 홀들과 볼 패드들을 연결하는 회로 패턴이 일측면에 형성되고 타 측면에 상기 리드 프레임에 접착 고정되는 하부 테이프; 상기 반도체 칩을 상기 칩 패드에 접착 고정하기 위한 접착하는 수단과, 상기 본딩 패드들과 본딩영역을 전기적으로 연결하는 전기적 연결 수단; 상기 반도체 칩을 포함하는 전기적 연결부위를 봉지하는 성형수지; 를 포함하는 것을 특징으로 하는 리드 프레임을 이용한 볼 그리드 어레이 패키지를 제공한다.A semiconductor chip having a plurality of bonding pads for achieving the above object; A bonding region corresponding to the bonding pads and a circuit pattern connected to the bonding region are formed on the upper surface of the semiconductor chip, and upper via holes tape; A lead frame in which a slot is formed at a position of the via holes and one side of the lead frame is adhered and fixed to the lower surface of the upper tape; A lower tape having circuit patterns formed on one side and bonded to the lead frame on the other side, the lower tape being connected to the upper via-holes, a circuit pattern connecting the lower via-holes with the ball pads; A bonding means for bonding and fixing the semiconductor chip to the chip pad; an electrical connecting means for electrically connecting the bonding pads to the bonding region; A molding resin for sealing an electrical connection portion including the semiconductor chip; The ball grid array package includes the lead frame.
이하, 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, the present invention will be described in detail with reference to the drawings.
도 2는 본 발명에 따른 볼 그리드 어레이 패키지를 제조하기 위하여 슬롯이 형성된 리드 프레임의 모양을 나타내는 평면도이다.2 is a plan view showing the shape of a slotted lead frame for manufacturing a ball grid array package according to the present invention.
도 3은 본 발명에 따른 볼 그리드 어레이 패키지를 제조하기 위하여 비아 홀들과 회로 패턴이 형성된 하부 테이프를 나타내는 평면도이다.FIG. 3 is a plan view showing a via-hole and a lower tape in which a circuit pattern is formed to manufacture a ball grid array package according to the present invention. FIG.
도 4는 본 발명에 따른 볼 그리드 어레이 패키지를 제조하기 위하여 비아 홀들과 회로 패턴이 형성된 상부 테이프를 나타내는 평면도이다.FIG. 4 is a plan view showing a top tape having via holes and a circuit pattern formed thereon in order to manufacture the ball grid array package according to the present invention.
도 5는 본 발명에 따른 리드 프레임에 상부 테이프, 하부 테이프, 반도체 칩이 접착되는 모양을 나타내는 개략 사시도이다.5 is a schematic perspective view showing an upper tape, a lower tape, and a semiconductor chip bonded to a lead frame according to the present invention.
도 6은 도 5의 '6 - 6'의 선에 따른 리드 프레임에 상부 테이프와 하부 테이프가 접착된 모양을 나타내는 부분 단면도이다.6 is a partial cross-sectional view showing a state in which an upper tape and a lower tape are adhered to a lead frame along a line 6-6 in FIG.
도 7은 본 발명에 의한 볼 그리드 어레이 패키지의 일 실시예를 나타내는 단면도이다.7 is a cross-sectional view showing an embodiment of a ball grid array package according to the present invention.
먼저, 도 2는 소정의 위치에 슬롯(slot)(130)이 형성된 리드 프레임(140)이 타이 바(tie bar)(120)에 의하여 가이드 레일(guide rail)(110)에 부착되어 있는 리드 프레임 스트립(100)을 나타내고 있다.2, a lead frame 140 having a slot 130 formed at a predetermined position is attached to a lead frame 110 attached to a guide rail 110 by a tie bar 120, And the strip 100 is shown.
이는 일반적인 리드 프레임 스트립 구조에서 리드(lead)들이 제거되고 다이 패드(die pad)부분이 확대된 모양을 나타내고, 그 다이패드 역할을 하는 부분에 슬롯이 형성되어 있는 모양을 나타내고 있다. 이와 같은 리드 프레임 스트립의 제작은 스탬핑(stamping)하는 방법으로 간단하게 제작할 수 있으며, 구리 또는 구리 합금 등의 금속성 재질로 형성한다.This shows a shape in which leads are removed and a die pad portion is enlarged in a general lead frame strip structure, and a slot is formed in a portion serving as a die pad. Such a lead frame strip can be easily manufactured by a stamping method, and is formed of a metallic material such as copper or a copper alloy.
도 3은 전기 절연성 하부 테이프(200) 상에 비아 홀들(210)이 소정의 간경으로 형성되어 있고, 소정의 영역에 솔더 볼(도면에 도시 안됨)이 형성될 볼 패드들(230)이 형성되어 있으며, 회로 패턴(220)이 비아 홀들(210)과 볼 패드(230)간을 전기적으로 연결하고 있는 모양을 나타내고 있다.3, the via holes 210 are formed on the electrically insulating lower tape 200 at a predetermined diameter and ball pads 230 are formed in a predetermined area to form a solder ball (not shown) And the circuit pattern 220 is electrically connected between the via-holes 210 and the ball pads 230.
상기 하부 테이프(200)는 전기 절연성이 우수한 플라스틱(plastic) 계열의 폴리이미드 테이프(polyimide tape)를 사용하며, 그 하부 테이프의 리드 프레임과 첩착되는 면에는 접착제를 도포하여 접착성을 갖게 한다. 또한, 하부 테이프의 접착제가 도포되지 않는 일면에는 구리 계열의 금속으로 볼 패드와 회로 패턴을 사진 시각 하는 방법 등으로 형성한다. 상기 비아 홀들의 내부에는 금속 도금을 실시하여 전도성을 갖도록 한다.The lower tape 200 is made of a plastic type polyimide tape having excellent electrical insulation and an adhesive is applied to the surface of the lower tape which is adhered to the lead frame to have adhesiveness. On the other surface of the lower tape on which the adhesive is not applied, a ball pad and a circuit pattern are formed with a copper-based metal by photolithography. The inside of the via holes is plated with metal to provide conductivity.
도 4는 상기 도 3과 동일한 폴리이미드 테이프를 이용하여 그 일측면에 반도체 칩이 접착 고정될 칩 패드(320)가 형성되어 있고, 본딩 패드들과 전기적으로 연결될 본딩 영역(330)과 회로 패턴(340)이 형성되어 있고, 그 회로패턴(340)은 비아 홀들(310)과 연결되어 있는 상부 테이프(300)의 모양을 나타내고 있다.4, a chip pad 320 on which a semiconductor chip is to be adhered and fixed is formed using the same polyimide tape as that of FIG. 3, and a bonding region 330 to be electrically connected to the bonding pads and a circuit pattern And the circuit pattern 340 shows the shape of the upper tape 300 connected to the via-holes 310.
상기 비아 홀은 상부 테이프를 관통하여 형성되어 있고, 그 비아 홀들의 내부에는 전기 전도성 금속이 도금되어 있다. 그리고, 상기 본딩 영역 및 비아 홀들은 실장되는 반도체 칩의 특징에 따라 각기 알맞는 형태로 형성 할 수 있다. 또한, 상기 상부 테이프의 회로 패턴이 형성되지 않는 부분에는 접착성 물질이 도포되어 있어 리드 프레임에 접착 고정되도록 한다.The via hole is formed through the upper tape, and an electrically conductive metal is plated in the via hole. The bonding region and the via-holes may be formed in different shapes according to characteristics of the semiconductor chip to be mounted. Further, an adhesive material is applied to a portion of the upper tape where no circuit pattern is formed, and is adhered and fixed to the lead frame.
도 5는 슬롯(300)이 형성된 리드 프레임(100)의 양측면에 상기 상부 테이프(300)와 상기 하부 테이프(200)가 접착되고, 상부 테이프(300)의 칩 패드에 반도체 칩(10)이 접착되는 모양을 개략적으로 나타내고 있다.5 shows a state in which the upper tape 300 and the lower tape 200 are bonded to both sides of the lead frame 100 in which the slots 300 are formed and the semiconductor chip 10 is bonded to the chip pads of the upper tape 300 As shown in FIG.
즉, 리드 프레임에 형성된 슬롯의 위치는 상부 테이프의 비아홀과 하부 테이프의 비아홀의 위치와 일치하며, 그 슬롯을 통하여 비아 홀들이 위치하게 된다. 각각의 회로 패턴들과 비아 홀들을 포함하는 상부 테이프와 하부 테이프 사이에 리드 프레임이 개재되며, 리드 프레임에 형성된 슬롯을 통하여 상부 테이프의 비아 홀들과 하부 테이프의 비아 홀들이 접촉할 수 있는 형태를 갖게된다.That is, the position of the slot formed in the lead frame coincides with the position of the via hole of the upper tape and the via hole of the lower tape, and the via holes are located through the slot. The lead frame is interposed between the upper tape and the lower tape including the respective circuit patterns and the via holes and the via holes of the upper tape and the via holes of the lower tape can come into contact with each other through the slots formed in the lead frame do.
이와 같이 리드 프레임에 각각의 테이프를 접착하는 간단한 방법으로 인쇄 회로 기판을 형성할 수 있으므로 공정의 감소가 기대되며, 기존의 장비를 활용하여 상기 전술한 접착을 실시할 수 있다.Since the printed circuit board can be formed by a simple method of bonding the respective tapes to the lead frame, a reduction in the process is expected, and the above-described bonding can be carried out by utilizing existing equipment.
도 6은 리드 프레임(100)의 슬롯을 통하여 상부 테이프(300)의 비아 홀과 하부 테이프(200)의 비아 홀이 접촉부(350)를 이루어 전기적으로 연결된 모양을 나타내고 있다.6 shows a state in which the via hole of the upper tape 300 and the via hole of the lower tape 200 are electrically connected to each other through the contact portion 350 through the slot of the lead frame 100. [
이는 슬롯이 형성된 리드 프레임에 상부 테이프와 하부 테이프를 정렬한 다음 열 압착하는 방법으로 접착을 실시할 때 비아 홀 내부에 형성된 금속이 녹아 서로 접촉부(350)을 형성한다. 그러므로, 상부 테이프와 하부 테이프가 비아 홀과 리드 프레임의 슬롯을 통하여 전기적으로 연결되는 구조를 갖는다.This is a method of aligning an upper tape and a lower tape on a lead frame having a slot formed thereon, followed by thermocompression bonding. The metal formed in the via hole melts to form a contact portion 350 with each other. Therefore, the upper tape and the lower tape have a structure in which the via holes are electrically connected through the slots of the lead frame.
도 7은 반도체 칩(10) 상면에 복수 개의 본딩 패드들(12)이 형성되어 있고, 그 반도체 칩(10)이 상부 테이프(300)의 칩 패드에 접착제(20)로 접착 고정되어 있고, 본딩 패드들(12)과 각기 대응되는 상부 테이프(300) 상에 형성된 본딩 영역이 와이어(30)에 의하여 전기적으로 연결되어 있으며, 그 본딩 영역은 회로 패턴으로 비아홀들(310)과 연결되어 있는 모양을 나타내고 있다. 내부가 금속으로 충진된 비아 홀(310)은 상부 테이프(300)를 관통하여 형성되어 있으며, 그 상부 테이프(300) 하면에는 슬롯(130)이 형성된 리드 프레임(100)이 접착되어 있다. 그리고, 그 리드 프레임(100) 하면에는 상기 전술한 하부 테이프(200)가 접착 고정되어 있으며, 리드 프레임(100)의 슬롯(130)을 통하여 하부 비아 홀(210)과 상부 비아 홀(310)이 전기적으로 연결되어 있다. 또한, 하부 테이프(200)의 볼 패드에는 실장에 용이하도록 솔더 볼(250)이 형성되어 있고, 상기 반도체 칩(10)을 포함한 전기적 연결 부위는 성형 수지(60)로 봉지되어 있다. 상기 솔더 볼을 제외한 부분의 상부 테이프와 하부 테이프에 솔더 레지스트(260)를 도포하여 외부 환경으로부터 보호하도록 되어 있다.7 shows a state in which a plurality of bonding pads 12 are formed on the upper surface of the semiconductor chip 10 and the semiconductor chip 10 is adhered and fixed to the chip pads of the upper tape 300 with an adhesive 20, The bonding regions formed on the upper tapes 300 corresponding to the pads 12 are electrically connected to each other by the wires 30. The bonding region is connected to the via holes 310 through a circuit pattern Respectively. A via hole 310 filled with a metal is formed through the upper tape 300 and a lead frame 100 having a slot 130 formed thereon is bonded to the lower surface of the upper tape 300. The lower tape 200 is adhered and fixed to the lower surface of the lead frame 100 and the lower via hole 210 and the upper via hole 310 are connected to each other through the slot 130 of the lead frame 100. [ And are electrically connected. A solder ball 250 is formed on the ball pad of the lower tape 200 to facilitate mounting. The electrical connection portion including the semiconductor chip 10 is sealed with a molding resin 60. A solder resist 260 is applied to the upper tape and the lower tape of the portion except for the solder ball to protect it from the external environment.
상기 리드 프레임에 형성된 슬롯은 상부 테이프와 하부 테이프에 형성된 비아 홀을 서로 접속 시키는 역할을 할 만큼 충분한 크기와 형태로 형성되야 하며, 상기 비아 홀들 내부에 형성되는 전기전 도성 금속은 열 압착에 의하여 서로 접속된다.The slots formed in the lead frame should be formed in a size and shape sufficient to connect the via holes formed in the upper tape and the lower tape, and the electrically conductive metal formed in the via holes may be thermally bonded to each other Respectively.
즉, 본 발명에 의한 볼 그리드 어레이 패키지는 각각의 패턴이 형성된 상부 테이프와 하부 테이프 사이에 슬롯이 형성된 금속 재질의 리드 프레임을 개재하여 회로 기판을 형성한다. 이는 종래 기술에 의한 플라스틱 인쇄 회로 기판보다 열적 특성이 개선되고, 열변형에 보다 유연하게 대처할 수 있는 구조를 가지고 있다.That is, the ball grid array package according to the present invention forms a circuit board through a metal lead frame having slots formed between an upper tape and a lower tape on which respective patterns are formed. This improves the thermal characteristics of the plastic printed circuit board according to the prior art, and has a structure capable of coping with thermal deformation more flexibly.
따라서, 본 발명에 의한 볼 그리드 어레이 패키지는 금속 재질로 형성된 리드 프레임을 갖고 있어 패키지 공정에서 발생하는 열적변형에 유연하게 대처할 수 있어 불량 발생율이 억제되고, 패키지가 변형되는 뒤틀어짐 등의 불량이 제거되는 이점이 있다. 또한, 제조 공정이 간단하고 기존의 장비를 활용할 수 있어 원가 절감의 효과가 있다.Accordingly, the ball grid array package according to the present invention has a lead frame formed of a metal material, so that it can flexibly cope with thermal deformation occurring in the packaging process, thereby reducing the defect occurrence rate and eliminating defects such as deformation . In addition, the manufacturing process is simple and the existing equipment can be utilized, thus reducing the cost.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960044161A KR100195511B1 (en) | 1996-10-05 | 1996-10-05 | Ball grid array package using leadframe |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960044161A KR100195511B1 (en) | 1996-10-05 | 1996-10-05 | Ball grid array package using leadframe |
Publications (2)
| Publication Number | Publication Date |
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| KR100195511B1 true KR100195511B1 (en) | 1999-06-15 |
Family
ID=19476359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960044161A KR100195511B1 (en) | 1996-10-05 | 1996-10-05 | Ball grid array package using leadframe |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100195511B1 (en) |
-
1996
- 1996-10-05 KR KR1019960044161A patent/KR100195511B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980025869A (en) | 1998-07-15 |
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