KR20050006547A - PCB for fabricating semiconductor package and semiconductor package using the same - Google Patents
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Abstract
Description
본 발명은 반도체 패키지 제조용 회로기판에 관한 것으로서, 더욱 상세하게는 회로기판의 구조 개선을 통해 반도체 패키지 적층시 발생하는 솔더 조인트(solder joint)에서의 정렬불량 현상이 해소되도록 함과 더불어 솔더 조인트에서의 접합 신뢰성을 향상시킨 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit board for manufacturing a semiconductor package, and more particularly, to solve a misalignment phenomenon in a solder joint generated when stacking a semiconductor package by improving the structure of the circuit board. It is to improve the bonding reliability.
일반적으로, 반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한요구 및 실장 신뢰성을 만족시키기 위해 지금까지 계속 발전해오고 있다.In general, the packaging technology for integrated circuits in the semiconductor industry has been continuously developed to meet the demand for miniaturization and mounting reliability.
즉, 소형화에 대한 요구는 칩 스케일에 근접한 패키지에 대한 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키지 제조 기술에 대한 중요성을 부각시키고 있다.In other words, the demand for miniaturization is accelerating the development of packages close to the chip scale, and the demand for mounting reliability emphasizes the importance of package manufacturing technology that can improve the efficiency of mounting work and the mechanical and electrical reliability after mounting. I'm making it.
한편, 반도체소자에 대한 패키징 공정의 주목적은 기판이나 소켓에 실장하기 위한 형상의 확보와 기능보호에 있다고 할 수 있다.On the other hand, the main purpose of the packaging process for a semiconductor device is to secure the shape and function protection for mounting on a substrate or a socket.
또한, 최근에는 집적회로의 고집적화에 따라 다핀화, 미세조립기술, 또 실장형태의 다양화에 따른 패키지의 다종류화 등, 조립공정과 관련된 기술도 각각 세분된 분야에 따라 크게 변화하고 있다.In addition, in recent years, technologies related to the assembly process, such as multi-pinning, micro-assembly technology, and package variety due to the diversification of the mounting type according to the high integration of integrated circuits, are also greatly changed according to the subdivided fields.
즉, 반도체 패키지는 실장형태 및 리드형태에 따라 여러 가지 유형으로 나뉘는데, 반도체 패키지의 대표적인 예로서는 DIP(Dual Inline Package)외에 QFP(Quad Flat Package), TSOP(Thin Small Outline Package), BGA 패키지( Ball Grid Array package), BLP(Bottom Leaded Package) 등이 있으며, 계속 다핀(多-pin)화 또는 경박단소(輕薄短小)화 되고 있다.In other words, semiconductor packages are divided into various types according to the mounting type and lead type.A representative example of the semiconductor package is a quad flat package (QFP), thin small outline package (TSOP), and BGA package (ball grid) in addition to the dual inline package (DIP). Array package (BLP), Bottom Leaded Package (BLP), and the like, continue to be multi-pin or light and thin.
또한, 상기 패키지중에 BGA 패키지나, BLP는 적층되어 패키지 스택을 이루기도 한다.In addition, the BGA package or the BLP in the package may be stacked to form a package stack.
한편, 상기한 패키지 타입중, BGA 패키지(Ball Grid Array package)는 반도체칩이 부착된 기판의 이면에 구형의 솔더볼을 소정의 상태로 배열(Array)하여 아웃터리드(outer lead) 대신으로 사용하게 되며, 상기 BGA 패키지는 패키지몸체(Package Body) 면적을 QFP(Quad Flat Package) 타입보다 작게 하는데 유리하며, QFP와는 달리 리드의 변형이 없는 장점이 있다.On the other hand, among the above package types, the BGA package (Ball Grid Array package) is used to replace the outer lead by arranging the spherical solder balls in a predetermined state on the back surface of the substrate on which the semiconductor chip is attached. In addition, the BGA package has an advantage of making a package body area smaller than a quad flat package (QFP) type, and unlike the QFP, there is an advantage of no deformation of a lead.
그리고, 상기 BGA 패키지에 주로 적용되는 인쇄회로기판은 플라스틱 기판상에 접합된 하나 이상의 금속 회로층을 포함하며, 다른 전자부품들에 대한 기계적 지지구조 및 전기적 접속 구조를 제공하게 된다.In addition, a printed circuit board mainly applied to the BGA package includes one or more metal circuit layers bonded on a plastic substrate, and provides a mechanical support structure and an electrical connection structure for other electronic components.
한편, 전자제품의 크기가 소형화됨에 따라 이에 비례하여 이러한 제품내에 사용되는 패키징된 디바이스의 크기도 작아져야 할 필요성이 생기게 되었다.On the other hand, as the size of electronic products becomes smaller, there is a need to proportionately reduce the size of packaged devices used in such products.
따라서, 높은 동작 성능을 발휘하면서도 표면 실장면적이 작고, 두께가 얇은 패키지가 필요하게 되어, 패키지 스택 기술이 개발되고 있다.Accordingly, a package stack technology has been developed, requiring a package having a small surface mounting area and a thin thickness while exhibiting high operating performance.
도 1은 이러한 패키지 스택의 구조예를 나타낸 종단면도로서, 상기 패키지 스택은 인쇄회로기판(PCB)상(이하, "'회로기판"이라 한다)에 커버레이 테이프(coverlay tape)를 라미네이션(lamination)하는 공정, 다이 어태치(die attach) 공정, 와이어 본딩(wire bonding) 공정, 몰딩(molding) 공정, 커버레이 테이프를 제거하는 디테이핑(detaping) 공정, 볼 어태치(ball attach) 공정을 거쳐 만들어진 단위 패키지 유니트를 전기적으로 상호 연결되도록 적층하여 이루어진다.1 is a longitudinal cross-sectional view showing a structural example of such a package stack, in which the package stack is laminated with a coverlay tape on a printed circuit board (hereinafter referred to as a "circuit board"). Fabrication process, die attach process, wire bonding process, molding process, detaping process to remove coverlay tape, ball attach process The unit package is made by stacking units so as to be electrically interconnected.
한편, 도 2는 도 1의 반도체 패키지 적층에 적용된 기존 회로기판(PCB)의 볼랜드부 구조를 나타낸 확대 종단면도로서, 상기 패키지 스택 제조에 적용되는 회로기판(PCB)은 코어(core)를 이루는 수지층(1) 위에 Cu 재질의 메탈 트레이스(2)가 일정한 패턴을 이루도록 형성되고, 상기 수지층(1) 상에는 솔더마스크(3)가 형성된다.FIG. 2 is an enlarged longitudinal sectional view showing a structure of a ball land portion of an existing circuit board (PCB) applied to the semiconductor package stack of FIG. 1, wherein a circuit board (PCB) applied to manufacturing the package stack forms a core. A metal trace 2 of Cu material is formed on the ground layer 1 to form a predetermined pattern, and a solder mask 3 is formed on the resin layer 1.
이 때, 상기 솔더마스크(3)는 솔더레지스트의 도포에 의해 형성되며, 상기 솔더레지스트 도포후 노광 및 현상을 통해 솔더볼(4)이 부착될 볼랜드(200) 영역은 오프닝(opening) 된다.At this time, the solder mask 3 is formed by application of solder resist, and the ball land region 200 to which the solder balls 4 are to be attached is opened through exposure and development after application of the solder resist.
즉, 상기 솔더마스크(3)는 도 3에서와 같이, 반도체 패키지 제조시 솔더볼(4)이 부착되도록 오프닝되어야 하는 볼랜드(200)를 제외한 나머지 영역을 커버하도록 형성되며, 이에 따라 상기 솔더마스크(3)의 오프닝된 영역을 통해 볼랜드(200)를 이루는 메탈 트레이스(2)의 일부분이 노출된다.That is, as shown in FIG. 3, the solder mask 3 is formed to cover the remaining area except for the ball land 200 that needs to be opened so that the solder balls 4 may be attached when the semiconductor package is manufactured. Accordingly, the solder mask 3 may be formed. A portion of the metal trace 2 constituting the borland 200 is exposed through the opened region of the < RTI ID = 0.0 >
그러나, 기존의 회로기판(PCB)은 볼랜드부의 구조적인 특성상, 패키지 적층시 다음과 같은 문제점을 야기하게 되는 단점이 있었다.However, the conventional circuit board (PCB) has the disadvantage that causes the following problems when stacking the package, due to the structural characteristics of the borland portion.
도 4는 반도체 패키지 적층시의 정렬불량을 보여주는 참고도이고, 도 5는 종래 기술에 따른 문제점을 설명하기 설명하기 위한 참고 도면으로서, 기존 회로기판(PCB)이 적용된 반도체 패키지 스택 구조에서의 정렬불량( misalignment)상태를 설명하기 위한 도 4의 요부 확대 단면도이다.4 is a reference diagram illustrating misalignment when a semiconductor package is stacked, and FIG. 5 is a reference diagram illustrating a problem according to the prior art, and is a misalignment in a semiconductor package stack structure to which a conventional circuit board (PCB) is applied. It is an enlarged sectional view of the principal part of FIG. 4 for demonstrating a (misalignment) state.
이를 참조하면, 기존에는 단위 패키지를 적층할 때, 각 유니트 간에 발생하는 정렬불량이 발생할 수 있는데, 기존 회로기판(PCB)의 볼랜드부는 단차없이 오프닝된 구조이므로 자기정렬(self- alignment) 작용이 없어 정렬불량이 유지된 상태에서 패키지간의 적층이 이루어짐으로써 솔더 조인트에서의 접합이 정상적으로 이루어지지 못하는 경우가 발생하게 되며, 이로 인해 패키지 스택의 신뢰성에 악영향을 미치게 되는 문제점이 있었다.Referring to this, in the case of stacking unit packages, misalignment may occur between units. However, since the borland portion of an existing circuit board (PCB) is opened without a step, there is no self-alignment effect. Since the stacking is performed between the packages in a state in which misalignment is maintained, the bonding at the solder joint may not be normally performed, thereby adversely affecting the reliability of the package stack.
또한, 기존 구조의 회로기판(PCB)은 볼랜드부가 단차없이 오프닝된 구조이므로, 리플로우시 솔더볼(4)과 플럭스(flux)간의 적심면적(wetting area)이 작아지는 단점이 있다.In addition, the circuit board (PCB) of the conventional structure has a disadvantage that the wetting area between the solder ball (4) and the flux (flux) is reduced during the reflow because the borland portion is opened without a step.
따라서, 기존 구조의 회로기판(PCB)을 채용한 반도체 패키지는 적층시, 톱패키지의 솔더볼(4)을 지지하는 면적이 작아 솔더볼(4)에 작용하는 전단력(shearing force)에 취약할 수 밖에 없는 문제점이 있었다.Therefore, a semiconductor package employing a circuit board (PCB) having an existing structure has a small area for supporting the solder ball 4 of the top package when laminated, which is inevitable to shearing force acting on the solder ball 4. There was a problem.
본 발명은 상기한 제반 문제점을 해결하기 위한 것으로서, 회로기판의 구조 개선을 통해 반도체 패키지 적층시 발생하는 솔더 조인트에서의 정렬불량 현상이 해소되도록 함과 더불어 솔더 조인트에서의 접합 신뢰성을 향상시킬 수 있는 반도체 패키지 제조용 회로기판을 제공하는데 그 목적이 있다.The present invention is to solve the above problems, and to improve the joint reliability in the solder joint and to solve the misalignment phenomenon in the solder joint generated when the semiconductor package is laminated by improving the structure of the circuit board. It is an object of the present invention to provide a circuit board for manufacturing a semiconductor package.
또한, 본 발명은 상기한 목적의 달성이 가능한 회로기판을 채용하여 단위 패키지간의 적층시 발생하는 솔더 조인트에서의 정렬불량 현상이 해소되도록 함과 더불어 솔더 조인트에서의 접합 신뢰성을 향상시킬 수 있는 반도체 패키지를 제공하는데에도 그 목적이 있다.In addition, the present invention adopts a circuit board capable of achieving the above object to solve the misalignment phenomenon in the solder joint generated during the stacking between the unit package and to improve the bonding reliability in the solder joint The purpose is to provide.
도 1은 반도체 패키지 스택 구조예를 나타낸 종단면도1 is a longitudinal cross-sectional view showing an example of a semiconductor package stack structure
도 2는 도 1의 반도체 패키지 스택에 적용된 기존 회로기판의 볼랜드부 구조를 나타낸 확대 종단면도FIG. 2 is an enlarged longitudinal cross-sectional view illustrating a structure of a ball land portion of an existing circuit board applied to the semiconductor package stack of FIG. 1. FIG.
도 3은 도 2의 회로기판상에 솔더볼이 부착된 상태를 나타낸 종단면도3 is a longitudinal sectional view showing a state in which a solder ball is attached to a circuit board of FIG.
도 4는 기존 회로기판을 이용한 반도체 패키지 적층시의 정렬불량을 보여주는 참고도4 is a reference diagram illustrating misalignment when stacking a semiconductor package using an existing circuit board.
도 5는 종래 기술에 따른 문제점을 설명하기 설명하기 위한 참고 도면으로서, 기존 회로기판이 적용된 반도체 패키지 스택 구조에서의 정렬불량(misalignment)상태를 설명하기 위한 도 4의 요부 확대 단면도5 is an enlarged cross-sectional view of a main part of FIG. 4 for explaining a misalignment state in a semiconductor package stack structure to which an existing circuit board is applied, as a reference diagram for describing a problem according to the related art.
도 6은 본 발명의 제1실시예에 따른 회로기판 구조를 나타낸 종단면도6 is a longitudinal sectional view showing a circuit board structure according to the first embodiment of the present invention;
도 7a 및 도 7b는 본 발명의 제1실시예에 따른 회로기판의 작용을 설명하기 위한 참고 도면으로서, 본 실시예에 따른 회로기판이 적용된 반도체 패키지 스택 구조에서의 자기정렬(self- alignment) 과정을 보여주는 요부 단면도7A and 7B are reference diagrams for explaining the operation of a circuit board according to a first embodiment of the present invention, and a self-alignment process in a semiconductor package stack structure to which the circuit board according to the present embodiment is applied. Section showing
도 8은 본 발명의 제2실시예에 따른 회로기판 구조를 나타낸 종단면도8 is a longitudinal cross-sectional view showing a circuit board structure according to a second embodiment of the present invention;
도 9a 및 도 9b는 본 발명의 제2실시예에 따른 회로기판의 작용을 설명하기위한 참고 도면으로서, 본 실시예에 따른 회로기판이 적용된 반도체 패키지 스택 구조에서의 자기정렬(self-alignment) 과정을 보여주는 요부 단면도9A and 9B are reference diagrams for explaining the operation of a circuit board according to a second embodiment of the present invention, and a self-alignment process in a semiconductor package stack structure to which the circuit board according to the present embodiment is applied. Section showing
도 10은 본 발명의 제2실시예에 따른 회로기판과 기존 회로기판의 솔더볼 적심면적(wetting area) 크기를 비교한 참고도10 is a reference diagram comparing the size of the solder ball wetting area between the circuit board and the conventional circuit board according to the second embodiment of the present invention.
도 11은 본 발명에 따른 반도체 패키지 구조를 나타낸 종단면도11 is a longitudinal sectional view showing a semiconductor package structure according to the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
1:수지층 2:메탈 트레이스1: Resin layer 2: Metal trace
200:볼랜드 3:솔더마스크200: Borland 3: solder mask
300:단차부 4:솔더볼300: step 4: solder ball
5:무전해 도금층 6:반도체칩5: Electroless plating layer 6: Semiconductor chip
7:비유동성 언더필재 8:골드 와이어7: non-liquid underfill 8: gold wire
9:몰딩수지9: molding resin
상기한 목적을 달성하기 위해, 본 발명은 코어(core)를 이루는 수지층과, 상기 수지층 상에 일정 패턴으로 형성되는 전도성의 메탈 트레이스와, 상기 메탈 트레이스의 볼랜드부만을 오프닝시키고 상기 볼랜드부를 제외한 수지층 상부면을 뒤덮도록 형성되는 솔더마스크를 포함하여서 된 반도체 패키지 제조용 회로기판에 있어서; 상기 볼랜드부의 측벽에 단차부가 형성됨을 특징으로 하는 반도체 패키지 제조용 회로기판 구조가 제공된다.In order to achieve the above object, the present invention provides a resin layer constituting the core (core), a conductive metal trace formed in a predetermined pattern on the resin layer, and opening only the ball land portion of the metal trace, except for the borland portion A circuit board for manufacturing a semiconductor package including a solder mask formed to cover an upper surface of a resin layer; Provided is a circuit board structure for manufacturing a semiconductor package, characterized in that a stepped portion is formed on the sidewall of the ballland portion.
한편, 상기한 목적을 달성하기 위한 본 발명의 다른 형태에 따르면, 반도체칩과, 상기 반도체칩에 전기적으로 연결되는 회로패턴이 구비되며 상부면 또는 하부면상에 볼랜드가 노출되는 오프닝 영역인 볼랜드부가 형성된 회로기판과, 상기 볼랜드에 부착되는 외부접속용단자인 솔더볼을 포함하여 구성되는 반도체 패키지에 있어서; 상기 볼랜드부의 측벽에 단차부(300)가 형성됨을 특징으로 하는 반도체 패키지가 제공된다.On the other hand, according to another aspect of the present invention for achieving the above object is provided with a semiconductor chip, a circuit pattern electrically connected to the semiconductor chip and a ball land portion which is an opening area to expose the ball land on the upper surface or the lower surface is formed. A semiconductor package comprising a circuit board and a solder ball, which is an external connection terminal attached to the ball land; A semiconductor package is provided, wherein a stepped portion 300 is formed on sidewalls of the borland portion.
이하, 본 발명의 실시예들에 대해 도 6 내지 도 10을 참조하여 설명하면 다음과 같다.Hereinafter, embodiments of the present invention will be described with reference to FIGS. 6 to 10.
먼저, 도 6 및 도 7을 참조하여 본 발명의 제1실시예에 대해 설명한다.First, a first embodiment of the present invention will be described with reference to FIGS. 6 and 7.
도 6은 본 발명의 제1실시예에 따른 회로기판 구조를 나타낸 종단면도로서, 본 발명의 제1실시예는, 코어(core)를 이루는 수지층(1)과, 상기 수지층(1) 상에 일정 패턴으로 형성되는 전도성의 메탈 트레이스(2)와, 상기 메탈 트레이스(2)의 볼랜드(200) 영역만을 오프닝시키고 상기 볼랜드부를 제외한 수지층(1) 상부면을 뒤덮도록 형성되는 솔더마스크(3)를 포함하여서 된 반도체 패키지 제조용 회로기판(PCB)에 있어서; 상기 볼랜드부의 측벽에 단차부(300)가 형성된다.FIG. 6 is a longitudinal sectional view showing a circuit board structure according to a first embodiment of the present invention. The first embodiment of the present invention includes a resin layer 1 forming a core and an upper portion of the resin layer 1. The conductive metal trace 2 formed in a predetermined pattern on the solder mask, and the solder mask 3 is formed so as to cover the upper surface of the resin layer 1 except for the ball land portion by opening only the ball land region 200 of the metal trace 2. In the semiconductor package manufacturing circuit board (PCB) including; The stepped part 300 is formed on the sidewall of the ballland part.
이 때, 상기 볼랜드부의 측벽은 2단(段) 구조를 이루도록 형성된다.At this time, the side wall of the ball land portion is formed to form a two-stage structure.
즉, 상기 볼랜드부는 솔더마스크(3)의 일정 영역을 오프닝시킴에 따라 형성되며, 상기 오프닝된 영역은 2단 구조를 이루되, 입구측 폭이 넓고 단(段)이진 이후의 바텀쪽은 폭이 좁아지는 형태를 이루도록 형성된다.That is, the ball land portion is formed by opening a predetermined region of the solder mask 3, and the opened region has a two-stage structure, and the width of the inlet side is wide and the bottom side after the end is wide. It is formed to form a narrowing shape.
또한, 상기 볼랜드부의 바텀면에는 Ni/Au로 된 무전해 도금층(5)을 형성한다.In addition, an electroless plating layer 5 made of Ni / Au is formed on the bottom surface of the ball land portion.
이와 같이 구성된 본 실시예의 작용은 다음과 같다.The operation of this embodiment configured as described above is as follows.
도 7a 및 도 7b는 본 발명의 제1실시예에 따른 회로기판(PCB)의 작용을 설명하기 위한 참고 도면으로서, 본 실시예에 따른 회로기판(PCB)이 적용된 반도체 패키지 스택 구조에서의 자기정렬(self- alignment) 과정을 보여주는 요부 단면도이다.7A and 7B are reference diagrams for explaining the operation of a circuit board (PCB) according to the first embodiment of the present invention, and self-alignment in the semiconductor package stack structure to which the circuit board (PCB) according to the present embodiment is applied. This is a sectional view of the main part showing the process of self-alignment.
그리고, 도 7a는 적층전 톱패키지와 바텀패키지간에 정렬이 정확히 이루어지지 않은 상태를 나타낸 요부 단면도이고, 도 7b는 자기정렬이 이루어진 후의 요부 단면도이다.7A is a sectional view showing the main parts of a state in which alignment between the top package and the bottom package is not precisely performed before lamination, and FIG. 7B is a sectional view of the main part after self-alignment is performed.
이를 참조하면, 도 7a와 같이 톱패키지의 솔더볼(4)과 바텀패키지의 볼랜드부 위치가 틀어진 상태에서 톱패키지를 바텀패키지 위에 안착시키게 되면, 기존 구조에서는 정렬불량 상태로 적층이 이루어져 솔더조인트가 정확히 형성되지 않게 됨으로써 톱패키지와 바텀패키지간의 접합 신뢰성이 떨어지게 된다.Referring to FIG. 7A, when the top package is seated on the bottom package in a state where the solder ball 4 of the top package and the ball land portion of the bottom package are distorted, the solder joint is precisely stacked due to misalignment in the existing structure. As it is not formed, the bonding reliability between the top package and the bottom package is reduced.
그러나, 본 실시예에 따른 회로기판(PCB)은 볼랜드부 내벽이 2단으로 단차진 구조여서 도 7a에 화살표로 표시한 바와 같이 솔더볼(4)이 단차진 벽을 타고 내려와 정확히 볼랜드부의 중앙에 안착됨으로써(도 7b 참조), 톱패키지와 바텀패키지간의 위치가 자동정렬(self-alignment)되는 효과를 나타내게 된다.However, the circuit board (PCB) according to the present embodiment has a structure in which the inner wall of the borland portion is stepped into two stages, so that the solder ball 4 descends on the stepped wall and is accurately seated in the center of the borland portion as indicated by arrows in FIG. 7A. As a result (see FIG. 7B), the position between the top package and the bottom package is self-aligned.
요컨대, 본발명의 제1실시예에 따르면, 적층되는 패키지중 톱패키지와 바텀패키지간의 정렬불량을 바텀패키지에 적용된 회로기판(PCB)의 볼랜드부에서 구조적으로 보상해줌으로써 정상적인 솔더 조인트 형성이 가능하게 되는 것이다.In short, according to the first embodiment of the present invention, a normal solder joint can be formed by structurally compensating for the misalignment between the top package and the bottom package in the stacked package in the borland portion of the circuit board (PCB) applied to the bottom package. Will be.
이하에서는 첨부도면 도 8 내지 도 10을 참조하여 본 발명의 제2실시예에 대해 설명한다.Hereinafter, a second embodiment of the present invention will be described with reference to the accompanying drawings, FIGS. 8 to 10.
도 8은 본 발명의 제2실시예에 따른 회로기판(PCB) 구조를 나타낸 종단면도로서, 본 실시예는 코어(core)를 이루는 수지층(1)과, 상기 수지층(1) 상에 일정 패턴으로 형성되는 전도성의 메탈 트레이스(2)와, 상기 메탈 트레이스(2)의 볼랜드(200) 영역만을 오프닝시키고 상기 볼랜드부를 제외한 수지층(1) 상부면을 뒤덮도록 형성되는 솔더마스크(3)를 포함하여서 된 반도체 패키지 제조용 회로기판(PCB)에 있어서; 상기 볼랜드부의 측벽에 단차부(300)가 형성된다.FIG. 8 is a longitudinal sectional view showing a circuit board (PCB) structure according to a second embodiment of the present invention. In this embodiment, a resin layer 1 constituting a core is fixed on the resin layer 1. A conductive metal trace 2 formed in a pattern, and a solder mask 3 formed to cover only an upper region of the ball land 200 of the metal trace 2 and cover the upper surface of the resin layer 1 except for the ball land portion. In the semiconductor package manufacturing circuit board (PCB), including; The stepped part 300 is formed on the sidewall of the ballland part.
이 때, 상기 볼랜드부의 측벽은 2단(段) 구조를 이루도록 형성된다.At this time, the side wall of the ball land portion is formed to form a two-stage structure.
그리고, 상기 오프닝된 영역은 2단 구조를 이루되, 입구측 폭이 넓고 단(段)이진 이후의 바텀쪽은 폭이 좁아지는 형태를 이루도록 형성된다.In addition, the opened area has a two-stage structure, and the entrance side has a wide width and the bottom side after the step is formed to have a narrow width.
그리고, 상기 볼랜드부의 바텀면 및 측벽 내면에는 무전해 도금층(5)이 형성된다.The electroless plating layer 5 is formed on the bottom surface of the ball land part and the inner surface of the side wall.
이와 같이 구성된 본 실시예의 작용은 다음과 같다.The operation of this embodiment configured as described above is as follows.
도 9a 및 도 9b는 본 발명의 제2실시예에 따른 회로기판(PCB)의 작용을 설명하기 위한 참고 도면으로서, 본 실시예에 따른 회로기판(PCB)이 적용된 반도체 패키지 스택 구조에서의 자기정렬(self- alignment) 과정을 보여주는 요부 단면도이다.9A and 9B are reference diagrams for explaining the operation of a circuit board (PCB) according to a second embodiment of the present invention, and self-alignment in the semiconductor package stack structure to which the circuit board (PCB) according to the present embodiment is applied. This is a sectional view of the main part showing the process of self-alignment.
그리고, 도 9a는 적층전 톱패키지와 바텀패키지간에 정렬이 정확히 이루어지지 않은 상태를 나타낸 요부 단면도이고, 도 9b는 자기정렬이 이루어진 후의 요부 단면도이다.9A is a sectional view showing the main parts of a state in which alignment between the top package and the bottom package is not accurately performed before lamination, and FIG. 9B is a sectional view of the main part after self-alignment is performed.
따라서, 본 실시예에 따른 회로기판(PCB) 역시 볼랜드부 내벽이 2단으로 단차진 구조여서 도 9a에 화살표로 표시한 바와 같이 솔더볼(4)이 단차진 벽을 타고 내려와 정확히 볼랜드부의 중앙에 안착됨으로써(도 9b 참조), 톱패키지와 바텀패키지간의 위치가 자동정렬(self-alignment)되는 효과를 나타내게 된다.Accordingly, the circuit board PCB according to the present embodiment also has a structure in which the inner wall of the borland portion is stepped in two stages, so that the solder ball 4 descends on the stepped wall and is accurately seated in the center of the borland portion as indicated by arrows in FIG. 9A. As a result (see FIG. 9B), the position between the top package and the bottom package is self-aligned.
한편, 도 10은 본 발명의 제2실시예에 따른 회로기판(PCB)과 기존 회로기판(PCB)의 솔더볼 적심면적(wetting area) 크기를 비교한 참고도로서, 본 발명의 제2실시예에 따른 회로기판(PCB)은 단차진 볼랜드부 내측 벽면 및 바텀면 전체에 걸쳐 무전해 도금이 이루어짐으로써 톱패키지와 바텀패키지 간의 적층시, 톱패키지의 솔더볼(4)이 플럭스에 적셔지는 면적이 기존에 비해 늘어나게 됨으로써 솔더 조인트의 기계적·전기적 신뢰성이 향상되는 효과를 가져오게 된다.On the other hand, Figure 10 is a reference diagram comparing the solder ball wetting area size of the circuit board (PCB) according to the second embodiment of the present invention and the existing circuit board (PCB), according to a second embodiment of the present invention According to the PCB, the electroless plating is performed on the inner wall and the bottom surface of the stepped borland, so that the solder ball 4 of the top package wets the flux when the top package and the bottom package are laminated. Compared to this, the mechanical and electrical reliability of the solder joint is improved.
즉, 도 10에서와 같이 볼랜드부의 입구 폭(W)이 동일 폭일 경우, 본 발명의 볼랜드부 내면의 면적의 총합은 기존 볼랜드부의 내면의 총합보다 훨씬 커지게 되며, 이에 따라 솔더볼 적심면적 또한 커지게 되는 것이다.That is, when the inlet width W of the borland portion is the same width as shown in Figure 10, the total area of the inner surface of the borland portion of the present invention is much larger than the total of the inner surface of the existing borland portion, thereby increasing the solder ball wetting area Will be.
요컨대, 본발명의 제2실시예 역시, 적층되는 패키지중 톱패키지와 바텀패키지간의 정렬불량을 바텀패키지에 적용된 회로기판(PCB)의 볼랜드부에서 구조적으로 보상해줌으로써 정상적인 솔더 조인트 형성이 가능하게 되며, 이에 덧붙여 톱 패키지와 바텀패키지간의 적층시 기존에 비해 보다 넓은 면적에 걸쳐 솔더볼(4)이 플럭스에 적셔지게 됨으로써 솔더 조인트의 기계적·전기적 신뢰성 향상이 가능하게 된다.In short, the second embodiment of the present invention also enables the normal solder joint formation by structurally compensating for the misalignment between the top package and the bottom package in the stacked package at the borland portion of the circuit board (PCB) applied to the bottom package. In addition, when the top package and the bottom package are stacked, the solder ball 4 is soaked in the flux over a larger area than the conventional one, thereby improving the mechanical and electrical reliability of the solder joint.
한편, 도 11은 본 발명에 따른 반도체 패키지 구조를 나타낸 종단면도로서, 본 발명의 반도체 패키지는 반도체칩(6)과, 상기 반도체칩(6)에 전기적으로 연결되는 회로패턴이 구비되며 상부면 또는 하부면상에 볼랜드(200)가 노출되는 오프닝 영역인 볼랜드부가 형성된 회로기판(PCB)과, 상기 볼랜드(200)에 부착되는 외부접속용단자인 솔더볼(4)을 포함하여 구성되며, 상기 볼랜드부의 측벽에 단차부(300)가 형성된다.On the other hand, Figure 11 is a longitudinal cross-sectional view showing a semiconductor package structure according to the present invention, the semiconductor package of the present invention is provided with a semiconductor chip 6, a circuit pattern electrically connected to the semiconductor chip 6, the top surface or A circuit board (PCB) having a ball land portion, which is an opening area in which the ball lands 200 are exposed, and a solder ball 4 which is an external connection terminal attached to the ball lands 200. The stepped part 300 is formed.
이 때, 상기 볼랜드(200)에 안착되는 솔더볼(4) 둘레에는 비유동성 언더필재(7)(no flow underfill material)가 채워진다.At this time, the non-flowable underfill material 7 (no flow underfill material) is filled around the solder ball 4 seated on the ball land 200.
그리고, 상기 반도체칩(6)은 골드와이어(8)에 의해 회로기판(PCB)에 연결되며, 상기 반도체침과 골드와이어(8)는 몰딩수지(9)(EMC)에 의해 외부환경으로부터 보호되도록 몰딩된다.The semiconductor chip 6 is connected to the circuit board PCB by a gold wire 8, and the semiconductor needle and the gold wire 8 are protected from an external environment by a molding resin 9 (EMC). Molded.
한편, 본 발명의 패키지에는 전술한 각 실시예의 회로기판(PCB) 구조가 적용가능함은 물론이다.On the other hand, it is a matter of course that the circuit board (PCB) structure of each embodiment described above is applicable to the package of the present invention.
즉, 본 발명의 패키지를 구성하는 회로기판(PCB) 또한, 볼랜드부의 측벽이 2단 구조를 이루게 되며, 입구측 폭이 넓고 단(段)이진 이후의 바텀쪽은 폭이 좁아지는 형태를 이루게 된다.That is, the circuit board (PCB) constituting the package of the present invention also has a two-sided structure of the side wall of the borland portion, the width of the inlet side is wide and the bottom side after the step is narrowed to form a width. .
그리고, 상기 볼랜드부의 바텀면 혹은, 바텀면 및 측벽 내면 전체에 걸쳐 Ni 혹은 Au로 된 무전해 도금층(5)이 형성될 수 있다.In addition, the electroless plating layer 5 made of Ni or Au may be formed on the bottom surface of the ball land portion or the entire bottom surface and the inner surface of the sidewall.
한편, 상기한 구성들은 개별적으로, 혹은 둘 이상 조합된 상태로 본 발명의패키지에 적용될 수 있다.On the other hand, the above configuration can be applied to the package of the present invention individually or in combination of two or more.
상기와 같이 구성되는 본 발명의 반도체 패키지는, 예시한 바와 같이 패키지 스택의 솔더 조인트 접합 신뢰성을 크게 향상시킬 수 있게 된다.The semiconductor package of the present invention configured as described above can significantly improve the solder joint bonding reliability of the package stack as illustrated.
특히, 본 발명의 볼랜드부의 내측 벽면이 2단 구조로 단차지고, 상기 볼랜드 내면에 무전해 도금층(5)이 형성되며, 패키지 적층시 볼랜드부의 볼랜드에 안착되는 솔더볼(4) 둘레로 플럭스 대신 비유동성 언더필재(7)를 채울 경우에는, 자기정렬이 이루어질 뿐만 아니라 전단력(剪斷力)에 대해서도 저항력도 커지게 되어 고신뢰성(high reliability) 및 고성능(high performance)이 요구되는 패키지 스택의 제조에 유리하게 된다.In particular, the inner wall surface of the ball land portion of the present invention is stepped into a two-stage structure, an electroless plating layer 5 is formed on the inner surface of the ball land, and non-flux instead of flux around the solder ball 4 seated on the ball land portion of the ball land when the package is stacked. When the underfill material 7 is filled, not only self-alignment but also resistance to shear force is increased, which is advantageous for the manufacture of a package stack requiring high reliability and high performance. Done.
한편, 상기 비유동성 언더필재(7)는 비전도성의 열경화성 접착물질로서, 볼랜드부에 도포된 후 리플로우 공정을 거치면서 경화되는 특성을 가지며 종래 일반적인 언더필 접착제와 달리 유동성이 거의 없는 페이스트 상태이다.On the other hand, the non-flowable underfill material 7 is a non-conductive thermosetting adhesive material, which is applied to the borland portion and has a property of being cured through a reflow process, and unlike the conventional general underfill adhesive, it is almost paste-free.
그리고, 상기 비유동성 언더필재(7)는 비록 비전도성재이지만 솔더볼(4)이 볼랜드(200)에 접착될 때에는 상기 솔더볼과 볼랜드와의 결합을 방해하지 않는다.In addition, although the non-flowable underfill material 7 is a non-conductive material, when the solder ball 4 is bonded to the ball land 200, the non-flowable underfill material 7 does not interfere with the coupling between the solder ball and the ball land.
즉, 리플로우시 솔더볼(4) 저면의 비유동성 언더필재(7)가 퍼지면서 솔더볼(4)과 볼랜드(200)와의 전기적 연결이 이루어지고 리플로우가 진행될수록 상기 전기적 결합력은 향상된다.That is, during reflow, the non-flowable underfill material 7 of the bottom surface of the solder ball 4 is spread, and electrical connection between the solder ball 4 and the ball land 200 is made, and the electrical coupling force is improved as the reflow proceeds.
한편, 본 발명의 회로기판(PCB) 및 반도체 패키지는 패키지 스택 제조 뿐만 아니라, 적층 과정없이 마더보드에 곧바로 실장되는 단위 패키지의 제조시에도 유동하게 적용할 수 있음은 자명하다.On the other hand, it is apparent that the circuit board (PCB) and the semiconductor package of the present invention can be flexibly applied not only in the manufacture of a package stack but also in the manufacture of a unit package directly mounted on a motherboard without a lamination process.
이상에서와 같이, 본 발명은 반도체 패키지 제조용 회로기판의 구조를 개선함과 더불어, 개선된 회로기판을 이용하여 반도체 패키지의 구조 또한 개선한 것이다.As described above, the present invention not only improves the structure of a circuit board for manufacturing a semiconductor package, but also improves the structure of a semiconductor package using an improved circuit board.
이에 따라, 본 발명은 패키지 적층시 정렬불량이 발생하더라도 볼랜드부의 단차 구조로 인해 자기정렬이 이루어질 뿐만 아니라, 솔더볼의 플럭스에 대한 적심면적이 늘어나게 되어, 솔더 조인트의 접합 신뢰성이 향상되는 효과를 가져오게 된다.Accordingly, the present invention is not only self-aligned due to the stepped structure of the ball land portion, even if misalignment occurs in the stacking of the package, but also increase the wetting area for the flux of the solder ball, resulting in the effect of improving the joint reliability of the solder joint. do.
이와 더불어, 본 발명은 상기한 자기정렬 효과와 더불어, 패키지 적층시 볼랜드부에 안착된 솔더볼 주위로 비유동성 언더필재를 채울 경우 볼의 전단력에 대한 저항력이 커지게 되어 고신뢰성(high reliability) 및 고성능(high performance)이 요구되는 패키지 스택의 제조에 특히 유리하게 된다.In addition, the present invention, in addition to the above-described self-alignment effect, when filling the non-flowable underfill material around the solder ball seated on the ball land portion when the package is laminated, the resistance to the shear force of the ball is increased, high reliability (high reliability) and high performance It is particularly advantageous for the manufacture of a package stack where high performance is required.
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|---|---|---|---|---|
| KR100718169B1 (en) * | 2006-01-12 | 2007-05-15 | 한국과학기술원 | A prevention method of brittle fracture for a package fabricated by joining an electronic component finished with nickel and another electronic component finished with electroless ni(p) metallization |
| KR100797694B1 (en) | 2006-06-13 | 2008-01-23 | 삼성전기주식회사 | Printed circuit board with high bond strength of solder ball and manufacturing method thereof |
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