KR20000031427A - 비트라인 프리차아지 회로 - Google Patents
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Abstract
메인셀면적의 증가없이 비트라인 프리차아지 시간을 단축시키기에 알맞은 비트라인 프리차아지회로를 제공하기 위한 것으로써, 이와 같은 목적을 달성하기 위한 비트라인 프리차아지회로는 워드라인과 비트라인(B/L) 및 비트라인바( )의 신호에 따라 동작하는 메모리셀을 복수개 구비한 메모리셀어레이부와, 상기 비트라인과 비트라인바를 통해 상기 메모리셀의 데이터를 센싱하기 위한 센싱앰프와, 상기 비트라인(B/L)과 비트라인바( )를 프리차아지 시키기 위한 제 1 프리차아지회로와, 상기 메모리셀어레이부의 칼럼어드레스를 선택하기 위한 칼럼선택부와, 상기 비트라인 및 비트라인바를 상기 센싱앰프와 연결시키기 위한 제 1, 제 2 스위칭트랜지스터와, 더미셀영역안의 상기 비트라인과 비트라인바에 연결되고 비트라인 프리차아지 구동신호를 받아 상기 비트라인과 비트라인바를 프리차아지 레벨신호로 프리차아지 시키는 더미셀영역에 형성된 제 2 프리차아지회로를 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 프리차아지회로에 대한 것으로, 특히 반도체 메모리장치의 비트라인 프리차아지회로에 관한 것이다.
첨부 도면을 참조하여 종래 비트라인 프리차아지회로에 대하여 설명하면 다음과 같다.
도 1은 종래 반도체 메모리장치를 나타낸 구성도이고, 도 2는 도 1의 비트라인과 비트라인바 제어회로부의 상세회로도이며, 도 3a와 도 3b는 메모리셀어레이의 크기에 따른 비트라인 로딩(loading)을 나타낸 도면이다. 도 4은 종래 더미셀영역의 레이아웃도이다.
먼저 종래 반도체 메모리장치는 도 1에 도시된 바와 같이 워드라인과 비트라인(B/L) 및 비트라인바( ) 신호에 따라 동작하는 메모리셀을 복수개 구비한 메모리셀어레이부(1)와, 상기 메모리셀어레이부(1)의 비트라인을 통해 메모리셀의 데이터를 센싱하기 위한 센싱앰프(2)와, 상기 비트라인(B/L)과 비트라인바( )를 프리차아지 시키기 위한 프리차아지회로(3)와, 메모리셀어레이부(1)의 칼럼어드레스를 선택하기 위한 칼럼선택부(4)와, 상기 메모리셀어레이부(1)의 비트라인과 비트라인바( )를 각각 센싱앰프(2)와 연결해주기 위한 제 1, 제 2 스위칭트랜지스터(S1,S2)로 구성된다. 여기서 센싱앰프(2)와 프리차아지회로(3)와 칼럼선택부(4)는 비트라인과 비트라인바의 제어회로부이다.
다음에 종래 프리차아지회로(3)에 대하여 설명하면 도 2에 도시된 바와 같이 비트라인(B/L)과 비트라인바( )의 사이에 비트라인 프리차아지 구동신호(BLEQ)라인으로 부터 구동신호를 받아 동작하는 제 1, 제 2 트랜지스터(Tr1,Tr2)가 직렬연결되어 있고, 그 연결노드에 비트라인 프리차아지 레벨신호(VBLR)라인이 연결된다. 그리고 비트라인(B/L)과 비트라인바( )의 사이에 비트라인 프리차아지 구동신호(BLEQ)라인으로 부터 구동신호를 받아 동작하는 제 3 트랜지스터(Tr3)가 있다.
이와 같이 구성된 프리차아지회로의 동작을 설명하면 다음과 같다.
VBLR에 1.0V의 프리차아지 레벨신호가 인가되고 데이터 레벨에는 2.0V의 전압이 인가될 때, BLEQ에 하이(high)신호를 인가하면 제 1, 제 2, 제 3 트랜지스터가 턴온되어서 비트라인과 비트라인바에는 1.0V의 프리차아지 레벨신호로 프리차아지된다. 이후에 리드/라이트 동작을 진행한 후 다시 비트라인과 비트라인바를 프리차아지 시킬경우에도 BLEQ에 하이(high)신호를 인가하면 비트라인과 비트라인바가 1.0V로 프리차아지된다.
다음에 메모리셀어레이의 크기에 따른(64k와 256k의 메모리셀어레이) 비트라인(비트라인바)의 로딩을 설명한다.
먼저 64k에서는 도 3a에서와 같이 센스앰프와 연결되는 비트라인과 비트라인바의 로딩이 제 1 캐패시터와 저항(R)과 제 2 캐패시터가 병렬연결된 구조이다. 즉 비트라인과 비트라인바의 로딩이 1개의 저항과 2개의 캐패시터로 구성되었다.
이에 비해서 256k에서는 도 3b에서와 같이 센스앰프와 연결되는 비트라인과 비트라인바의 로딩이 제 1 캐패시터와 제 2 캐패시터와 제 3 캐패시터의 각 사이에 제 1, 제 2 저항이 각각 병렬연결되어 있다. 즉, 2개의 저항과 3개의 캐패시터로 구성되었다.
이와 같이 메모리셀어레이의 크기가 커질수록 비트라인과 비트라인바의 길이가 길어지므로 비트라인과 비트라인바의 로딩이 커진다.
다음에 종래 더미셀영역의 레이아웃도를 보면 도 4에 도시한 바와 같이 더미셀 부분에는 비트라인과 비트라인바로 부터 구동신호를 받아 동작하는 복수개의 트랜지스터가 일정간격을 갖고 배열되어 있고 각 트랜지스터의 상부에 더미워드라인이 비트라인과 직교하는 방향으로 복수개 형성되어 있다.
상기와 같이 종래 비트라인 프리차아지회로는 다음과 같은 문제가 있다.
첫째, 디자인룰이 작아지면 비트라인의 폭도 작아지게 되는데 이에 따라서 비트라인의 저항이 커지게 되어 프리차아지 시간이 길어져서 TPR(비트라인 프리차아지 명령이 주어진 후 다시 동작할 때까지의 시간)을 충분히 확보하기 어려운 문제가 있다.
둘째, 칩의 사이즈를 축소하기 위해서 기본 메모리셀어레이를 64k에서 128k나 256k로 가져갈 경우 비트라인이 길어져서 로딩이 증가하게 되므로 프리차아지시간이 길어지는 문제가 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 메인셀면적의 증가없이 비트라인 프리차아지 시간을 단축시키기에 알맞은 비트라인 프리차아지회로를 제공하는데 그 목적이 있다.
도 1은 종래 반도체 메모리장치를 나타낸 구성도
도 2는 도 1의 비트라인과 비트라인바의 제어회로부를 나타낸 상세회로도
도 3a와 도 3b는 메모리셀어레이의 크기에 따른 비트라인 로딩(loading)을 나타낸 도면
도 4은 종래 더미셀영역의 레이아웃도
도 5는 본 발명에 따른 프리차아지회로를 구비한 반도체 메모리장치를 나타낸 구성도
도 6은 본 발명에 따른 프리차아지 동작을 나타낸 단면도
도 7는 본 발명 제 1 실시예에 따른 프리차아지회로의 레이아웃도
도 8은 본 발명 제 2 실시예에 따른 프리차아지회로의 레이아웃도
도 9는 본 발명 제 3 실시예에 따른 프리차아지회로의 레이아웃도
도면의 주요 부분에 대한 부호의 설명
21: 메모리셀 어레이부 22: 센싱앰프
23: 제 1 프리차아지회로 24: 칼럼선택부
25: 제 2 프리차아지회로 31: 비트라인
32: 비트라인바 33: 프리차아지레벨신호라인
34: 제 1 프리차아지구동신호라인 35: 제 2 프리차아지구동신호라인
상기와 같은 목적을 달성하기 위한 본 발명 비트라인 프리차아지회로는 워드라인과 비트라인(B/L) 및 비트라인바( )의 신호에 따라 동작하는 메모리셀을 복수개 구비한 메모리셀어레이부와, 상기 비트라인과 비트라인바를 통해 상기 메모리셀의 데이터를 센싱하기 위한 센싱앰프와, 상기 비트라인(B/L)과 비트라인바( )를 프리차아지 시키기 위한 제 1 프리차아지회로와, 상기 메모리셀어레이부의 칼럼어드레스를 선택하기 위한 칼럼선택부와, 상기 비트라인 및 비트라인바를 상기 센싱앰프와 연결시키기 위한 제 1, 제 2 스위칭트랜지스터와, 더미셀영역안의 상기 비트라인과 비트라인바에 연결되고 비트라인 프리차아지 구동신호를 받아 상기 비트라인과 비트라인바를 프리차아지 레벨신호로 프리차아지 시키는 더미셀영역에 형성된 제 2 프리차아지회로를 포함하여 구성됨을 특징으로 한다.
첨부 도면을 참조하여 본 발명 비트라인 프리차아지회로에 대하여 설명하면 다음과 같다.
도 5는 본 발명에 따른 프리차아지회로를 구비한 반도체 메모리장치를 나타낸 구성도이고, 도 6은 본 발명 제 2 프리차아지 회로를 이용한 프리차아지 동작을 나타낸 단면도이다.
본 발명 비트라인 프리차아지회로를 구비한 반도체 메모리장치에 대하여 설명하면 다음과 같다.
도 5에 도시한 바와 같이 워드라인과 비트라인(B/L) 및 비트라인바( ) 신호에 따라 동작하는 메모리셀을 복수개 구비한 메모리셀어레이부(21)가 있고, 상기 메모리셀어레이부(21)의 비트라인을 통해 메모리셀의 데이터를 센싱하기 위한 센싱앰프(22)와, 상기 비트라인(B/L)과 비트라인바( )를 프리차아지 시키기 위한 제 1 프리차아지회로(23)와, 칼럼어드레스를 선택하기 위한 칼럼선택부(24)와, 상기 메모리셀어레이부(21)의 비트라인과 비트라인바( )를 각각 센싱앰프(22)와 연결해주기 위한 제 1, 제 2 스위칭트랜지스터(S1,S2)와, 비트라인 프리차아지구동신호(BLEQ)에 의해 비트라인과 비트라인바 끝단에 연결되어 비트라인과 비트라인바를 프리차아 시키기 위해 더미영역에 추가된 제 2 프리차아지회로(25)를 포함하여 구성된다.
여기서 제 2 프리차아지회로(25)는 특히 메모리셀어레이부(21)의 크기가 커질 때 비트라인과 비트라인바 프리차아지 시간을 단축하기 위하여 추가로 형성한 것으로써, 그 회로적 구성은 도 5에 도시한 바와 같이 프리차아지 구동신호(BLEQ)를 받아 동작하는 제 1, 제 2, 제 3 트랜지스터(Tr1,Tr2,Tr3)로 구성되었다. 여기서 제 1 트랜지스터와 제 2 트랜지스터는 비트라인과 비트라인바의 사이에 직렬연결되어 있고, 그 연결노드에 비트라인 프리차아지 레벨신호(VBLR)가 인가된다. 그리고 비트라인과 비트라인바의 사이에 제 3 트랜지스터가 연결된다.
이와 같은 비트라인 제 2 프리차아지회로(25)의 동작에 대하여 도 6을 참조하여 설명하면 다음과 같다.
먼저 BLEQ에는 로우(low)신호가 인가되고 비트라인(B/L)에는 하이(high)신호, 비트라인바( )에는 로우(low)신호가 인가될 때, 비트라인과 비트라인바를 프리차아지 시키기 위해서 BLEQ에 하이(high)신호를 인가한다. 이에 따라서 제 2 프리차아지회로(25)의 제 1 내지 제 3 트랜지스터가 모두 턴온되어서 프리차아지 레벨신호(VBLR)가 비트라인과 비트라인바에 인가되어 비트라인과 비트라인바가 프리차아지된다.
이때 제 2 프리차아지회로(23)는 제 1 프리차아지회로(23)를 통한 프리차아징 동작보다 빠르게 진행된다. 이와 같이 제 1 프리차아지회로(23)의 프리차아지 시간이 길어지는 이유는 메모리셀어레이부의 크기가 커질경우에 비트라인의 길이가 길어지고 이에따라서 비트라인의 저항치가 커지기 때문이다.
상기와 같은 회로구성을 갖는 제 2 프리차아지회로(25)를 레이아웃상에 나타내었을 때의 구성을 실시예별로 설명하면 다음과 같다.
도 7은 본 발명 제 1 실시예에 따른 프리차아지회로의 레이아웃도이고, 도 8은 본 발명 제 2 실시예에 따른 프리차아지회로의 레이아웃도이며, 도 9는 본 발명 제 3 실시예에 따른 프리차아지회로의 레이아웃도이다.
본 발명 제 1 실시예에 따른 프리차아지회로의 레이아웃도는 도 7에 도시한 바와 같이 액티브영역이 좌측이 뚫린 역''자 모양을 하고 있다. 그리고 상기 역''자 모양의 액티브영역을 가로방향으로 가로지르도록 비트라인(31)과 비트라인바(32)이 평행하게 일방향으로 배열되어 있다. 그리고 상기 역''자 모양의 액티브영역상에 상기 비트라인과 직교하는 방향으로 프리차아지 레벨신호(VBLR)라인(33)과, 제 1, 제 2 프리차아지구동신호(BLEQ)라인(34,35)이 차례로 배열되어 있다. 이때 프리차아지 레벨신호라인(33)은 역''자 모양의 액트브영역 좌측에 각각 콘택되고, 상기 제 1, 제 2 프리차아지구동신호라인(34,35) 사이의 액티브영역이 각각 비트라인과 비트라인바에 콘택되도록 돌출된 콘택배선이 있다. 따라서 제 1 프리차아지구동신호라인(34)이 제 1, 제 2 트랜지스터의 게이트라인으로 사용되고, 제 2 프리차아지신호구동(BLEQ)라인(35)은 제 3 트랜지스터의 게이트라인으로 사용된다.
다음에 첨부도면을 참조하여 본 발명 제 2, 제 3 실시예에 대하여 설명한다.
본 발명 제 2 실시예는 도 8에 도시한 바와 같이 비트라인과 프리차아지 레벨신호(VBLR)라인(33) 사이에 콘택되고 제 1 프리차아지구동신호라인(34)을 게이트로 하여 더미영역안에 구성된 제 1 트랜지스터(Tr1)와, 상기 비트라인바와 프리차아지 레벨신호(VBLR)라인(33) 사이에 콘택되고 제 1 프리차아지구동신호라인(34)을 게이트로 하여 더미영역안에 구성된 제 2 트랜지스터(Tr2)로 구성된다.
그리고 프리차아지 동작속도를 더 빠르게 하기 위해 비트라인과 비트라인바의 사이에 형성되는 제 3 트랜지스터(Tr3)는 센싱앰프(22)내에 구성할 수도 있고, 구성하지 않아도 된다.
다음에 본 발명 제 3 실시예는 도 9에 도시한 바와 같이 비트라인과 비트라인바에 콘택된 역''자 모양의 액티브영역이 있고, 상기 역''자 모양의 액티브영역을 상에 상기 비트라인과 수직한 방향으로 배열된 제 2 프리차아지구동신호라인(35)을 게이트로 하는 제 3 트랜지스터(Tr3)가 배열되어 있다.
이때 비트라인과 비트라인바의 사이에 직렬연결되고 연결노드에 프리차아지레벨신호(VBLR)가 인가되며 제 1 프리차아지신호를 받아 동작하는 제 1, 제 2 트랜지스터(Tr1,Tr2)는 도면에는 도시되지 않았지만 센싱앰프(22)내에 구성된다.
상기와 같은 본 발명 비트라인 프리차아지회로는 다음과 같은 효과가 있다.
첫째, 메모리셀어레이의 크기가 커질 때 더미영역에 위치한 비트라인과 비트라인바의 끝단에 별도의 프리차아지회로를 구성하므로써 비트라인과 비트라인바의 프리차아지 시간을 줄일 수 있다.
둘째, 더미영역에 별도의 프리차아지 회로를 구성하므로써 레이아웃상의 면적의 증가없이 비트라인 프리차아지 시간을 단축할 수 있다.
Claims (5)
- 워드라인과 비트라인(B/L) 및 비트라인바(
- 제 1 항에 있어서, 상기 제 2 프리차아지회로는 상기 비트라인과 비트라인바의 사이에 직렬연결되고 그 연결노드에 비트라인 프리차아지 레벨신호가 인가되며 프리차아지 구동신호를 받아 동작하도록 더미셀영역에 구성된 제 1, 제 2 트랜지스터와,상기 비트라인과 비트라인바의 사이에 프리차아지 구동신호를 받아 동작하도록 더미셀영역에 구성된 제 3 트랜지스터로 구성됨을 특징으로 비트라인 프리차아지회로.
- 제 1 항에 있어서, 상기 제 2 프리차아지회로는 상기 비트라인과 비트라인 사이에 직렬연결되고 그 연결노드에 비트라인 프리차아지 레벨신호가 인가되며 프리차아지 구동신호를 받아 동작하도록 더미셀영역에 구성된 제 1, 제 2 트랜지스터로 구성됨을 특징으로 하는 비트라인 프리차아지회로.
- 제 3 항에 있어서, 상기 제 2 프리차아지회로는 상기 비트라인과 비트라인바의 사이에 프리차아지 구동신호를 받아 동작하도록 센싱앰프내에 구성된 제 3 트랜지스터를 포함하여 구성할 수 있음을 특징으로 하는 비트라인 프리차아지회로.
- 제 1 항에 있어서, 상기 제 2 프리차아지회로는 상기 비트라인과 비트라인바의 사이에 직렬연결되고 그 연결노드에 비트라인 프리차아지 레벨신호가 인가되며 프리차아지 구동신호를 받아 동작하도록 상기 센싱앰프내에 구성된 제 1, 제 2 트랜지스터와,상기 비트라인과 비트라인바의 사이에 프리차아지 구동신호를 받아 동작하도록 구성되는 제 3 트랜지스터로 구성됨을 특징으로 하는 비트라인 프리차아지회로.
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| KR1019980047472A KR20000031427A (ko) | 1998-11-06 | 1998-11-06 | 비트라인 프리차아지 회로 |
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Cited By (1)
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|---|---|---|---|---|
| KR20230111566A (ko) * | 2022-01-18 | 2023-07-25 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 디바이스 및 이를 동작시키는 방법 |
-
1998
- 1998-11-06 KR KR1019980047472A patent/KR20000031427A/ko not_active Ceased
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230111566A (ko) * | 2022-01-18 | 2023-07-25 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 디바이스 및 이를 동작시키는 방법 |
| US12033719B2 (en) | 2022-01-18 | 2024-07-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of operating the same |
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| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 20010314 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20000921 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |