KR20000023198A - 고주파 메모리 모듈 - Google Patents

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Abstract

메모리 칩(15)은 메모리 모듈 기판(14)상에 수직으로 장착되어 칩간의 근접한 간격을 달성한다. 다수의 메모리 칩 신호 라인(20)은 메모리 모듈 기판(14)상에 배치되고, 메모리 칩(15)은 이격된 칩 접속 지점(23)에서 메모리 칩 신호 라인에 전기적으로 접속된다. 디지탈 신호는 제 1 레벨 임피던스를 갖는 신호 라인(21)을 통해 메모리 칩 신호 라인(20)으로 구동된다. 메모리 칩 신호 라인(20)은 제 1 레벨 임피던스보다 큰 제 2 레벨 임피던스를 갖는다. 칩 접속 지점(23)간의 간격은 메모리 칩 신호 라인(20)의 유효 임피던스 레벨이 보다 낮은 제 1 레벨 임피던스에 실질적으로 정합하도록 선택된다.

Description

고주파 메모리 모듈{HIGH FREQUENCY MEMORY MODULE}
본 발명은 컴퓨터 메모리 디바이스에 관한 것으로, 보다 상세하게는 고주파 디지탈 시스템에 사용하기 위한 메모리 모듈에 관한 것이다.
디지탈 시스템에서 랜덤 액세스 메모리(RAM)에 사용된 개별적인 메모리 칩은 통상 단일 인라인 메모리 모듈(single in-line memory module:SIMM) 또는 이중 인라인 메모리 모듈(dual in-line memory module:DIMM)과 같은 모듈상에 장착된다. 각각의 메모리 모듈은, 예를 들어 인쇄 회로 기판과 같은 단일 모듈 기판상에 장착된 수개의 개별적인 메모리 칩을 포함한다. 메모리 모듈은 시스템 기판 또는 마더보드상에 장착된다. 디지탈 신호는 시스템 마더보드상에 장착된 개별적인 칩상에 통상 위치하는 드라이버로부터 메모리 칩으로 구동된다. 전송 라인 또는 신호 라인으로 통상 지칭되는 도전체의 네트워크 또는 네트는 드라이버로부터의 각각의 신호를 메모리 모듈에, 궁극적으로는 메모리 칩에 전달한다. 메모리 모듈에는 통상 다수의 상이한 신호가 전송되므로, 통상 드라이버로부터 메모리 칩으로 각각 연장되는 다수 세트의 병렬 신호 라인이 존재한다. 통상적으로, 시스템 보드내의 모든 신호 라인의 임피던스는 단일의 값, 예를 들어 50 또는 60 오옴(Ω)을 갖는다.
메모리 모듈상의 메모리 칩은 이 메모리 칩이 접속되는 신호 라인상의 용량성 부하를 나타낸다. 이들 용량성 부하의 각각은 신호 라인에 인가되는 신호의 반사(reflection)를 초래할 것이다. 모듈 신호 라인에 접속된 다수의 메모리 칩을 갖는 메모리 모듈의 경우, 다수의 용량성 부하의 효과는 부하간의 간격에 관련된다. 두 개의 부하간의 플라이트(flight)의 신호 시간의 크기가 신호의 상승 시간에 필적할 만한 경우, 반사는 상승 시간을 현저하게 저하시킬 것이다. 플라이트의 시간은 신호가 두 지점간을 이동하는데 걸리는 시간을 지칭하는 한편, 상승 시간은 디지탈 신호가 저 레벨 전압으로부터 고 레벨 전압으로 진행하는데 걸리는 시간을 지칭한다. 예를 들어, 단일 인라인 메모리 모듈에서 메모리 칩간의 플라이트 시간은 약 200 내지 300 피코초일 수 있다. 이러한 플라이트 시간은 약 500 내지 1000 피코초의 드라이버 상승 시간에 필적할 만한 것이다. 이러한 예에서, 메모리 칩이 접속되는 신호 라인상에서 전파되는 신호는 모든 메모리 칩으로부터 상승 시간을 현저하게 저하시킬 것이다. 이러한 신호 상승 시간의 저하는 신호 라인상에 구동된 소망의 신호를 방해할 수도 있고, 따라서 시스템의 동작을 방해할 수도 있다.
모듈의 메모리 칩간의 신호의 플라이트 시간은 칩간의 간격을 감소시킴으로써 감소될 수 있다. 간격을 감소시키는 하나의 방법은 칩을 모듈 기판에 수직으로 장착하는 것이다. 미국 특허 제 5,397,747 호에는 수직으로 장착된 메모리 칩을 포함하는 칩 패키징 구성이 개시되어 있다. 그러나, 메모리 칩의 간격이 감소되어 메모리 칩 자체에서 발생된 반사에 의해 야기된 상승 시간의 저하를 감소시킨다 하더라도, 칩 신호 라인상의 다수의 용량성 부하는 신호 라인에 의해 표시된 유효 임피던스를 또한 감소시킨다. 이러한 칩 신호 라인의 감소된 유효 임피던스는 메모리 칩 접속이 있는 영역과 메모리 칩 접속이 없는 영역간의 네트의 경계에서 임피던스 오정합을 생성하고, 이러한 오정합은 신호의 반사를 발생시킨다.
본 발명의 목적은 상술한 종래 기술의 문제를 극복하기 위한 고주파 메모리 모듈을 제공하는 것이다. 보다 상세하게는, 본 발명의 목적은 신호 드라이버 또는 수신기와 메모리 칩 사이의 신호 라인의 네트에서 반사를 감소시키거나 제거하는 고주파 메모리 모듈 및 시스템 메모리 장치를 제공하는 것이다.
본 발명의 이들 목적은 시스템 보드 및 고주파 모듈의 배선층에 두 개의 신호 라인 임피던스 레벨을 제공하고 그리고 고주파 메모리 모듈상의 메모리 칩간에 특정의 간격을 제공함으로써 달성된다. 하나의 임피던스 레벨은, 예를 들면 20 내지 30 오옴일 수도 있는 저 레벨 또는 제 1 레벨 임피던스를 포함하는 반면, 다른 하나의 임피던스 레벨은, 예를 들면 50 오옴일 수도 있는 정규 레벨 또는 제 2 레벨 임피던스를 포함한다.
도 1은 시스템 기판상에 장착된 본 발명의 원리를 구현하는 고주파 메모리 모듈의 개략적인 측면도,
도 2는 도 1에 도시한 고주파 메모리 모듈 및 시스템의 개략적인 평면도,
도 3은 도 1에 도시한 메모리 모듈에 사용하기 위한 메모리 칩 및 칩 캐리어의 개략적인 측면도,
도 4는 도 3에 도시한 메모리 칩 및 칩 캐리어의 개략적인 평면도.
도면의 주요 부분에 대한 부호의 설명
10 : 메모리 모듈 12 : 시스템 기판
14 : 모듈 기판 15 : 메모리 칩
16 : 종단 칩 20 : 메모리 칩 신호 라인
21 : 드라이버측 신호 라인 22 : 종단측 신호 라인
23 : 칩 접속 지점 24 : 드라이버 칩
25 : 시스템 신호 라인 28 : 칩 캐리어
본 발명은 논리 칩과 고주파 메모리 모듈상에 수용되는 일군의 메모리 칩 사이의 통신에 중점을 둠으로써 기술될 것이다. 설명을 더 간략화하기 위해, 본 명세서에서 기술된 논리 칩은 본 발명의 범위내에서 칩 캐리어상에 수용될 수 있다 하더라도, 시스템 보드의 한 특정 위치에 직접 납땜되는 것으로 가정한다. 일련의 신호 라인은 논리 칩과 수개의 메모리 칩을 접속하는데 사용된다. 이러한 일련의 신호 라인은 논리 칩상에 구현된 드라이버 회로로부터 시작하여, 각각의 메모리 칩의 수신기로 데이지 체인(daisy chain) 방식으로 연장되며, 고주파 메모리 모듈상에 장착된 종단 칩에서 종단된다. 일련의 신호 라인은 논리 칩 및 메모리 모듈이 장착되는 시스템 보드상에 배선층을 갖는 시스템 신호 라인을 포함한다. 드라이버측 신호 라인 및 메모리 칩 신호 라인은 각각 메모리 모듈상에 상이한 배선층을 포함한다. 종단측 신호 라인은 또한 메모리 모듈상에 배선층을 포함한다. 본 발명에 따르면, 메모리 칩 신호 라인은 정규 레벨 임피던스에 있는 반면, 시스템 신호 라인, 드라이버측 신호 라인 및 종단측 신호 라인은 각각 저 레벨 임피던스에 있다.
시스템 신호 라인은 한 단부에서 드라이버 회로에 접속되고 그리고 그 반대 단부에서 드라이버측 신호 라인에 접속된다. 드라이버측 신호 라인은 메모리 칩 신호 라인의 한 단부로 연장되어 그것에 접속되는 반면, 메모리 칩 신호 라인의 다른 단부는 종단측 신호 라인에 접속된다. 종단 칩은 메모리 칩 신호 라인에 접속된 단부의 반대쪽에 있는 종단측 신호 라인의 단부에 접속된다. 메모리 칩 신호 라인을 따라서 메모리 칩의 간격은 각각의 개별적인 메모리 칩으로 인한 상승 시간에 반사 영향을 최소화하도록 선택된다. 이 간격은 또한 메모리 칩의 용량성 부하 영향을 고려하여, 메모리 칩 신호 라인의 유효 임피던스가 저 레벨 임피던스와 동일하고 따라서 일련의 라인에서 다른 신호 라인의 임피던스 레벨에 정합하도록 선택된다. 따라서, 이러한 구성은 메모리 칩으로 인한 유효 임피던스의 전체적 오정합 및 네트의 국부적 부하에 의해 야기되는 신호 품질의 저하를 감소시킨다.
본 발명의 바람직한 실시예에 있어서, 각각의 저 레벨 임피던스 신호 라인은 시스템 보드의 제 1 배선층상에 배치되고, 정규 임피던스 레벨의 라인은 시스템 보드의 배선층의 나머지에 분산된다. 고주파 모듈의 경우, 각각의 정규 임피던스 레벨의 신호 라인은 모듈 기판의 상부 배선층 상에 배치된다. 드라이버측 및 종단측 신호 라인을 포함하는 저 레벨 임피던스 신호 라인은 모듈 기판의 나머지에 분산된다. 패키지의 횡단면과 관련한 이러한 배선층의 분산은 하나의 예일 뿐이며, 본 발명의 범위내에서 다른 구성도 사용될 수 있다.
본 발명의 바람직한 실시예에 있어서, 메모리 칩은 소망의 근접한 간격을 달성하기 위해 메모리 모듈 기판에 수직으로 장착된다. 개별적인 메모리 칩은 칩 캐리어상에 직접 장착될 수도 있고, 각각의 칩 캐리어는 메모리 모듈 기판에 차례대로 접속된다.
임의의 메모리 칩으로부터의 신호를 논리 칩으로 전송하는데 동일한 일련의 신호 라인이 사용될 수 있다. 이 경우, 메모리 칩 드라이버는 메모리 칩 신호 라인에 접속되고, 논리 칩의 수신기는 시스템 신호 라인에 접속된다. 소정의 신호가 메모리 칩으로부터 논리 칩으로 전송되는 경우, 논리 칩의 드라이버가 디스에이블된다. 마찬가지로, 소정의 신호가 논리 칩으로부터 메모리 칩으로 전송되는 경우, 메모리 칩 드라이버가 디스에이블된다.
본 발명의 상기한 목적, 장점 및 특징은 첨부된 도면을 참조하여, 후술하는 바람직한 실시예의 상세한 설명으로부터 명백해질 것이다.
도 1 및 도 2는 본 발명의 원리를 구현하는 메모리 모듈(10)과, 이 메모리 모듈이 장착되는 시스템 기판(12)을 갖는 시스템 보드 또는 마더보드의 일부를 개략적으로 도시한 도면이다. 메모리 모듈(10)과 시스템 기판(12) 사이의 물리적 접속 등의 세부사항은 도 1 및 도 2에 생략되어 있는데, 이는 불필요한 세부사항으로 본 발명을 불명료하지 않도록 하기 위한 것이다. 메모리 모듈(10)과 시스템 기판(12) 사이의 특정한 접속과 같은 세부사항은 본 발명을 이해하는데 반드시 필요한 것은 아니며, 여하튼 당업자의 지식의 범위내에 있다.
메모리 모듈(10)은 모듈 기판(14)과 이 모듈 기판상에 장착된 다수의 메모리 칩(15)을 포함한다. 종단칩(16)도 모듈 기판(14)상에 또한 장착된다. 도시된 메모리 모듈(10)은, 메모리 모듈 기판(14)상의 정규 임피던스 신호 라인(20)과, 메모리 모듈 기판상의 저 레벨 임피던스 신호 라인(21, 22) 및 시스템 기판(12)상의 저 레벨 임피던스 신호 라인(25)으로 이루어진 3개의 개별 유형의 신호 라인 또는 전송 라인을 포함한다. 예를 들어, 본 발명의 예시된 형태의 저 레벨 임피던스는 20 내지 30 오옴일 수도 있는 반면, 정규 임피던스는 50 오옴일 수도 있다. 편의상 본 발명의 개시내용 및 청구 범위의 각종 신호 라인을 지칭하는데 있어서, 신호 라인(20)은 메모리 칩 신호 라인으로서 지칭되고, 신호 라인(21)은 드라이버측 신호 라인으로서 지칭되며, 신호 라인(22)은 종단측 신호 라인으로서 지칭되고, 신호 라인(25)은 시스템 신호 라인으로서 지칭된다.
도 1은 모듈 기판(14)의 상이한 레벨에서의 바람직한 메모리 모듈(10)의 각종 신호 라인(20, 21, 22)을 도시한다. 이들 상이한 레벨은 단지 예시적일 뿐이며 세 개의 상이한 신호 라인(20, 21, 22)을 구별하기 위해 사용된다. 본 발명에 따른 실질적인 메모리 모듈의 구성에 있어서, 신호 라인(20, 21, 22)은 특정의 모듈 기판(14) 내에서 또는 특정의 모듈 기판(14) 상에서 임의의 물리적 레벨일 수도 있다. 또한, 본 발명의 예시를 위해, 도 2는 이들 신호 라인의 단지 네 개의 개별적인 세트만을 도시한 것이며, 이들 신호 라인의 각각의 세트는 상이한 일련의 신호를 각종 메모리 칩(15)에 전송한다. 당업자라면 본 발명에 따른 메모리 모듈이 임의의 개수의 개별적인 신호 라인 세트를 포함할 수 있으며 본 발명이 임의의 특정 개수의 이러한 세트에 한정되지 않음을 이해할 것이다. 본 발명의 예시 및 설명의 간결성을 위해 도면에서는 네 세트의 신호 라인이 선택되어 있다.
메모리 모듈(10)은 시스템 기판(12)상에 장착되도록 구성되어 있다. 드라이버 칩(24)은 또한 시스템 기판(12)상의 적절한 수단에 의해 장착된다. 칩(24)은 본 명세서에서 드라이버 칩으로서 지칭되는데, 그 이유는 그 칩이 메모리 모듈(10)의 각종 신호 라인 세트를 통해 디지탈 신호를 구동하는 드라이버 회로를 포함하기 때문이다. 논리 함수는 메모리 칩으로부터 신호를 수신하는 수신기 뿐만 아니라 칩(24)상에서 또한 구현될 수도 있다. 시스템 신호 라인(25)은 시스템 기판(12)상에 제공되어 드라이버 칩(24)으로부터의 신호를 메모리 모듈(10)에 전송한다. 본 발명에 따르면, 드라이버 칩(24)은 저 레벨 임피던스에서 동작하고, 시스템 신호 라인(25)은 실질적으로 이러한 저 레벨 임피던스에 정합한다. 그러나, 시스템 기판(12)상에 장착된 시스템의 나머지(도시하지 않음)는 정규 임피던스 레벨(50Ω)과 같은 다른 임피던스 레벨 또는 다른 소정의 임피던스 레벨에서 동작할 수도 있다.
메모리 모듈(10)은 임의의 적절한 방식으로 시스템 기판(12)상에 장착될 수 있다. 시스템 기판(12)상의 시스템 신호 라인(25)과 메모리 모듈(10)상의 드라이버측 신호 라인(21) 사이에 요구되는 전기적 접속은 임의의 적절한 수단에 의해 또한 행해질 수 있다. 예를 들면, 이 접속은 적절한 소켓 또는 땜납 접속일 수도 있다.
메모리 모듈 기판(14)의 기능은 기판상에 배치된 메모리 칩 신호 라인(20)과드라이버측 신호 라인(21) 및 종단측 신호 라인(22)을 지지하고 그리고 메모리 칩(15)을 지지하는데 있다. 메모리 모듈 기판(14)은 인쇄 회로 기판과 같은 이러한 기능을 수행할 수 있는 임의의 재료 또는 적절한 세라믹 재료로 제조될 수 있다.
본 발명의 예시된 형태에 있어서, 각각의 메모리 칩(15)은 실질적으로 평면상의 칩 캐리어(28)상에 직접 장착된다. 칩 캐리어(28) 및 메모리 칩(15)은 모듈 기판의 장착 표면(30)에 대체로 수직하게 장착된다. 특히 도 3 및 도 4를 참조하면, 각각의 칩 캐리어(28)는 인쇄 회로 기판, 세라믹 재료, 또는 메모리 칩(15)에 대한 구조적 지지를 제공하는데 적합한 임의의 다른 재료를 포함할 수도 있다. 각각의 칩 캐리어(28)는 특정의 칩 캐리어상에 장착된 메모리 칩(15)의 각종 핀(32)으로 및/또는 각종 핀(32)으로부터 신호를 전송하기 위한 다수의 신호 라인(30)을 포함하는 것이 바람직하다. 이들 칩 캐리어 신호 라인(30)의 각각은 바람직하게는 칩 캐리어의 한 에지에 있는 적절한 패드(31)에서 종단된다. 칩 캐리어(28)는 솔더 볼(solder ball) 또는 C4 접속을 통해 모듈 기판(14)상에 장착될 수도 있다. 솔더 볼 접속은 모듈 기판(14)에 수직한 칩 캐리어(28) 및 메모리 칩(15)을 지지하고 또한 메모리 모듈(10)의 칩 캐리어 패드(31)와 칩 레벨 신호 라인(20) 사이에 요구되는 전기적 접속을 제공한다.
본 발명의 바람직한 형태에 있어서, 메모리 칩의 수직 장착 구성은 메모리 칩 신호 라인(20)을 따라 칩 접속 지점(23)간의 간격 S(도 1에 도시됨)를 감소시키는데 사용된다. 간격 S는 대략 0.15 내지 0.3 센티미터일 수도 있으나, 보다 작은 간격이 바람직하다. 어느 경우에도, 칩 접속 지점(23)간의 간격 S는 칩 접속 지점간의 신호에 대한 플라이트 시간이 드라이버 칩(24)과 연관된 드라이버 상승 시간보다 상당히 짧도록 충분히 작아야 한다. 이러한 구성은 메모리 칩(15)의 용량성 부하에 의해 야기된 반사를 감소시킨다. 칩의 수직 배치는 소망의 감소된 간격 S를 달성하는데 바람직하지만, 이러한 근접한 간격을 제공하는 임의의 배치도 본 발명의 범위내에서 채용될 수도 있다.
본 발명에 따르면, 칩 접속 지점간의 간격 S는 또한 각각의 메모리 칩 신호 라인(20)이 저 레벨 임피던스에 실질적으로 정합하는 유효 임피던스 Ze를 나타내도록 선택된다. 각각의 메모리 칩 신호 라인(20)의 유효 임피던스 Ze는 식 Zo[S/(S+(ZoVC))]5로 주어지며, 여기서 S는 임의의 두 개의 칩 접속 지점(23)간의 간격을 나타내고, Zo는 정규 임피던스, 즉 메모리 칩 신호 라인(20)의 임피던스를 나타내며, V는 메모리 칩 신호 라인(20)상의 신호의 전파 속도를 나타내고, C는 각각의 메모리 칩(15)에 의해 제공된 용량성 부하를 나타낸다. 각각의 메모리 칩 신호 라인(20)이 저 레벨 임피던스에 정합하는 유효 임피던스 Ze를 나타내도록 함으로써, 신호 반사는 메모리 칩 신호 라인(20)과 각각의 드라이버측 신호 라인(21) 사이의 접합부(36)에서 그리고 메모리 칩 신호 라인(20)과 각각의 종단측 신호 라인(22) 사이의 접합부(37)에서 거의 제거된다. 이러한 특성의 조합은 메모리 모듈(10)이 제 1 입사 스위칭 응답을 거의 나타내도록 한다. 이러한 스위칭 응답은 특히 500 MHz 또는 그 이상의 클럭 속도를 갖는 시스템과 같은 고주파 시스템에서 중요하다.
본 발명에 따른 메모리 모듈(10)의 동작은 특히 도 1을 참조하여 설명될 수도 있다. 본 발명의 동작은 본 명세서에서 드라이버 칩(24)과 메모리 모듈(10) 사이의 단일 네트의 신호 라인만을 참조하여 설명될 것이다. 그러나, 각각의 다른 네트의 신호 라인에서도 동일한 프로세스가 발생한다는 것이 이해될 것이다.
드라이버 칩(24)은 시스템 신호 라인(25)을 통해 저 레벨 임피던스에서 디지탈 신호를 구동하고, 이 신호는 먼저 메모리 모듈 기판(14)상의 저 레벨 임피던스 드라이버측 신호 라인(21)으로 전송된다. 드라이버 칩(24), 시스템 신호 라인(25) 및 드라이버측 신호 라인(21)은 모두 저 레벨 임피던스에서 동작하므로, 드라이버 칩(24)과 시스템 신호 라인(25) 사이의 접합부 및 시스템 신호 라인(25)과 드라이버측 신호 라인(21) 사이의 접합부(40)에서 어떠한 반사도 발생되지 않는다. 드라이버 칩(24)으로부터 구동된 신호는 드라이버측 신호 라인(21)을 따라 접합부(36)를 통해 메모리 칩 신호 라인(20)으로 계속 전파된다. 메모리 칩 신호 라인(20)의 실제 임피던스가 메모리 칩(15)으로 인도되는 신호 라인의 임피던스와 정합하는 정규 레벨 임피던스에 있다 하더라도, 메모리 칩 신호 라인(20)의 유효 임피던스 Ze는 본 발명에 따른 칩 접속 지점(23)간의 간격 S로 인해 정규 레벨 임피던스와 실질적으로 정합한다. 따라서 드라이버측 신호 라인(21)과 메모리 칩 신호 라인(20) 사이의 접합부(36)에는 실질적으로 어떠한 신호 반사도 발생되지 않는다. 마찬가지로, 종단측 신호 라인(22) 및 종단 칩이 저 레벨 임피던스에서 동작하므로, 접합부(37) 또는 종단 칩(16)에서 어떠한 신호 반사도 발생되지 않는다.
상술한 바람직한 실시예는 본 발명의 원리를 예시하고자 할 뿐이며, 본 발명의 범위를 제한하고자 하는 것은 아니다. 당업자에게는 후술하는 청구 범위를 벗어나지 않고 이들 바람직한 실시예에 대한 다른 각종 수정 및 변경이 이루어질 수 있다.
본 발명의 고주파 메모리 모듈에 의하면, 신호 드라이버 또는 수신기와 메모리 칩 사이의 신호 라인의 네트에서 반사를 감소시키거나 제거하는 것이 가능하다.

Claims (21)

  1. 제 1 레벨 임피던스를 통해 고주파 메모리 모듈로 신호를 구동하는 드라이버를 갖는 시스템 기판에 접속되기에 적합한 고주파 메모리 모듈에 있어서,
    ① 모듈 기판과,
    ② 상기 모듈 기판상에 형성되고, 상기 제 1 레벨 임피던스에서 드라이버로부터 구동된 신호를 수신하도록 접속된 한 단부와 상기 제 1 레벨 임피던스에 실질적으로 정합하는 종단 임피던스에 접속된 반대 단부를 각기 가지며, 또한 상기 제 1 레벨 임피던스보다 큰 제 2 레벨 임피던스를 각기 나타내는 다수의 메모리 칩 신호 라인과,
    ③ 상기 모듈 기판상에 장착되고, 각각의 메모리 칩 신호 라인을 따라 이격된 고유한 칩 접속 지점에서 각각의 메모리 칩 신호 라인에 각기 접속되며, 또한 각각의 메모리 칩 신호 라인이 상기 제 1 레벨 임피던스에 실질적으로 정합하는 유효 임피던스를 나타내도록 특성 캐패시턴스를 갖는 다수의 메모리 칩을 포함하는
    고주파 메모리 모듈.
  2. 제 1 항에 있어서,
    상기 드라이버로부터의 신호는 상기 시스템 기판상의 다수의 시스템 신호 라인을 통해 구동되고, 각각의 시스템 신호 라인은 상기 제 1 레벨 임피던스를 가지며,
    또한 상기 메모리 모듈은 상기 모듈 기판상에 형성된 다수의 드라이버측 신호 라인을 더 포함하고, 각각의 드라이버측 신호 라인은 그 각각의 드라이버측 신호 라인의 한 단부에서 상기 시스템 신호 라인중 하나에 접속되고 그리고 그의 반대 단부에서 상기 메모리 칩 신호 라인중 하나에 접속되도록 구성되며, 또한 각각의 드라이버측 신호 라인은 상기 제 1 레벨 임피던스에 실질적으로 정합하는 임피던스를 갖는
    고주파 메모리 모듈.
  3. 제 2 항에 있어서,
    ① 상기 모듈 기판상에 형성되고, 상기 드라이버측 신호 라인중 하나에 접속되는 각각의 메모리 칩 신호 라인의 단부의 반대쪽에 있는 상기 메모리 칩 신호 라인중 상이한 라인의 단부에 각기 접속되며, 또한 상기 제 1 레벨 임피던스에 실질적으로 정합하는 임피던스를 각기 갖는 다수의 종단측 신호 라인과,
    ② 상기 모듈 기판과 결합되고, 상기 메모리 칩 신호 라인중 하나에 접속된 단부의 반대쪽에 있는 각각의 종단측 신호 라인의 단부에서 각각의 종단측 신호 라인을 종단시키며, 또한 상기 제 1 레벨 임피던스에 실질적으로 정합하는 임피던스를 갖는 종단기(terminator)를 더 포함하는
    고주파 메모리 모듈.
  4. 제 1 항에 있어서,
    상기 모듈 기판은 실질적으로 평면상의 칩 장착 표면을 가지며, 상기 메모리 칩은 상기 모듈 기판의 칩 장착 표면상에 그 칩 장착 표면과 실질적으로 수직하게 장착되는
    고주파 메모리 모듈.
  5. 제 4 항에 있어서,
    각각의 메모리 칩은 실질적으로 평면상의 칩 캐리어상에 장착되고, 상기 칩 캐리어는 상기 모듈 기판상에 상기 칩 장착 표면과 실질적으로 수직하게 장착되는
    고주파 메모리 모듈.
  6. 제 5 항에 있어서,
    각각의 메모리 칩과 결합된 상기 칩 캐리어는 그 위에 장착된 각각의 메모리 칩을 상기 메모리 칩 신호 라인에 접속하는 접속기 라인을 포함하는
    고주파 메모리 모듈.
  7. 제 4 항에 있어서,
    상기 칩 접속 지점이 거리 S만큼 이격되고, 각각의 메모리 칩 신호 라인의 유효 임피던스 Ze는 식 Zo[S/(S+(ZoVC))]5로 주어지며, 여기서 Zo는 상기 제 2 레벨 임피던스를 나타내고, V는 상기 메모리 칩 신호 라인을 따라 신호의 전파 속도를 나타내며, C는 각각의 메모리 칩에 의해 제공된 용량성 부하를 나타내는
    고주파 메모리 모듈.
  8. 제 1 항에 있어서,
    상기 칩 접속 지점이 거리 S만큼 이격되고, 각각의 메모리 칩 신호 라인의 유효 임피던스 Ze는 식 Zo[S/(S+(ZoVC))]5로 주어지며, 여기서 Zo는 상기 제 2 레벨 임피던스를 나타내고, V는 상기 메모리 칩 신호 라인을 따라 신호의 전파 속도를 나타내며, C는 각각의 메모리 칩에 의해 제공된 용량성 부하를 나타내는
    고주파 메모리 모듈.
  9. 고주파 메모리 장치에 있어서,
    ① 시스템 기판과,
    ② 상기 시스템 기판상에 장착된 드라이버와,
    ③ 상기 시스템 기판상에 장착되고 한 단부에서 상기 드라이버에 접속되며, 또한 제 1 레벨 임피던스를 각기 갖는 다수의 시스템 신호 라인과,
    ④ 상기 시스템 기판상에 장착된 모듈 기판과,
    ⑤ 상기 모듈 기판상에 형성되고, 한 단부에서 상기 시스템 신호 라인중 하나에 각기 접속되며, 또한 상기 제 1 레벨 임피던스에 실질적으로 정합하는 임피던스를 각기 갖는 다수의 드라이버측 신호 라인과,
    ⑥ 상기 모듈 기판상에 형성되고, 상기 제 1 레벨 임피던스에 실질적으로 정합하는 임피던스를 각기 갖는 다수의 종단측 신호 라인과,
    ⑦ 상기 모듈 기판상에 형성되고, 상기 드라이버측 신호 라인중 상이한 신호 라인에 접속된 한 단부와 상기 종단측 신호 라인중 상이한 신호 라인에 접속된 반대 단부를 각기 가지며, 또한 상기 제 1 레벨 임피던스보다 큰 제 2 레벨 임피던스를 각기 갖는 다수의 메모리 칩 신호 라인과,
    ⑧ 상기 모듈 기판과 결합되고, 상기 메모리 칩 신호 라인중 하나에 접속된 단부의 반대쪽에 있는 각각의 종단측 신호 라인의 단부에서 각각의 종단측 신호 라인을 종단시키며, 또한 상기 제 1 레벨 임피던스에 실질적으로 정합하는 임피던스를 갖는 종단기와,
    ⑨ 상기 모듈 기판상에 장착되고, 각각의 메모리 칩 신호 라인을 따라 이격된 고유한 칩 접속 지점에서 각각의 메모리 칩 신호 라인에 각기 접속되며, 또한 각각의 메모리 칩 신호 라인이 상기 제 1 레벨 임피던스에 실질적으로 정합하는 유효 임피던스를 갖도록 특성 캐패시턴스를 갖는 다수의 메모리 칩을 포함하는
    고주파 메모리 장치.
  10. 제 9 항에 있어서,
    상기 칩 접속 지점이 거리 S만큼 이격되고, 각각의 메모리 칩 신호 라인의 유효 임피던스 Ze는 식 Zo[S/(S+(ZoVC))]5로 주어지며, 여기서 Zo는 상기 제 2 레벨 임피던스를 나타내고, V는 상기 메모리 칩 신호 라인을 따라 신호의 전파 속도를 나타내며, C는 각각의 메모리 칩에 의해 제공된 용량성 부하를 나타내는
    고주파 메모리 장치.
  11. 제 9 항에 있어서,
    상기 모듈 기판은 실질적으로 평면상의 칩 장착 표면을 가지며, 상기 메모리 칩은 상기 모듈 기판의 칩 장착 표면상에 그 칩 장착 표면과 실질적으로 수직하게 장착되는
    고주파 메모리 장치.
  12. 제 11 항에 있어서,
    각각의 메모리 칩은 실질적으로 평면상의 칩 캐리어상에 장착되고, 상기 칩 캐리어는 상기 모듈 기판상에 상기 칩 장착 표면과 실질적으로 수직하게 장착되는
    고주파 메모리 장치.
  13. 제 12 항에 있어서,
    각각의 메모리 칩과 결합된 상기 칩 캐리어는 그 위에 장착된 각각의 메모리 칩을 상기 메모리 칩 신호 라인에 접속하는 접속기 라인을 포함하는
    고주파 메모리 장치.
  14. 제 11 항에 있어서,
    상기 칩 접속 지점이 거리 S만큼 이격되고, 각각의 메모리 칩 신호 라인의 유효 임피던스 Ze는 식 Zo[S/(S+(ZoVC))]5로 주어지며, 여기서 Zo는 상기 제 2 레벨 임피던스를 나타내고, V는 상기 메모리 칩 신호 라인을 따라 신호의 전파 속도를 나타내며, C는 각각의 메모리 칩에 의해 제공된 용량성 부하를 나타내는
    고주파 메모리 장치.
  15. 제 1 레벨 임피던스를 통해 고주파 메모리 모듈로 신호를 구동하는 드라이버를 갖는 시스템 기판에 접속되기에 적합한 고주파 메모리 모듈에 있어서,
    ① 모듈 기판과,
    ② 상기 모듈 기판상에 형성되고, 상기 제 1 레벨 임피던스에서 상기 드라이버로부터 구동된 신호를 수신하도록 접속된 한 단부와 상기 제 1 레벨 임피던스에 실질적으로 정합하는 종단 임피던스에 접속된 반대 단부를 가지며, 또한 상기 제 1 레벨 임피던스보다 큰 제 2 레벨 임피던스를 나타내는 메모리 칩 신호 라인과,
    ③ 상기 모듈 기판상에 장착되고, 상기 메모리 칩 신호 라인을 따라 이격된 고유한 칩 접속 지점에서 상기 메모리 칩 신호 라인에 각기 접속되며, 또한 상기 메모리 칩 신호 라인이 상기 제 1 레벨 임피던스에 실질적으로 정합하는 유효 임피던스를 나타내도록 특성 캐패시턴스를 갖는 다수의 메모리 칩을 포함하는
    고주파 메모리 모듈.
  16. 제 15 항에 있어서,
    상기 드라이버로부터의 신호는 상기 시스템 기판상의 시스템 신호 라인을 통해 구동되고, 상기 시스템 신호 라인은 상기 제 1 레벨 임피던스를 가지며,
    또한 상기 메모리 모듈은 상기 모듈 기판상에 형성된 드라이버측 신호 라인을 더 포함하고, 상기 드라이버측 신호 라인은 그 드라이버측 신호 라인의 한 단부에서 상기 시스템 신호 라인에 접속되고 그리고 그의 반대 단부에서 상기 메모리 칩 신호 라인에 접속되도록 구성되며, 또한 상기 드라이버측 신호 라인은 상기 제 1 레벨 임피던스에 실질적으로 정합하는 임피던스를 갖는
    고주파 메모리 모듈.
  17. 제 16 항에 있어서,
    ① 상기 모듈 기판상에 형성되고, 상기 드라이버측 신호 라인에 접속되는 상기 메모리 칩 신호 라인의 단부의 반대쪽에 있는 상기 메모리 칩 신호 라인의 단부에 접속되며, 또한 상기 제 1 레벨 임피던스에 실질적으로 정합하는 임피던스를 갖는 종단측 신호 라인과,
    ② 상기 모듈 기판과 결합되고, 상기 메모리 칩 신호 라인에 접속된 단부의 반대쪽에 있는 상기 종단측 신호 라인의 단부에서 상기 종단측 신호 라인을 종단시키며, 또한 상기 제 1 레벨 임피던스에 실질적으로 정합하는 임피던스를 갖는 종단기를 더 포함하는
    고주파 메모리 모듈.
  18. 제 15 항에 있어서,
    상기 모듈 기판은 실질적으로 평면상의 칩 장착 표면을 가지며, 상기 메모리 칩은 상기 모듈 기판의 칩 장착 표면상에 그 칩 장착 표면과 실질적으로 수직하게 장착되는
    고주파 메모리 모듈.
  19. 제 15 항에 있어서,
    각각의 메모리 칩은 실질적으로 평면상의 칩 캐리어상에 장착되고, 상기 칩 캐리어는 상기 모듈 기판상에 상기 칩 장착 표면과 실질적으로 수직하게 장착되는
    고주파 메모리 모듈.
  20. 제 19 항에 있어서,
    각각의 메모리 칩과 결합된 상기 칩 캐리어는 그 위에 장착된 각각의 메모리 칩을 상기 메모리 칩 신호 라인에 접속하는 접속기 라인을 포함하는
    고주파 메모리 모듈.
  21. 제 15 항에 있어서,
    상기 칩 접속 지점이 거리 S만큼 이격되고, 각각의 메모리 칩 신호 라인의 유효 임피던스 Ze는 식 Zo[S/(S+(ZoVC))]5로 주어지며, 여기서 Zo는 상기 제 2 레벨 임피던스를 나타내고, V는 상기 메모리 칩 신호 라인을 따라 신호의 전파 속도를 나타내며, C는 각각의 메모리 칩에 의해 제공된 용량성 부하를 나타내는
    고주파 메모리 모듈.
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