KR19990012937A - 8 웨이 다중 프로세서 클럭버스 - Google Patents

Abstract

본 발명은, 8개의 프로세서와 8 웨이(Way) 스위치를 구성하는 ASIC, 주 메모리, PCI 칩셋(PCI chip set)에 클럭 구동기 의 전기적 특성과 전송특성을 이용하여 단 하나의 클럭 버퍼 칩으로 직류 전원의 소모없이 주 클럭을 모든 8 웨이 펜티움-프로 시스템에 공급하기 위한, 8 웨이 다중 프로세서 클럭버스 설계(Design)에 관한 것이다.

본 발명은, PCB; 상기 PCB상에 설치된 클럭 구동기 칩; 좌우 각각 4개씩의 프로세서를 연결하여 8 웨이를 구성하는 ASIC; 클럭 버스에 각각 직렬로 연결된 SMD 직렬 종단 저항; 상기 클럭 버스 타겟쪽에 형성된 종단부분; 및 상기 종단부분에서 각각 네 개의 타겟으로 연결된 상기 클럭 버스의 연장부분을 포함하여 이루어지는 것이 특징이다.

Description

8 웨이 다중 프로세서 클럭 버스

본 발명은, 8개의 프로세서와 8 웨이(Way) 스위치를 구성하는 ASIC, 주 메모리, PCI 칩셋(PCI chip set)에 클럭 구동기 의 전기적 특성과 전송특성을 이용하여 단 하나의 클럭 버퍼 칩으로 직류 전원의 소모없이 주 클럭을 모든 8 웨이 펜티움-프로 시스템에 공급하기 위한, 8 웨이 다중 프로세서 클럭버스 설계(Design)에 관한 것이다.

현존하는 클럭 칩 구동기는 최대 2 개의 팬 아웃을 원칙으로 한다. 즉 모든 오프-쉘프 클럭 구동기(off-shelve clock driver)는 4 웨이 이하의 시스템에 1개의 클럭 칩으로 클럭 분배가 가능하나, 8 웨이 시스템과 같이 많은 부품이 동기적으로 작동되는 시스템은 2개 이상의 클럭칩이 요구 된다. 모든 오프-쉘프 클럭 구동기는 8 웨이 시스템에 적용토록 설계되어 있지 않다.

현존하는 클럭 구동기의 사양으로 8 웨이 시스템을 설계할 경우 팬 아웃이 적은 관계로 1개의 부품으로는 불가능 하였다. 그 결과 시스템의 클럭 스큐가 증가하고, 클럭 트레이스 숫자의 증가로 PCB 배치가 매우 어렵게 되었다. 또 클럭선과 신호선의 결합 즉 누화현상(crosstalk)의 증가로 잡음이 증가하여 시스템의 안정성이 떨어졌다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창안된 것으로, 시스템 보드의 배치가 용이하고, 클럭 스큐가 극소로 되어 시스템의 안정성이 향상되며, 클럭 분배가 간편해지며, 하나의 클럭 버퍼 칩으로 8 웨이 시스템 클럭 발생이 가능하며, 온 칩 스큐와 PCB 로딩 스큐를 극소화할 수 있고, 병렬 단말처리가 이니고 전력이 절감되며, 클럭 신호의 통합이 양호한, 8 웨이 다중 프로세서 클럭버스를 제공하는 것을 목적으로 한다.

도 1은 최대 8개의 타겟이 연결되는 경우의 본 발명의 8 웨이 다중 프로세서 클럭 버스구조

도 2는 도 1에 대한 전압 파형도

도 3은 본 발명에 의한 하나의 클럭 구동기칩으로 4개의 타겟을 구동하는 예시도

도 4는 도 3의 PCB상의 물리적 배치상태도

상기한 목적을 달성하기 위한 본 발명은, PCB; 상기 PCB상에 설치된 클럭 구동기 칩; 좌우 각각 4개씩의 프로세서를 연결하여 8 웨이를 구성하는 ASIC; 클럭 버스 신호선에 각각 직렬로 연결된 SMD 직렬 종단 저항; 상기 클럭 버스 타겟쪽에 형성된 종단부분; 및 상기 종단부분에서 각각 네 개의 타겟으로 연결된 상기 클럭 버스의 연장부분을 포함하여 이루어지는 것이 특징이다.

이하 첨부된 도면을 참고하여 본 발명의 동작 및 원리에 대하여 보다 상세히 설명하기로 한다.

도 1은 최대 8개의 타겟이 연결되는 경우의 본 발명의 8 웨이 다중 프로세서 클럭 버스구조를 나타낸 것으로, 최대 15개개의 클럭 구동기를 포함하고 있다. 도 2는 이에 따른 전압 파형도이다.

도 3은 본 발명에 의한 하나의 클럭 구동기 칩으로 최대 4개의 타겟을 구동하는 경우를 나타내는 예시도로서, 이 경우 고속상태에서도 전기적 문제가 전혀 일어나지 않는다. 도 4는 도 3의 PCB상의 물리적 배치상태를 나타내는 도면이다.

본 발명에 의해 클럭 구동기의 팬 아웃을 전기 사양서(Part Electrical Specification)의 범위 안에서 전송선의 특성과 클럭 구동기의 특성을 결합하여 2배로 증가시켜 1 클럭 칩으로 8 웨이 시스템 주위의 모든 부품에 주 클럭을 공급 가능하게 되었다. 즉 불필요한 클럭의 스큐와 부분을 제거하여 다중 프로세스 시스템의 안정성을 향상시킨다. 또 빠른 상승 및 하강 모서리 클럭 구동기(fast rising and falling edge clock driver)일 경우 스큐 속도(skew rate)의 조절목적으로 직렬저항이 요구된다. 이때 필요시에만 장착가능 하도록 표면 실장형 저항(Surface Mounted Resistor)으로 하고, 단자 사이는 패드층(Pad layer)을 이용하여 단락시킨다. 즉 필요시만 칼로 긁어서 개방시켜 직력저항을 사용가능하게 하였다. 불필요할 경우에는 단자 사이가 단락되어서 클럭 작동에는 아무런 문제가 없다. 또 이저항은 0 ohm에서 원하는 값까지 변경이 가능하므로 클럭 칩 온 칩 스큐 플러스 로딩 스큐(clock chip on-chip skew plus loading skew)를 조절할수 있다 - 도면 3 참조).

8개의 프로세서와, 8개의 프로세서를 연결하는 ASIC, 주 메모리,PCI를 연결하는 chip등에 스큐가 낮고(low skew), 신호 통합성이 양호한(good signal intergrity) 클럭을 공급하여 보다 안정된 8 웨이 시스템의 작동이 가능하다.

본래 인텔 프로세서는 I/O 버퍼의 트랜지스터 크기가 6개이상의 전기적 로딩시 프로세서의 I/0 버퍼 지연의 증가로 인하여 작동이 불가능하여지므로, 8개의 프로세서를 연결할 경우에는 스위칭 ASIC을 설계하여 4개씩 분리하여 연결한다. 2쪽으로 분리된 8개의 프로세서와 그 주변 주 메모리, 스위칭 ASIC, PCI 액세스 칩등에 클럭을 공급하여 서로 동기적으로 정보를 교환하여 8 웨이 시스템이 동작한다.

이 8 웨이 시스템 구성중 하나의 핵심적인 요소는 클럭 스큐를 최소화 하여, 더 많은 클럭 시간을 기능성(functionality)에 할당하여 시스템의 안정성을 높일 수 있다. 클럭 스큐를 줄이기 위해서는 다음의 방법을 택해야 한다.

첫째 클럭 버퍼의 숫자를 줄인다. 2개이상의 동일한 클럭 버퍼를 사용할 때 같은 부품이라도 칩 웨이퍼의 변화로 인하여 트랜지스터의 전기적 특성이 달라져서 클럭 스큐가 증가한다. 또 2개 이상의 동일한 클럭 버퍼를 사용할 때 서로 작동환경이 달라(접지 범위, 전력 범위, 온도)서 클럭 스큐가 증가한다.

둘째 클럭 구동기들의 로딩을 같게 하여 PCB의 지연 변화량을 극소화 한다. 그러나 PCB상의 비아 구멍(via hole), 상호 신호결합, 전력 및 접지 범위등에 의하여 PCB 지연이 달라져서 클럭 스큐가 증가한다.

일반적인 8 웨이 시스템은 주위의 모든부품에 클럭을 공급하기 위하여 2개 이상의 클럭 버퍼 칩을 사용하여야만 가능하였다. 즉 클럭 스큐가 클럭 버퍼 칩 1개를 사용한 시스템보다 안정성이 떨어진다. 본 발명은 1개의 클럭 버퍼 칩을 사용하여 8 웨이 시스템의 주 클럭을 공급한다. 즉 전송특성과 클럭 구동기 특성을 결합하여 클럭 구동기의 팬 아웃을 부품 사양(part specification)보다 2배로 증가시켜서, 1 클럭 칩으로 8 웨이 시스템 주위의 모든 부품에 주 클럭을 공급 가능하게 되었다.

CMOS 트랜지스터의 입력은 얇은 산화물(Thin Oxide)로 구성된 게이트로, 전기적으로는 높은 임피던스를 유지한다. CMOS 수신기는 CMOS 게이트를 이용하여 전송선의 반사계수(Transmission Line Reflection Coefficient)는 수학식 1과 같이 유지된다.

Kr = (Zload - Z0)/(Zload + Z0) = 1

이때 Kr = lim (∞/∞) = 1 은 모든 신호가 반대방향으로 신호의 어테뉴에이션(Attenuation) 없이 반사 된다. 즉 CMOS 수신기쪽에서는 원래의 신호와 반사된 신호가 합쳐져서 나타난다. 이때 신호의 오버슈트 및 언더슈트 현상이 나타나서 래치-업 가능성이 있어 보이지만, ESD 다이오드로 신호가 자동 구속되어 PCB상 제일먼 목표쪽에는 깨끗한 클럭이 형성되나, 구동점이나 제일 먼 목표쪽 사이에는 신호의 플래토우(signal plateau) 현상이 발생하여 클럭으로 사용할 수 없다. 팬 아웃을 2배로 가능하게 해주는 이론적 뒷받침은 모든 팬 아웃 목표를 같은 PCB 거리상에 배치하여, 즉 PCB 트레이스의 제일 끝쪽에 모든 목표물을 장착하여 반사된 신호를 클럭으로 이용하는 방법이다. 이때 ESD 다이오드로 구속력(clamping)이 부족하면 직렬 종단저항을 클럭 구동기쪽에 장착하여 오버슈트나 언더슈트된 신호를 감쇄시켜 신호의 스큐속도 조절이 가능하다.

이때 필요시에만 장착가능 하도록 표면 실장형 저항(Surface Mounted Resistor)으로 하고, 단자 사이는 패드층(Pad layer)을 이용하여 단락시킨다. 즉 필요시만 칼로 긁어서 개방시켜 직력저항을 사용가능하게 하였다. 불필요할 경우에는 단자 사이가 단락되어서 클럭 작동에는 아무런 문제가 없다. 또 이저항은 0 ohm에서 원하는 값까지 변경이 가능하므로 클럭 칩 온 칩 스큐 플러스 로딩 스큐(clock chip on-chip skew plus loading skew)를 조절할수 있다.

온 칩 스큐(On chip skew)는 한 칩 안에서 똑같은 트랜지스터를 설계하더라도 그특성은 똑같지 않다는 것이다. 즉 이 세상에 똑같은 트랜지스터가 없다는 것으로, 하나의 칩상에 클럭 구동기를 사용하더라도 패키지 핀(I/O cell)이 다르면 스큐가 존재 한다는 것이다. 이와 더불어 아무리 클럭 구동기들 사이의 출력 로딩을 같게 하더라도, 전력 및 접지 범위, PCB 임피던스의 불연속성, 상호결합등의 작용으로, 수신기쪽 신호에는 늘 스큐가 존재한다. 이 결과는 매우 높은 속도 범위를 통하여 감지 될 수 있고, 이 현상은 시스템에 복합적 요소로 존재하므로 PCB를 재설계하여도 결과는 스큐는 존재한다. 그러나 이 직렬저항을 조절하여 온 칩 스큐 및 로딩 스큐(on chip skew plus loading skew)의 상쇄가 수신기쪽 신호 스큐 제어(signal skew control)로 가능하여 200Mhz 이상의 8 웨이 시스템의 클럭 스큐를 줄여 제품의 안정도를 높일수 있다.

A, B에서 분리된 가지(branch)는 목표(target)까지의 거리를 같게 되도록 짧게 잡는다. 목표 1 및 목표 5의 스큐는 SMD 시리즈를 변경하여 극소화 한다.(온 칩 스큐 + 로딩 스큐)

개방후 SMD 시리즈 저항을 설치해서 온 칩 스큐 및 로딩을 극소화 할 수 있다. 본 레이아웃에 대한 고안은 필요시에만 긁어서 개방하여 클럭을 재설계함 없이 조절이 가능하다.

보통의 오프-쉘프 클럭 구동기 칩은 15개의 클럭 구동기를 가지고, 최고 2개의 팬 아웃을 허용하여 30개의 구성요소의 클럭을 발생시킬 수 있다. 그러나 8 웨이 시스템은 주변 주 메모리, 캐쉬 메모리, PCI 인터페이스 칩 셋 8개 프로세서를 연결하는 ASIC등 30개 이상의 클럭이 필요하며, 최대 팬 아웃시 전송선의 단말처리가 어려워서 1개의 팬 아웃을 추천하여, 2-4 개 정도의 클럭 구동기 칩이 8 웨이 시스템을 설계하기 위하여 필요하다.

하지만 본 발명을 이용하면 오프-쉘프 클럭 버퍼의 팬 아웃을 2배로 증가하여 8 웨이 시스템 클럭 버스를 하나의 칩으로 해결하여 시스템 보드의 배치가 용이하고, 클럭 스큐가 극소로 되어 시스템의 안정성이 향상되며, 클럭 분배가 간편해진다. 이러한 사실은 도 1과 도 3을 통해 알 수 있다. 즉 본 발명에서는 종래와는 달리 하나의 클럭 구동기가 4개의 타겟을 구동할 수 있기 때문이다.

본 발명에 의한 효과를 요약하면 다음과 같다:

1. 오프-쉘프 클럭 버퍼의 팬 아웃이 2배로 증가하여 8 웨이 시스템 클럭 버스를 하나의 칩으로 해결하여 시스템 보드의 배치가 용이하고, 클럭 스큐가 극소로 되어 시스템의 안정성이 향상되며, 클럭 분배가 간편해진다.

2. 하나의 클럭 버퍼 칩으로 8 웨이 시스템 클럭 발생이 가능하다.

3. 온 칩 스큐와 PCB 로딩 스큐를 극소화할 수 있다.

4. 병렬 단말처리가 이니고 전력이 절감된다.

5. 클럭 신호의 통합이 양호하다.

Claims (14)

1. PCB;

   상기 PCB상에 설치된 클럭 구동기 칩;

   좌우 각각 4개씩의 프로세서가 연결되는 스위칭 ASIC;

   상기 PCB내에 형성되고 칩에 연결된 클럭 버스;

   상기 클럭 버스에 각각 직렬로 연결된 SMD 직렬 종단 저항;

   상기 클럭 버스의 타겟쪽에 형성된 종단부분; 및

   상기 종단부분에서 각각 네 개의 타겟으로 연결된 상기 클럭 버스의 연장부분을 포함하여 이루어지는 것을 특징으로 하는, 8 웨이 다중 프로세서 클럭 버스.
2. 제 1 항에 있어서, 상기 클럭 버스의 연장부분은 거리가 같고, 거리가 짧은 것이 특징인, 8 웨이 다중 프로세서 클럭 버스.
3. 제 1 항에 있어서, 상기 직렬 종단 저항은 클럭 구동기쪽에 장착하여 오버슈트와 언더슈트된 신호를 감쇄시켜 신호의 슬루속도(slew rate)를 조절하는 것이 특징인, 8 웨이 다중 프로세서 클럭 버스.
4. 제 3 항에 있어서, 상기 직렬 종단 저항은 필요시에만 장착가능한 표면 실장형 저항기인 것을 특징으로 하는, 8 웨이 다중 프로세서 클럭 버스.
5. 제 4 항에 있어서, 상기 직렬 종단 저항이 연결될 수 있는 단자(terminal) 사이에는 패드층(Pad layer)을 통하여 단락되어 있는 것이 특징인, 8 웨이 다중 프로세서 클럭 버스.
6. 제 5 항에 있어서, 상기 패드층의 상기 단자부분을 칼로 긁으면 두 단자가 개방되는 구조인 것이 특징인 , 8 웨이 다중 프로세서 클럭 버스.
7. 제 6 항에 있어서, 상기 개방된 단자에는 상기 직렬 저항을 설치할 수 있는 것이 특징인, 8 웨이 다중 프로세서 클럭 버스.
8. 제 3 항 또는 제 4 항에 있어서, 상기 저항은 0 오옴에서 원하는 값까지 조절할 수 있는 것이 특징인, 8 웨이 다중 프로세서 클럭 버스.
9. 제 1 항에 있어서, 클럭 칩 온-칩 스큐와 로딩 스큐를 조절할 수 있는 것이 특징인, 8 웨이 다중 프로세서 클럭 버스.
10. 제 9 항에 있어서, 상기 스큐의 조절은 상기 저항을 0 오옴에서 원하는 값까지 조절함으로써 이루어지는 것이 특징인, 8 웨이 다중 프로세서 클럭 버스.
11. 제 9 항에 있어서, 상기 스큐는 수신기쪽의 상기 신호 슬루속도로 상쇄할 수 있는 것이 특징인, 8 웨이 다중 프로세서 클럭 버스.
12. 제 1 항에 있어서, 상기 타겟의 수는 최대 8개인 것을 특징으로 하는, 8 웨이 다중 프로세서 클럭 버스.
13. 제 12 항에 있어서, 상기 타겟 1과 타겟 5의 스큐는 SMD 시리즈를 변경해서 극소화하는 것이 특징인, 8 웨이 다중 프로세서 클럭 버스.
14. 제 1 항에 있어서, 8 웨이 시스템의 메인 클럭을 하나의 클럭 버퍼 칩으로 공급하는 것을 특징으로 하는, 8 웨이 다중 프로세서 클럭 버스.