KR20000020706A - 반사형 액정표시소자 제조방법 - Google Patents

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Abstract

본 발명은 반사형 액정표시소자 제조방법에 관한 것으로, 본 발명에서는 게이트 아이씨 패드를 형성하기 위한 종래의 게이트 라인과 금속막, 예컨대, 반사막과의 콘택공정을 생략한다.
대신에, 패시베이션막의 형성공정이 진행될 때, 패시베이션막의 일부를 오픈시켜 게이트 라인을 외부로 노출시키고, 노출된 게이트 라인과 전기적으로 접촉된 구조의 패드 보호막을 형성시킴으로써, 게이트 아이씨 패드의 형성영역을 정의한다. 이때, 패드 보호막은 예컨대, ITO로 이루어진다.
본 발명이 달성되는 경우, 게이트 아이씨 패드를 형성하기 위한 콘택공정이 생략됨으로써, 소요되는 마스크의 매수는 6개에서 예컨대, 5개로 줄어들 수 있다.
이러한 본 발명의 달성을 통해, 전체적인 재공기간이 단축되는 경우, 제품에 발생될 수 있는 불량 개연성은 종래에 비해 현저히 저감된다.

Description

반사형 액정표시소자 제조방법
본 발명은 반사형 액정표시소자 제조방법에 관한 것으로, 좀더 상세하게는 소요되는 마스크의 매수를 예컨대, 6매에서 5매로 줄임으로써, 전체적인 제품의 재공기간을 단축시킬 수 있도록 하는 반사형 액정표시소자 제조방법에 관한 것이다.
최근 현대사회가 정보사회화 되어감에 따라 정보표시소자의 하나인 액정표시소자는 그 중요성이 점차 증가되는 추세에 있으며, 특히, 그것이 갖고 있는 소형화, 경량화, 저전력소비화 등의 장점 때문에, 액정표시소자는 CRT(Cathode Ray Tube)의 단점을 극복할 수 있는 대체수단으로써 점차 그 사용 영역이 확대되는 추세에 있다.
통상, 이러한 액정표시소자는 광원의 종류에 따라서 투과형 액정표시소자와 반사형 액정표시소자로 분류된다.
이때, 투과형 액정표시소자란 백라이트를 광원으로 이용하여 백라이트에서 발산되는 빛을 고투과율의 투명전극(ITO:Indium Tin Oxide; 이하, "ITO"라 칭함)을 통해 투과시켜 LCD 패널에 화상정보를 디스플레이하는 방식의 액정표시소자를 말한다. 또한, 반사형 액정표시소자란 ITO 대신에 알루미늄과 같은 반사율이 높은 금속을 공통전극으로 사용하여 외부로부터 입사되는 빛, 예컨대, 자연광을 반사시키고, 이와 같이 반사된 빛을 통해 백라이트 없이, LCD 패널에 화상정보를 디스플레이할 수 있는 방식의 액정표시소자를 말한다.
상술한 반사형 액정표시소자는 백라이트를 사용하지 않기 때문에, 투과형 액정표시소자에 비해 가볍고, 얇으며, 소비전력이 낮다는 많은 장점이 있어 노트북 컴퓨터, 휴대용 텔레비젼 등에 그 응용이 점차 확대되고 있는 추세에 있다.
이러한 반사형 액정표시소자의 일반적인 형상이나 구조는 예컨대, 미국특허공보 제 5408344 호 "선택적인 반사수단을 갖는 반사형 액정표시소자(Reflection type liquid crystal display with selective reflecting means)", 미국특허공보 제 5724111 호 "카운터 기판의 전극 사이드면에 형성된 광산란 수단을 갖는 반사형 액정표시소자(Reflective LCD having a light scattering means formed on an electrode side surface of a counter substrate)" 등에 상세하게 제시되어 있다.
이러한 구조의 반사형 액정표시소자를 구동하기 위해서는 예컨대, 액티브 메트릭스 형상을 갖는 다수개의 박막트랜지스터들과, 박막트랜지스터들과 전기적으로 콘택되는 아이씨 패드가 구비되어야 한다. 이때, 아이씨 패드는 박막트랜지스터들과 전기적으로 콘택될 뿐만 아니라 예컨대, 외부의 회로블록과 연결된 아이씨와도 전기적으로 콘택됨으로써, 외부의 회로블록으로부터 인가되는 신호가 아이씨를 경유하여 박막트랜지스터들로 신속히 입력될 수 있도록 한다.
이러한 액티브 메트릭스 형상을 갖는 박막트랜지스터의 일반적인 구조 및 제조방법은 예컨대, 미국특허공보 제 5614427 호 "기생 캐패시턴스를 줄인 TFT 어레이 제조방법(Method of making an array of TFTs having reduced parasitic capacitance)", 미국특허공보 제 5751381 호 "멀티레이어 구조를 갖는 이미지 시그널 라인을 구비한 엑티브 메트릭스 엘씨디 디바이스(Active matrix LCD device with image signal lines having a multilayered structure)", 미국특허공보 제 5694185 호 "엑티브 메트릭스 엘씨디의 메트릭스 어레이 및 그 제조방법(Matrix array of active matrix LCD and manufacturing method thereof)", 미국특허공보 제 5414283 호 "기생 캐페시턴스를 줄인 TFT(TFT with reduced parasitic capacitance)" 미국특허공보 제 5407845 호 "액정표시장치의 박막트랜지스터 제조방법(Method of manufacturing thin film transistors in a liquid crystal display apparatus)" 등에 좀더 상세하게 제시되어 있다.
상술한 종래의 반사형 액정표시소자에서, 박막트랜지스터와 아이씨 패드를 완전하게 형성하기 위해서는 통상, 6매의 마스크가 소요되는 것이 일반적이다.
이를 살펴보면, 먼저, 게이트 전극을 형성하는 과정에서 1매의 마스크가 소요되고, 액티브층을 형성하는 과정에서 다른 1매의 마스크가 더 소요되며, 아이씨 패드, 예컨대, 게이트 아이씨 패드의 콘택홀을 형성하는 과정에서 또 다시 1매의 마스크가 소요되고, 반사판을 형성하는 과정에서 1매의 마스크가 더 소요되며, 패시베이션막과 데이터 라인을 각각 형성하는 과정에서 1매씩의 마스크가 더 소요된다. 결국, 반사형 액정표시소자의 박막트랜지스터와 아이씨 패드를 형성하는데에는 최소한 6매의 마스크가 소요되는 것이다.
통상, 1매의 마스크를 운용하는데에는 많은 운용경비가 지출되기 때문에, 종래의 생산라인에서는 이러한 마스크의 소요매수를 줄이고자 하는 노력을 부단히 기울이고 있다.
그런데, 반사형 액정표시소자의 경우, 정상적으로 동작하는 박막트랜지스터, 아이씨 패드를 형성하기 위해서는 상술한 바와 같이, 최소한 6매의 마스크 공정이 필요로하며, 이러한 6매의 마스크는 반사형 액정표시소자를 제조하는 과정에서 반드시 필요한 한계 마스크 매수로 알려져 있기 때문에, 마스크의 소요매수를 줄이고자 하는 노력은 종래의 상황에서 전무한 형편이다.
만약, 마스크 소요매수를 적정 수준으로 줄이지 못하면, 제품의 재공기간 또한 줄이지 못하게 되고, 그 결과로, 재공기간이 길어질 경우, 제품에 예측하지 못한 불량이 발생될 개연성이 매우 높아진다.
따라서, 본 발명의 목적은 박막트랜지스터/아이씨 패드의 구조를 정상적으로 확보함과 아울러, 마스크의 소요매수를 적정 수준으로 줄임으로써, 전체적인 제품의 생산효율을 향상시키는데 있다.
본 발명의 다른 목적은 마스크 소요매수 저감을 통해, 전체적인 재공기간을 단축시키는데 있다.
본 발명의 또 다른 목적은 제품의 재공기간을 단축시킴으로써, 제품에 발생될 수 있는 불량 개연성을 줄이는데 있다.
본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다.
도 1은 본 발명을 채용한 반사형 액정표시소자의 액티브 메트릭스 기판을 도시한 예시도.
도 2a 내지 도 2e는 본 발명의 제 1 공정을 순차적으로 도시한 단면공정도.
도 3a 내지 도 3c는 본 발명의 제 2 공정을 순차적으로 도시한 단면공정도.
도 4a 내지 도 4d는 본 발명의 제 3 공정을 순차적으로 도시한 단면공정도.
상기와 같은 목적을 달성하기 위하여 본 발명에서는 반사형 액정표시소자를 제조할 때 소요되는 마스크의 매수를 예컨대, 6매에서 5매로 줄임으로써, 전체적인 제품의 재공기간을 단축시킨다. 이와 같이, 마스크의 소요 매수를 줄이기 위하여 본 발명에서는 게이트 아이씨 패드를 형성하기 위한 종래의 게이트 라인과 금속막, 예컨대, 반사막과의 콘택공정을 생략한다.
대신에, 패시베이션막의 형성공정이 진행될 때, 패시베이션막의 일부를 오픈시켜 게이트 라인을 외부로 노출시키고, 노출된 게이트 라인과 전기적으로 접촉된 구조의 패드 보호막을 형성시킴으로써, 게이트 아이씨 패드의 형성영역을 정의한다. 이때, 패드 보호막은 예컨대, ITO로 이루어진다.
본 발명이 달성되는 경우, 게이트 아이씨 패드를 형성하기 위한 콘택공정이 생략됨으로써, 소요되는 마스크의 매수는 6개에서 예컨대, 5개로 줄어들 수 있다.
이러한 본 발명의 달성을 통해, 전체적인 재공기간이 단축되는 경우, 제품에 발생될 수 있는 불량 개연성은 종래에 비해 현저히 저감된다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반사형 액정표시소자 제조방법을 좀더 상세히 설명하면 다음과 같다.
도 1에 도시된 바와 같이, 본 발명에 의해 제조되는 반사형 액정표시소자의 액티브 메트릭스 기판(1) 상에는 행렬로 배열된 액정셀(54), 전하축적용 캐패시터(55), 각 액정셀(54) 마다 접속되어 있는 박막트랜지스터들(100)이 배열되며, 이들에 의하여 1개의 화소가 구성된다.
이때, 액티브 매트릭스의 각 행에는 박막트랜지스터(100)의 게이트 전극에 공통접속된 다수개의 게이트 라인들(2a)이 형성되며, 액티브 매트릭스의 각 열에는 박막트랜지스터(100)의 데이터 전극에 공통 접속된 다수개의 데이터 라인들(6a)이 형성된다.
여기서, 게이트 라인들(2a) 및 데이터 라인들(6a)의 회로블록들(52,53)쪽 각 단부에는 다수개의 게이트 아이씨 패드들(200) 및 데이터 아이씨 패드들(300)이 배치되는데, 이러한 게이트 아이씨 패드들(200) 및 데이터 아이씨 패드들(300)은 게이트 라인들(2a) 및 데이터 라인들(6a)을 통해 각 박막트랜지스터들(100)과 전기적으로 콘택될 뿐만 아니라 회로블록들(52,53)과 연결된 아이씨(도시안됨)와도 전기적으로 콘택됨으로써, 회로블록들(52,53)로부터 인가되는 전기적인 신호가 아이씨를 경유하여 박막트랜지스터들(100)로 신속히 입력될 수 있도록 한다.
이하, 이러한 구성을 갖는 반사형 액정표시소자의 제조방법을 상세히 설명한다.
후술하는 본 발명의 반사형 액정표시소자의 제조방법에서, 반사형 액정표시소자를 이루는 각 구성물들, 예컨대, 박막트랜지스터(100), 게이트 아이씨 패드(200), 데이터 아이씨 패드(300) 등은 서로 동시에 진행되는 제 1 내지 제 3 공정에 의하여 한꺼번에 형성된다. 이러한 본 발명에서, 소요되는 마스크의 총 매수는 예컨대, 모두 5개이다.
먼저, 첫 번째 마스크가 소요되는 과정을 설명한다.
도 2a에 도시된 바와 같이, 본 발명에서는 제 1 공정의 처음단계를 진행하여, 박막트랜지스터(100) 형성영역에 대응되는 기판의 영역 A상에, 예컨대, Al-Nd와, Mo을 순차적으로 증착한다. 이러한 Al-Nd, Mo 등은 예컨대, 스퍼터링 증착법에 의해 증착된다. 이어서, 마스크를 이용한 사진식각공정을 진행하여, 형성된 Al-Nd, Mo 등을 정교하게 식각함으로써, 예컨대, "Al-Nd/Mo"의 적층구조를 갖는 게이트 전극(2)을 형성한다. 물론, 게이트 전극(2)은 Al, Ta, W, Cr 등과 같은 금속을 이용하여 단일층 구조로 형성될 수도 있다. 이러한 게이트 전극(2)의 패터닝을 위하여, 첫 번째 마스크가 소요된다.
계속해서, 게이트 전극이 커버되도록 기판의 영역 A상에, 예컨대, SiNX를 증착하여 게이트 절연막(3)을 형성한다. 이러한 게이트 절연막(3)은 예컨대, PECVD법에 의해 형성된다.
이러한 제 1 공정의 처음단계를 진행함과 동시에 본 발명에서는 제 2 공정의 처음단계를 한꺼번에 진행한다. 이에 따라, 박막트랜지스터 형성영역에 대응되는 기판의 영역 A상에 예컨대, "Al-Nd/Mo"의 적층구조를 갖는 게이트 전극이 형성될 때, 도 3a에 도시된 바와 같이, 게이트 아이씨 패드 형성영역에 대응되는 기판(1)의 영역 B상에도 게이트 전극(2)과 동일한 예컨대, "Al-Nd/Mo"의 적층구조를 갖는 게이트 라인(2a)이 형성된다.
이러한 게이트 라인(2a)은 게이트 전극(2)과 동일 통전로를 이루어 하나로 연장된다. 또한, 게이트 전극(2)이 커버되도록 기판(1)의 영역 B상에 게이트 절연막(3)이 형성될 때, 기판(1)의 영역 B상에도 영역 A의 게이트 절연막(3)과 동일한 재질의 게이트 절연막(3)이 영역 A의 게이트 절연막(3)으로부터 연장된 상태로 게이트 라인(2a)을 커버하여 형성된다.
이러한 제 1 및 제 2 공정의 처음단계를 진행함과 동시에 본 발명에서는 제 3 공정의 처음단계를 한꺼번에 진행한다. 이에 따라, 기판(1)의 영역 A,B에 게이트 절연막(3)이 형성될 때, 도 4a에 도시된 바와 같이, 기판의 데이터 아이씨 패드 형성영역에 대응되는 기판의 영역 C상에도 영역 A,B의 게이트 절연막(3)과 동일한 재질의 게이트 절연막(3)이 영역 A,B의 게이트 절연막(3)으로부터 연장된 상태로 기판(1)을 커버하여 형성된다.
이때, 상술한 제 1 및 제 2 공정의 처음단계가 진행되어, 기판의 영역 A,B상에 게이트 전극(2) 및 게이트 라인(2a)이 형성되는 경우, 제 3 공정의 처음단계는 그 진행을 잠시 멈추게 되고, 그 결과, 기판의 영역 C상에는 게이트 절연막(3)만 형성될 뿐, 예컨대, 게이트 라인(2a)의 형성은 배제된다.
요컨대, 본 발명의 첫 번째 마스크는 박막트랜지스터 형성영역에 배치되는 게이트 전극(2)을 패터닝할 때 소요된다.
그 다음으로, 두 번째 마스크가 소요되는 과정을 설명한다.
도 2b에 도시된 바와 같이, 본 발명에서는 제 1 공정의 다음 단계를 진행하여, 영역 A의 게이트 절연막(3)상에, 예컨대, 아모르포스 실리콘으로 이루어진 반도체층(4)과, N+-아모르포스 실리콘으로 이루어진 불순물층(5)을 순차적으로 증착한다. 이러한 반도체층(4), 불순물층(5) 등은 예컨대, PECVD 증착법에 의해 형성된다.
이어서, 마스크를 이용한 사진식각공정을 진행하여, 게이트 절연막(3)의 일부가 노출되도록 반도체층(4), 불순물층(5)의 양 측부를 정교하게 패터닝함으로써, 반도체층(4)과 불순물층(5)이 적층된 구조의 액티브 패턴을 형성한다. 이러한 액티브 패턴의 패터닝을 위하여 두 번째 마스크가 소요된다.
이러한 두 번째 마스크가 소요되어, 기판(1)의 영역 A상에 액티브 패턴이 형성되는 경우, 제 2 및 제 3 공정은 잠시 다음단계의 진행을 멈추게 된다. 그 결과, 기판(1)의 영역 A 및 영역 B에는 예컨대, 상술한 액티브 패턴의 형성이 배제되며, 결국, 두 번째 마스크가 소요될 때, 기판의 게이트/데이터 아이씨 패드 형성영역은 도 3a와 도 4a에 도시된 바와 같은 구조를 그대로 유지한다.
요컨대, 본 발명의 두 번째 마스크는 박막트랜지스터 형성영역에 배치되는 액티브 패턴을 패터닝할 때 소요되며, 이 경우, 게이트/데이터 아이씨 패드 형성영역에는 별다른 구조변경이 가해지지 않게 되고, 결국, 게이트/데이터 아이씨 패드 형성영역은 기 형성된 구조를 그대로 유지한다.
그 다음으로, 세 번째 마스크가 소요되는 과정을 설명한다.
도 2c에 도시된 바와 같이, 본 발명에서는 제 1 공정의 다음 단계를 진행하여, 영역 A의 액티브 패턴이 커버되도록 게이트 절연막(3)상에, 예컨대, Cr/Al 이중막으로 이루어진 소오스/드레인 전극(6)과, 예컨대, ITO(Indium Tin Oxide)로 이루어진 제 1 ITO층(7)을 순차적으로 증착한다. 이때, 소오스/드레인 전극(6)은 예컨대, 스퍼터링 증착법에 의해 형성되며, 제 1 ITO층(7)은 예컨대, PECVD 증착법에 의해 형성된다.
이어서, 마스크를 이용한 사진식각공정을 진행하여, 소오스/드레인 전극(6)과, 제 1 ITO층(7)의 채널부분을 동시에 패터닝함으로써, 액티브 패턴을 구성하는 불순물층(5)의 일부가 노출되도록 한다. 이러한 소오스/드레인 전극(6)과 제 1 ITO층(7)의 패터닝을 위하여 세 번째 마스크가 소요된다.
계속해서, 패터닝된 소오스/드레인 전극(6)과 제 1 ITO층(7)을 에칭 마스크로하여, 예컨대, 플라즈마 에칭공정을 진행하고, 이를 통해, 채널부분에 형성된 불순물층(5)의 일부를 제거시킴으로써, 반도체층(4)의 일부를 노출시킨다. 이에 따라, 도 2c에 도시된 바와 같은 에치백 구조가 완성된다.
이러한 두 번째 마스크가 소요되어, 기판(1)의 영역 A상에 소오스/드레인 전극(6)과 제 1 ITO층(7)의 패턴이 형성되는 경우, 본 발명의 제 2 공정은 잠시 다음단계의 진행을 멈추게 된다. 그 결과, 기판(1)의 영역 B에는 예컨대, 상술한 소오스/드레인 전극(6)과 제 1 ITO층(7)의 형성이 배제되며, 결국, 세 번째 마스크가 소요될 때, 기판의 게이트 아이씨 패드 형성영역은 도 3a에 도시된 바와 같은 구조를 그대로 유지한다.
이때, 제 1 공정의 다음단계를 진행함과 동시에 본 발명에서는 제 3 공정의 다음단계를 한꺼번에 진행한다. 물론, 제 2 공정의 다음단계는 상술한 바와 같이, 잠시 중단된 상태이다.
이러한 제 3 공정의 진행에 따라, 기판의 영역 A상에 예컨대, "Cr/Al"의 이중 적층구조를 갖는 소오스/드레인 전극(6)이 형성될 때, 도 4b에 도시된 바와 같이, 기판의 영역 C상에도 소오스/드레인 전극(6)과 동일한 재질의 데이터 라인(6a)이 기 형성되어 있는 게이트 절연막(3)을 커버하여 형성된다. 이러한 데이터 라인(6a)은 소오스 전극과 동일 통전로를 이루어 하나로 연장된다.
또한, 영역 A상의 소오스/드레인 전극(6)이 커버되도록 제 1 ITO층(7)이 형성될 때, 영역 B의 데이터 라인(6a)상에도 소오스/드레인 전극(6)상의 제 1 ITO층(7)과 동일한 재질의 제 1 ITO층(7)이 소오스/드레인 전극(6)상의 제 1 ITO층으로부터 연장된 상태로 데이터 라인(6a)을 커버하여 형성된다.
요컨대, 본 발명의 세 번째 마스크는 박막트랜지스터 형성영역에 배치되는 소오스/드레인 전극(6), 제 1 ITO층(7)을 패터닝할 때 소요되며, 이 경우, 게이트 아이씨 패드 형성영역에는 별다른 구조변경이 가해지지 않게 되고, 결국, 게이트 아이씨 패드 형성영역은 기 형성된 구조를 그대로 유지한다.
그 다음으로, 네 번째 마스크가 소요되는 과정을 설명한다.
도 2d에 도시된 바와 같이, 본 발명에서는 제 1 공정의 다음 단계를 진행하여, 영역 A의 반도체층(4)이 커버되도록 제 1 ITO층(7)상에, 예컨대, SiNX로 이루어진 패시베이션막(8)을 증착한다. 이러한 패시베이션막(8)은 예컨대, PECVD 증착법에 의해 형성된다.
이어서, 마스크를 이용한 사진식각공정을 진행하여, 콘택홀 D를 통해 제 1 ITO층(7)의 일부가 노출되도록 패시베이션막(8)의 일부를 정교하게 패터닝한다. 이러한 패시베이션막(8)의 패터닝을 위하여 네 번째 마스크가 소요된다.
이러한 제 1 공정의 다음단계를 진행함과 동시에 본 발명에서는 제 2 공정의 다음단계를 한꺼번에 진행한다. 이에 따라, 기판(1)의 영역 A상에서, SiNX로 이루어진 패시베이션막(8)이 형성될 때, 도 3b에 도시된 바와 같이, 기판(1)의 영역 B상에도 패시베이션막(8)과 동일한 예컨대, "SiNX"로 이루어진 패시베이션막(8)이 게이트 절연막(3)을 커버한 상태로 형성된다. 이러한 영역 B의 패시베이션막(8)은 영역 A의 패시베이션막(8)으로부터 길게 연장된 상태이다.
이어서, 마스크를 이용한 사진식각공정을 진행하여, 게이트 라인(2a)의 일부가 콘택홀 E를 통해 노출되도록 패시베이션막(8)과 게이트 절연막(3)의 일부를 한꺼번에 패터닝한다. 이러한 패시베이션막(8)과 게이트 절연막(3)의 패터닝을 위하여 사용되는 마스크는 상술한 제 1 공정에 사용되는 네 번째 마스크이다. 결국, 네 번째 마스크가 소요될 때, 영역 A에 형성된 패시베이션막(8)과 영역 B에 형성된 패시베이션막(8)은 동시에 패터닝된다.
이러한 제 1 공정과 제 2 공정의 다음단계를 진행함과 동시에 본 발명에서는 제 3 공정의 다음단계를 한꺼번에 진행한다. 이에 따라, 기판의 영역 A와, 영역 B상에서, SiNX로 이루어진 패시베이션막이 형성될 때, 도 4c에 도시된 바와 같이, 기판의 영역 C상에도 예컨대, "SiNX"로 이루어진 패시베이션막이 제 1 ITO층을 커버한 상태로 형성된다. 이러한 영역 C의 패시베이션막(8)은 영역 A의 패시베이션막(8)으로부터 길게 연장된 상태이다.
이어서, 마스크를 이용한 사진식각공정을 진행하여, 제 1 ITO층(7)의 일부가 콘택홀 F를 통해 노출되도록 패시베이션막(8)의 일부를 패터닝한다. 이러한 패시베이션막(8)의 패터닝을 위하여 사용되는 마스크는 상술한 제 1 공정, 제 2 공정에 사용되는 네 번째 마스크이다. 결국, 네 번째 마스크가 소요될 때, 영역 A, B에 형성된 패시베이션막(8)과 영역 C에 형성된 패시베이션막(8)은 동시에 패터닝된다.
요컨대, 본 발명의 네 번째 마스크는 박막트랜지스터 형성영역, 게이트 아이씨 패드 형성영역, 데이터 아이씨 패드 형성영역에 배치되는 각각의 패시베이션막(8)을 동시에 패터닝할 때 소요된다.
마지막으로, 다섯 번째 마스크가 소요되는 과정을 설명한다.
도 2e에 도시된 바와 같이, 본 발명에서는 제 1 공정의 다음 단계를 진행하여, 영역 A의 콘택홀 D가 채워지도록 패시베이션막(8)상에, 제 2 ITO층(9)을 증착한다. 이에 따라, 제 2 ITO층은 제 1 ITO층과 전기적으로 접촉된다. 이러한 제 2 ITO층(9)은 예컨대, PECVD 증착법에 의해 형성된다.
이어서, 마스크를 이용한 사진식각공정을 진행하여, 패시베이션막(8)의 일부가 노출되도록 제 2 ITO층(9)의 일부를 정교하게 패터닝한다. 이러한 제 2 ITO층(9)의 패터닝을 위하여 다섯 번째 마스크가 소요된다.
이러한 제 1 공정의 다음단계를 진행함과 동시에 본 발명에서는 제 2 공정의 다음단계를 한꺼번에 진행한다. 이에 따라, 기판(1)의 영역 A상에서, 제 1 ITO층(7)과 전기적으로 접촉된 제 2 ITO층(9)이 형성될 때, 도 3c에 도시된 바와 같이, 기판의 영역 B상에도 제 2 ITO층(9)과 동일한 제 2 ITO층(9)이 콘택홀 E를 채워 게이트 라인(2a)과 전기적으로 접촉된 상태로 형성된다. 이러한 영역 B의 제 2 ITO층(9)은 영역 A의 제 2 ITO층(9)으로부터 길게 연장된 상태이다.
이어서, 마스크를 이용한 사진식각공정을 진행하여, 패시베이션막(8)의 일부가 노출되도록 제 2 ITO층(9)의 일부를 정교하게 패터닝한다. 이러한 제 2 ITO층(9)의 패터닝을 위하여 사용되는 마스크는 상술한 제 1 공정에 사용되는 다섯 번째 마스크이다. 결국, 다섯 번째 마스크가 소요될 때, 영역 A에 형성된 제 2 ITO층(9)과 영역 B에 형성된 제 2 ITO층(9)은 동시에 패터닝된다.
이러한 제 1 공정과 제 2 공정의 다음단계를 진행함과 동시에 본 발명에서는 제 3 공정의 다음단계를 한꺼번에 진행한다. 이에 따라, 영역 A와, B상에서, 제 2 ITO층(9)이 형성될 때, 도 4d에 도시된 바와 같이, 영역 C상에도 제 2 ITO(9)층과 동일한 제 2 ITO(9)층이 콘택홀 F를 채워 제 1 ITO(7)층과 전기적으로 접촉된 상태로 형성된다.
이어서, 마스크를 이용한 사진식각공정을 진행하여, 패시베이션막(8)의 일부가 노출되도록 제 2 ITO층(9)의 일부를 정교하게 패터닝한다.
이러한 제 2 ITO층의 패터닝을 위하여 사용되는 마스크는 상술한 제 1 공정, 제 2 공정에 사용되는 다섯 번째 마스크이다. 결국, 다섯 번째 마스크가 소요될 때, 영역 A, B에 형성된 제 2 ITO층(9)과 영역 C에 형성된 제 2 ITO층(9)은 동시에 패터닝된다.
요컨대, 본 발명의 다섯 번째 마스크는 박막트랜지스터 형성영역, 게이트 아이씨 패드 형성영역, 데이터 아이씨 패드 형성영역에 배치되는 각각의 제 2 ITO층(9)을 동시에 패터닝할 때 소요된다.
이러한 본 발명의 제 1 내지 제 3 공정이 모두 완료되면, 액티브 매트릭스 기판(1) 상에는 도 1에 도시된 바와 같은 액정표시소자가 제조 완료된다.
상술한 바와 같이, 본 발명에서는 반사형 액정표시소자를 제조할 때 소요되는 마스크의 매수를 예컨대, 6매에서 5매로 줄임으로써, 전체적인 제품의 재공기간을 단축시킨다. 이 경우, 제품에 발생될 수 있는 불량 개연성은 종래에 비해 현저히 저감된다.
이러한 본 발명은 단지 상술한 반사형 액정표시소자에 국한되지 않으며, 생산라인에서 제조되는 전 기종의 액정표시소자에서 전반적으로 유용한 효과를 나타낸다.
그리고, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다.
이와 같은 변형된 실시예들은 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어서는 안되며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 반사형 액정표시소자 제조방법에서는 게이트 아이씨 패드를 형성하기 위한 종래의 게이트 라인과 금속막, 예컨대, 반사막과의 콘택공정을 생략한다.
대신에, 패시베이션막의 형성공정이 진행될 때, 패시베이션막의 일부를 오픈시켜 게이트 라인을 외부로 노출시키고, 노출된 게이트 라인과 전기적으로 접촉된 구조의 패드 보호막을 형성시킴으로써, 게이트 아이씨 패드의 형성영역을 정의한다. 이때, 패드 보호막은 예컨대, ITO로 이루어진다.
본 발명이 달성되는 경우, 게이트 아이씨 패드를 형성하기 위한 콘택공정이 생략됨으로써, 소요되는 마스크의 매수는 6개에서 예컨대, 5개로 줄어들 수 있다.
이러한 본 발명의 달성을 통해, 전체적인 재공기간이 단축되는 경우, 제품에 발생될 수 있는 불량 개연성은 종래에 비해 현저히 저감된다.

Claims (1)

  1. 기판상에 박막트랜지스터, 게이트 아이씨 패드 및 데이터 아이씨 패드를 분할 형성하기 위하여, 동시에 진행되는 제 1 내지 제 3 공정을 포함하며,
    상기 제 1 공정은 상기 박막트랜지스터 형성영역에 대응되는 상기 기판의 제 1 영역상에 게이트 전극을 형성하고, 상기 게이트 전극이 커버되도록 상기 기판의 제 1 영역상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막상에 반도체층과 불순물층을 순차적으로 형성한 후 상기 게이트 절연막의 일부가 노출되도록 상기 반도체층과 불순물층을 동시에 패터닝하여 액티브 패턴을 형성하는 단계와;
    상기 액티브 패턴이 커버되도록 상기 게이트 절연막상에 소오스/드레인 전극과 제 1 ITO층을 순차적으로 형성한 후 상기 불순물층의 일부가 노출되도록 상기 소오스/드레인 전극과 제 1 ITO층을 동시에 패터닝하고, 패터닝된 상기 소오스/드레인 전극과 제 1 ITO층을 마스크로 상기 반도체층이 노출되도록 채널부분의 불순물층을 제거하는 단계와;
    상기 반도체층이 커버되도록 상기 제 1 ITO층상에 패시베이션막을 형성하고, 상기 제 1 ITO층의 일부가 노출되도록 상기 패시베이션막을 패터닝하는 단계와;
    상기 제 1 ITO층과 전기적으로 접촉되도록 상기 패시베이션막상에 제 2 ITO층을 형성하고, 상기 패시베이션막의 일부가 노출되도록 상기 제 2 ITO층을 패터닝하는 단계를 포함하며,
    상기 제 2 공정은 상기 게이트 아이씨 패드 형성영역에 대응되는 상기 기판의 제 2 영역상에 상기 게이트 전극으로부터 연장된 게이트 라인을 형성하고, 상기 게이트 라인이 커버되도록 상기 기판의 제 2 영역상에 상기 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막상에 상기 패시베이션막을 형성하고, 상기 게이트 라인의 일부가 노출되도록 상기 패시베이션막과 게이트 절연막을 동시에 패터닝하는 단계와;
    상기 게이트 라인과 전기적으로 접촉되도록 상기 패시베이션막상에 제 2 ITO층을 형성하고, 상기 패시베이션막의 일부가 노출되도록 상기 제 2 ITO층을 패터닝하는 단계를 포함하며,
    상기 제 3 공정은 상기 데이터 아이씨 패드 형성영역에 대응되는 상기 기판의 제 3 영역상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막상에 상기 소오스 전극으로부터 연장된 데이터 라인 및 제 1 ITO층을 순차적으로 형성하는 단계와;
    상기 제 1 ITO층상에 패시베이션막을 형성하고, 상기 제 1 ITO층의 일부가 노출되도록 상기 패시베이션막을 패터닝하는 단계와;
    상기 제 1 ITO층과 전기적으로 접촉되도록 상기 패시베이션막상에 제 2 ITO층을 형성하고, 상기 패시베이션막의 일부가 노출되도록 상기 제 2 ITO층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반사형 액정표시소자 제조방법.
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