KR20000019635A - Method for simplifying gate oxide process of semiconductor device having trench isolation - Google Patents
Method for simplifying gate oxide process of semiconductor device having trench isolation Download PDFInfo
- Publication number
- KR20000019635A KR20000019635A KR1019980037829A KR19980037829A KR20000019635A KR 20000019635 A KR20000019635 A KR 20000019635A KR 1019980037829 A KR1019980037829 A KR 1019980037829A KR 19980037829 A KR19980037829 A KR 19980037829A KR 20000019635 A KR20000019635 A KR 20000019635A
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- oxide film
- gate oxide
- trench isolation
- semiconductor substrate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 62
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 238000002955 isolation Methods 0.000 title claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 22
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 12
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 150000004767 nitrides Chemical class 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 claims description 8
- 239000011810 insulating material Substances 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 abstract description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 abstract description 6
- 229910000147 aluminium phosphate Inorganic materials 0.000 abstract description 3
- 229910019142 PO4 Inorganic materials 0.000 description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 description 6
- 239000010452 phosphate Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000009826 distribution Methods 0.000 description 4
- 230000008646 thermal stress Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
Abstract
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 트렌치 격리를 갖는 반도체 장치의 게이트 산화막 공정 단순화 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of simplifying a gate oxide process of a semiconductor device having trench isolation.
도 1a 내지 도 1j는 종래의 트렌치 격리를 갖는 반도체 장치의 게이트 산화막 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.1A to 1J are flowcharts sequentially showing processes of a method of forming a gate oxide film of a semiconductor device having a conventional trench isolation.
도 1a를 참조하면, 종래의 트렌치 격리를 갖는 반도체 장치의 게이트 산화막 형성 방법은, 반도체 기판(1) 상에 패드 산화막(pad oxide)(2) 및 실리콘 질화막(silicon nitride)(3)이 차례로 형성된다. 여기서, 상기 패드 산화막(2)은 160Å의 두께로 증착 되고, 상기 실리콘 질화막(3)은 구성 성분 중 실리콘 성분이 상대적 많은 실리콘 리치(Si-rich) 질화막이다.Referring to FIG. 1A, in the conventional method of forming a gate oxide film of a semiconductor device having trench isolation, a pad oxide film 2 and a silicon nitride film 3 are sequentially formed on the semiconductor substrate 1. do. Here, the pad oxide film 2 is deposited to a thickness of 160 kPa, and the silicon nitride film 3 is a silicon-rich nitride film having a relatively large number of silicon components among the components.
엑티브 마스크(active mask)를 사용하여 트렌치 격리 영역이 노출되도록 상기 실리콘 질화막(3) 및 패드 산화막(2)이 패터닝(patterning) 되어 트렌치 식각 마스크(4)가 형성된다. 다음, 상기 트렌치 식각 마스크(4)를 사용하여 반도체 기판(1)이 식각 되어 도 1b에서와 같이, 트렌치(6)가 형성된다.The silicon nitride layer 3 and the pad oxide layer 2 are patterned to expose the trench isolation region using an active mask to form a trench etch mask 4. Next, the semiconductor substrate 1 is etched using the trench etch mask 4 to form the trench 6, as shown in FIG. 1B.
상기 트렌치(6)를 격리(isolation)로 사용하기 위해서, 상기 트렌치(6)가 완전히 채워질 때까지 반도체 기판(1) 전면에 트렌치 격리막(8)이 증착 된다.(도 1c) 상기 트렌치 식각 마스크(4)의 상부 표면이 노출될 때까지 트렌치 격리막(8)이 평탄화 식각(planarization etch)되어 트렌치 격리(8a)가 형성된다.(도 1d)In order to use the trench 6 as isolation, a trench isolation film 8 is deposited on the entire surface of the semiconductor substrate 1 until the trench 6 is completely filled (FIG. 1C). Trench isolation 8 is planarization etched to form trench isolation 8a until the top surface of 4) is exposed (FIG. 1D).
상기 트렌치 식각 마스크(4)인 실리콘 질화막(3) 및 패드 산화막(2)이 차례로 제거되어 트렌치 격리(8a) 양측의 엑티브 영역(active region)이 노출된다.(도 1e 및 도 1f)The silicon nitride film 3 and the pad oxide film 2, which are the trench etching mask 4, are sequentially removed to expose active regions on both sides of the trench isolation 8a. (FIGS. 1E and 1F).
상기 엑티브 영역 상에 제 1 게이트 산화막(10)이 형성된다.(도 1g) 상기 제 1 게이트 산화막(10)은 후속 공정으로서 트랜지스터의 접합(junction) 및 격리 불순물 영역을 형성하기 위한 이온주입 공정이 수행되는데, 이러한 이온주입 공정시 반도체 기판(1)의 표면 손상(surface damage)을 방지하고, 접합 깊이의 조절(junction depth control)을 위해서 형성되는 일종의 이온주입 버퍼층(buffer layer)이다.A first gate oxide film 10 is formed on the active region. (FIG. 1G) The first gate oxide film 10 has a ion implantation process for forming a junction and an isolation impurity region of a transistor as a subsequent process. It is a kind of ion implantation buffer layer which is formed for preventing surface damage of the semiconductor substrate 1 and controlling junction depth control in this ion implantation process.
상기 제 1 게이트 산화막(10)을 버퍼층으로 사용하여 반도체 기판(1) 내에 트랜지스터의 접합 등을 형성하기 위한 불순물 이온(11)이 주입된다.(도 1h) 상기 제 1 게이트 산화막(10)이 습식 식각(wet etch) 공정에 의해 제거된 후(도 1i), 상기 엑티브 영역 상에 실제 게이트 산화막(real gate oxide)인 제 2 게이트 산화막(12)이 형성된다.(도 1j)Impurity ions 11 are implanted into the semiconductor substrate 1 by using the first gate oxide film 10 as a buffer layer (FIG. 1H). The first gate oxide film 10 is wetted. After removal by a wet etch process (FIG. 1I), a second gate oxide film 12, which is a real gate oxide, is formed on the active region (FIG. 1J).
상술한 바와 같은 종래 트렌치 격리(8a)를 갖는 반도체 장치의 게이트 산화막 형성 공정에 있어서, 실제적으로 사용되는 게이트 산화막의 품질을 향상시키기 위해서 엑티브 영역 상에 게이트 산화막 형성 공정이 2회 수행된다. 그런데, 상기 제 1 게이트 산화막(10)은 단순한 이온주입 버퍼 역할만을 하는 막질로 사용되고 있다. 이는 공정의 복잡성과 동일한 공정의 이중 진행에 따른 공정 손실을 초래하고 있는 것이다. 또한, 트렌치 격리(8a)가 형성된 후 수행되는 다수의 열산화(thermal oxidation) 공정에 의한 써멀 스트레스(thermal stress)가 트렌치 격리(8a)에 가해져 트렌치 격리(8a)의 불량을 발생시키게 된다.In the gate oxide film forming process of the semiconductor device having the conventional trench isolation 8a as described above, the gate oxide film forming process is performed twice on the active region in order to improve the quality of the gate oxide film actually used. However, the first gate oxide film 10 is used as a film that serves only as a simple ion implantation buffer. This results in a process loss due to the dual process of the same process as the complexity of the process. In addition, thermal stress caused by a plurality of thermal oxidation processes performed after the trench isolation 8a is formed may be applied to the trench isolation 8a to cause the failure of the trench isolation 8a.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 트렌치 격리를 갖는 반도체 장치의 게이트 산화막 형성 공정을 단순화시킬 수 있고, 따라서 공정 단가를 줄일 수 있는 반도체 장치의 제조 방법을 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above-mentioned problems, and an object of the present invention is to provide a method for manufacturing a semiconductor device, which can simplify the process of forming a gate oxide film of a semiconductor device having trench isolation, and thus can reduce the process cost. have.
본 발명의 다른 목적은 트렌치 격리를 갖는 반도체 장치의 게이트 산화막 형성 공정을 단순화시킴으로써 다수의 열처리 공정에 의한 써멀 스트레스에 의한 트렌치 격리의 불량을 방지할 수 있는 반도체 장치의 제조 방법을 제공함에 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor device capable of preventing a defect of trench isolation due to thermal stress caused by a plurality of heat treatment processes by simplifying a gate oxide film forming process of a semiconductor device having trench isolation.
도 1a 내지 도 1j는 종래의 트렌치 격리를 갖는 반도체 장치의 게이트 산화막 형성 방법의 공정들을 순차적으로 보여주는 흐름도;1A to 1J are flowcharts sequentially showing processes of a method for forming a gate oxide film of a semiconductor device with conventional trench isolation;
도 2a 내지 도 2h는 본 발명의 실시예에 따른 트렌치 격리를 갖는 반도체 장치의 게이트 산화막 공정 단순화 방법의 공정들을 순차적으로 보여주는 흐름도.2A through 2H are flowcharts sequentially showing processes of a method for simplifying a gate oxide process of a semiconductor device having trench isolation according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
1, 100 : 반도체 기판 2, 102 : 패드 산화막1, 100: semiconductor substrate 2, 102: pad oxide film
3, 103 : 실리콘 질화막 4, 104 : 트렌치 식각 마스크3, 103: silicon nitride film 4, 104: trench etching mask
6, 106 : 트렌치 8, 108 : 트렌치 격리막6, 106: trench 8, 108: trench isolation
8a, 108a : 트렌치 격리 10 : 제 1 게이트 산화막8a, 108a: trench isolation 10: first gate oxide film
11, 110 : 불순물 이온 12 : 제 2 게이트 산화막11, 110: impurity ion 12: second gate oxide film
112 : 게이트 산화막112: gate oxide film
(구성)(Configuration)
상술한 목적을 달성하기 위한 본 발명에 의하면, 트렌치 격리를 갖는 반도체 장치의 게이트 산화막 공정 단순화 방법은, 반도체 기판(100) 상에 차례로 형성된 산화막(102) 및 질화막(103)을 패터닝 하여 트렌치 식각 마스크(104)를 형성하는 단계; 상기 트렌치 식각 마스크(104)를 사용하여 반도체 기판(100)을 식각 하여 트렌치(106)를 형성하는 단계; 상기 트렌치(106)를 절연 물질로 완전히 채워서 트렌치 격리(108a)를 형성하되, 그 상부 표면이 상기 트렌치 식각 마스크(104)와 나란하도록 형성하는 단계; 상기 질화막(103)을 제거하는 단계; 상기 산화막(102)을 버퍼층(buffer layer)으로 사용하여 트렌치(106) 양측의 반도체 기판(100) 내에 불순물 이온(110)을 주입하는 단계; 상기 산화막(102)을 제거하는 단계; 및 상기 트렌치(106) 양측의 반도체 기판(100) 상에 게이트 산화막(112)을 형성하는 단계를 포함한다.According to the present invention for achieving the above object, the gate oxide film simplification method of the semiconductor device having the trench isolation is a trench etching mask by patterning the oxide film 102 and the nitride film 103 formed on the semiconductor substrate 100 in order Forming 104; Etching the semiconductor substrate 100 using the trench etch mask 104 to form a trench 106; Completely filling the trench 106 with an insulating material to form a trench isolation 108a, the upper surface of which is parallel to the trench etch mask 104; Removing the nitride film (103); Implanting impurity ions (110) into the semiconductor substrate (100) on both sides of the trench (106) using the oxide film (102) as a buffer layer; Removing the oxide film (102); And forming a gate oxide layer 112 on the semiconductor substrate 100 at both sides of the trench 106.
이 방법의 바람직한 실시예에 있어서, 상기 질화막(103)은 노멀 실리콘 질화막(normal silicon nitride)이다.In a preferred embodiment of this method, the nitride film 103 is a normal silicon nitride film.
이 방법의 바람직한 실시예에 있어서, 상기 질화막(103)의 제거 단계에서 산화막(102)의 일부도 제거되도록 한다.In a preferred embodiment of this method, part of the oxide film 102 is also removed in the removal step of the nitride film 103.
(작용)(Action)
도 2f를 참조하면, 본 발명의 실시예에 따른 신규한 트렌치 격리를 갖는 반도체 장치의 게이트 산화막 공정 단순화 방법은, 실리콘 질화막이 인산 스트립 공정으로 제거된 후, 패드 산화막을 버퍼층으로 사용하여 반도체 기판 내에 불순물 이온이 주입된다. 패드 산화막이 제거된 후, 엑티브 영상에 게이트 산화막이 형성된다. 이와 같이, 실제 게이트 산화막 형성 전에 이온주입 버퍼용 게이트 산화막을 형성하는 대신 패드 산화막을 버퍼층으로 사용함으로써, 게이트 산화막 형성 공정을 단순화시킬 수 있고, 따라서 공정 단가를 줄일 수 있다. 또한, 게이트 산화막 형성 공정을 단순화시킴으로써 다수의 열처리 공정에 의한 써멀 스트레스에 의한 트렌치 격리의 불량을 방지할 수 있다.Referring to FIG. 2F, in the method of simplifying the gate oxide film process of the semiconductor device with the novel trench isolation according to the embodiment of the present invention, after the silicon nitride film is removed by the phosphate strip process, the pad oxide film is used as the buffer layer in the semiconductor substrate. Impurity ions are implanted. After the pad oxide film is removed, a gate oxide film is formed on the active image. As such, by using the pad oxide film as the buffer layer instead of forming the gate oxide film for the ion implantation buffer before the actual gate oxide film formation, the gate oxide film forming process can be simplified, and thus, the process cost can be reduced. In addition, by simplifying the gate oxide film forming process, it is possible to prevent poor trench isolation due to thermal stress caused by a plurality of heat treatment processes.
(실시예)(Example)
이하, 도 2a 내지 도 2h를 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 2A to 2H.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 트렌치 격리를 갖는 반도체 장치의 게이트 산화막 공정 단순화 방법의 공정들을 순차적으로 보여주는 흐름도이다.2A to 2H are flowcharts sequentially illustrating processes of a method of simplifying a gate oxide process of a semiconductor device having trench isolation according to an embodiment of the present invention.
도 2a를 참조하면, 본 발명의 실시예에 따른 트렌치 격리를 갖는 반도체 장치의 게이트 산화막 공정 단순화 방법은 먼저, 반도체 기판(100) 상에 패드 산화막(102) 및 실리콘 질화막(103)이 차례로 형성된다. 상기 패드 산화막(102)은 반도체 기판(100)의 표면을 보호하고 후속 공정의 마스크로 사용되는 산화막으로서, 160Å의 두께로 성장된다. 상기 실리콘 질화막(103)도 역시 마스크로 사용되는 막질로서, 여기서는 노멀 실리콘 질화막(normal silicon nitride)으로 형성된다.Referring to FIG. 2A, in the method of simplifying a gate oxide process of a semiconductor device having trench isolation according to an embodiment of the present invention, first, a pad oxide layer 102 and a silicon nitride layer 103 are sequentially formed on a semiconductor substrate 100. . The pad oxide film 102 is an oxide film that protects the surface of the semiconductor substrate 100 and is used as a mask for subsequent processes. The pad oxide film 102 is grown to a thickness of 160 kPa. The silicon nitride film 103 is also a film quality used as a mask, and is formed of a normal silicon nitride film here.
엑티브 마스크를 사용하여 트렌치 격리 영역이 노출되도록 상기 실리콘 질화막(103) 및 패드 산화막(102)이 패터닝 되어 트렌치 식각 마스크(104)가 형성된다. 상기 트렌치 식각 마스크(104)를 사용하여 반도체 기판(100)이 식각 되어 도 2b에서와 같이, 트렌치(106)가 형성된다.The silicon nitride layer 103 and the pad oxide layer 102 are patterned to expose the trench isolation region using an active mask to form a trench etch mask 104. The semiconductor substrate 100 is etched using the trench etch mask 104 to form the trench 106, as shown in FIG. 2B.
상기 트렌치(106)를 격리로 사용하기 위해서, 상기 트렌치(106)가 완전히 채워질 때까지 반도체 기판(100) 전면에 트렌치 격리막(108)이 증착 된다.(도 2c) 상기 트렌치 식각 마스크(104)의 상부 표면이 노출될 때까지 트렌치 격리막(108)이 평탄화 식각 되어 도 2d에서와 같이, 트렌치 격리(108a)가 형성된다.In order to use the trench 106 as an isolation, a trench isolation layer 108 is deposited on the entire surface of the semiconductor substrate 100 until the trench 106 is completely filled (FIG. 2C) of the trench etching mask 104. The trench isolation layer 108 is planarized and etched until the top surface is exposed to form trench isolation 108a as shown in FIG. 2D.
상기 트렌치 식각 마스크(104)인 실리콘 질화막(103)이 인산 스트립(phosphoric acid strip) 공정 등으로 제거된다. 이때, 상기 노멀 실리콘 질화막(103)이 인산 스트립 공정으로 제거된 후 그 하부의 패드 산화막의 두께 산포가 종래의 실리콘 리치 질화막의 경우보다 양호하게 된다. 그 이유는 노멀 실리콘 질화막이 인산 스트립 공정에서 실리콘 리치 질화막보다 식각률(etch rate)이 두 배 이상 높기 때문이다. 실제로, 실리콘 리치 질화막을 인산 스트립한 후의 패드 산화막의 두께 산포(편차, σ)는 6Å(이때, 남아 있는 패드 산화막 20Å 내지 70Å) 이었으나, 노멀 실리콘 질화막에 대한 패드 산화막의 두께 산포(편차, σ)는 2Å(이때, 남아 있는 패드 산화막 두께 110Å 내지 120Å)으로서, 노멀 실리콘 질화막의 경우가 인산 스트립 후의 패드 산화막의 균일도가 종래 보다 3 배 이상 높게 된다.The silicon nitride film 103, which is the trench etching mask 104, is removed by, for example, a phosphoric acid strip process. In this case, after the normal silicon nitride film 103 is removed by the phosphate strip process, the thickness distribution of the pad oxide film under the silicon nitride film 103 is better than that of the conventional silicon rich nitride film. The reason is that the normal silicon nitride film has a etch rate more than twice that of the silicon rich nitride film in the phosphate strip process. In practice, the thickness distribution (deviation, sigma) of the pad oxide film after phosphoric acid stripping of the silicon rich nitride film was 6 kPa (the remaining pad oxide film 20 kPa to 70 kPa), but the thickness distribution (deviation, σ) of the pad oxide film with respect to the normal silicon nitride film. Is 2 kPa (the remaining pad oxide film thickness is 110 kPa to 120 kPa), and in the case of the normal silicon nitride film, the uniformity of the pad oxide film after the phosphate strip is three times higher than in the related art.
이와 같이, 본 발명에서는 트렌치 식각 마스크로서 노멀 실리콘 질화막(103)을 사용하여 인산 스트립 공정 후의 패드 산화막(102)의 두께 산포를 개선하고, 이 패드 산화막(102)을 후속 불순물 이온주입 공정에서 버퍼층으로 다시 사용하는 것을 요지로 한다. 즉, 도 2f에서와 같이, 기존의 제 1 게이트 산화막 대신 패드 산화막(102)을 버퍼층으로 사용하여 반도체 기판(100) 내에 트랜지스터의 접합 영역 등을 형성하기 위한 불순물 이온(110)이 주입된다.Thus, in the present invention, the thickness distribution of the pad oxide film 102 after the phosphate strip process is improved by using the normal silicon nitride film 103 as a trench etching mask, and the pad oxide film 102 is used as a buffer layer in a subsequent impurity ion implantation process. The point is to use again. That is, as shown in FIG. 2F, impurity ions 110 are implanted into the semiconductor substrate 100 to form a junction region of the transistor, etc., using the pad oxide film 102 as a buffer layer instead of the existing first gate oxide film.
한편, 바람직하게, 상기 인산 스트립 공정 후 남아 있는 패드 산화막(102)의 두께가 종래의 제 1 게이트 산화막의 두께와 동일한 수준이 되도록 한다.On the other hand, preferably, the thickness of the pad oxide film 102 remaining after the phosphate strip process is equal to the thickness of the conventional first gate oxide film.
마지막으로, 상기 패드 산화막(102)이 습식 식각 공정에 의해 제거된 후(도 2g), 상기 엑티브 영역 상에 게이트 산화막(112)이 형성된다.(도 2h)Finally, after the pad oxide film 102 is removed by a wet etching process (FIG. 2G), a gate oxide film 112 is formed on the active region (FIG. 2H).
본 발명은 트렌치 격리를 갖는 반도체 장치의 게이트 산화막 형성 공정을 단순화시킬 수 있고, 따라서 공정 단가를 줄일 수 있는 효과가 있다.The present invention can simplify the process of forming a gate oxide film of a semiconductor device having trench isolation, and therefore, there is an effect that the process cost can be reduced.
이와 같이, 게이트 산화막 형성 공정을 단순화시킴으로써 다수의 열처리 공정에 의한 써멀 스트레스에 의한 트렌치 격리의 불량을 방지할 수 있는 효과가 있다.As described above, by simplifying the gate oxide film forming process, there is an effect of preventing poor trench isolation due to thermal stress caused by a plurality of heat treatment processes.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980037829A KR20000019635A (en) | 1998-09-14 | 1998-09-14 | Method for simplifying gate oxide process of semiconductor device having trench isolation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980037829A KR20000019635A (en) | 1998-09-14 | 1998-09-14 | Method for simplifying gate oxide process of semiconductor device having trench isolation |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000019635A true KR20000019635A (en) | 2000-04-15 |
Family
ID=19550520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980037829A KR20000019635A (en) | 1998-09-14 | 1998-09-14 | Method for simplifying gate oxide process of semiconductor device having trench isolation |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000019635A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020061063A (en) * | 2001-01-12 | 2002-07-22 | 동부전자 주식회사 | Method for manufacturing semiconductor device |
| CN104865178A (en) * | 2015-04-20 | 2015-08-26 | 安徽立光电子材料股份有限公司 | Method for rapid detection of SiO2 film thickness and film compact |
-
1998
- 1998-09-14 KR KR1019980037829A patent/KR20000019635A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020061063A (en) * | 2001-01-12 | 2002-07-22 | 동부전자 주식회사 | Method for manufacturing semiconductor device |
| CN104865178A (en) * | 2015-04-20 | 2015-08-26 | 安徽立光电子材料股份有限公司 | Method for rapid detection of SiO2 film thickness and film compact |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100273281B1 (en) | Method of forming insulator film of semiconductor device | |
| JPH03101147A (en) | Manufacture of semiconductor device | |
| KR20000019635A (en) | Method for simplifying gate oxide process of semiconductor device having trench isolation | |
| KR100468674B1 (en) | Isolation method of semiconductor device | |
| KR100268907B1 (en) | Isolation film of semiconductor device and method for forming the same | |
| KR0183718B1 (en) | Method of manufacturing semiconductor device | |
| KR100448087B1 (en) | Method for fabricating spacer of transistor to obtain good profile of subsequent interlayer dielectric | |
| KR100493012B1 (en) | Trench element isolation | |
| KR20010003615A (en) | A method for forming trench type isolation layer in semiconductor device | |
| KR100271661B1 (en) | Method for fabricating semiconductor device | |
| KR0140658B1 (en) | Manufacture of element isolation for semiconductor integrated circuit device | |
| KR100311172B1 (en) | Method for isolating semiconductor device | |
| KR100309810B1 (en) | Method of forming an isolation layer in a semiconductor device | |
| KR100589493B1 (en) | Method for fabricating gate oxide | |
| KR100245087B1 (en) | Method of forming an element isolation film in a semiconductor device | |
| KR100344779B1 (en) | Method for forming isolation layer in semiconductor device | |
| KR100226743B1 (en) | Method of forming a device isolation film of semiconductor device | |
| KR0167674B1 (en) | Method of forming isolation on semiconductor device | |
| KR100743629B1 (en) | Method of manufacturing semiconductor device | |
| KR100335776B1 (en) | Method for fabricating field oxide layer of semiconductor device | |
| KR0151607B1 (en) | A field oxide film forming method of a semiconductor device | |
| JPS61241941A (en) | Manufacture of semiconductor device | |
| KR100198654B1 (en) | Semiconductor element manufacturing method | |
| JPH05259446A (en) | Manufacture of semiconductor device | |
| KR19990021370A (en) | Device Separation Method of Semiconductor Device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |