KR100589493B1 - Method for fabricating gate oxide - Google Patents

Method for fabricating gate oxide Download PDF

Info

Publication number
KR100589493B1
KR100589493B1 KR1020030101472A KR20030101472A KR100589493B1 KR 100589493 B1 KR100589493 B1 KR 100589493B1 KR 1020030101472 A KR1020030101472 A KR 1020030101472A KR 20030101472 A KR20030101472 A KR 20030101472A KR 100589493 B1 KR100589493 B1 KR 100589493B1
Authority
KR
South Korea
Prior art keywords
gate oxide
oxide film
forming
high voltage
low voltage
Prior art date
Application number
KR1020030101472A
Other languages
Korean (ko)
Other versions
KR20050069405A (en
Inventor
박주진
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020030101472A priority Critical patent/KR100589493B1/en
Publication of KR20050069405A publication Critical patent/KR20050069405A/en
Application granted granted Critical
Publication of KR100589493B1 publication Critical patent/KR100589493B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN

Landscapes

  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 게이트 산화막 형성방법에 관한 것으로, 보다 자세하게는 고전압영역과 저전압 영역이 동시에 사용되는 게이트 산화막의 형성방법에 관한 것이다.The present invention relates to a method for forming a gate oxide film, and more particularly, to a method for forming a gate oxide film in which a high voltage region and a low voltage region are used simultaneously.

본 발명의 상기 목적은 게이트 산화막 형성방법에 있어서, 실리콘 기판에 저전압 영역과 고전압 영역으로 구분되도록 필드산화막을 형성하는 단계; 상기 기판에 고전압 게이트 산화막과 질화막을 형성하는 단계; 상기 고접압 영역에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 저전압 영역의 고전압 게이트 산화막과 질화막을 제거하는 단계; 상기 저전압 영역에 저전압 게이트 산화막을 형성하는 단계 및 상기 포토레지스트 패턴 및 질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 게이트 산화막 형성방법에 의해 달성된다.According to an aspect of the present invention, there is provided a gate oxide film forming method comprising: forming a field oxide film on a silicon substrate so as to be divided into a low voltage region and a high voltage region; Forming a high voltage gate oxide film and a nitride film on the substrate; Forming a photoresist pattern in the high pressure region; Removing the high voltage gate oxide film and the nitride film in the low voltage region using the photoresist pattern as a mask; And forming a low voltage gate oxide film in the low voltage region and removing the photoresist pattern and the nitride film.

따라서, 본 발명의 게이트 산화막 형성방법은 고전압 영역의 게이트 산화막을 형성 후 열처리시 NO가스를 이용하여 질화막을 성장시켜 저전압 영역의 게이트 산화막 형성시 고전압 게이트 절연막이 오염되는 것을 방지하도록 하는 효과가 있다.Therefore, the gate oxide film forming method of the present invention has an effect of preventing the high voltage gate insulating film from being contaminated when the gate oxide film is formed in the low voltage region by growing the nitride film using NO gas during heat treatment after forming the gate oxide film in the high voltage region.

게이트 산화막, 고전압, 저전압, NOGate oxide, high voltage, low voltage, NO

Description

게이트 산화막 형성방법{Method for fabricating gate oxide} Method for fabricating gate oxide             

도 1a 내지 도 1c는 종래의 기술에 의한 게이트 산화막을 형성하는 방법의 공정단면도.1A to 1C are process cross-sectional views of a method of forming a gate oxide film according to the prior art.

도 2a 내지 도 2d는 본 발명에 의한 게이트 산화막을 형성하는 방법의 공정단면도.2A to 2D are cross-sectional views of a process for forming a gate oxide film according to the present invention.

본 발명은 게이트 산화막 형성방법에 관한 것으로, 보다 자세하게는 고전압영역과 저전압 영역이 동시에 사용되는 게이트 산화막의 형성방법에 관한 것이다.The present invention relates to a method for forming a gate oxide film, and more particularly, to a method for forming a gate oxide film in which a high voltage region and a low voltage region are used simultaneously.

일반적으로, 모스형 전계효과 트랜지스터는 반도체 기판에 필드산화막을 형성한 후에 그 전면에 게이트 산화막 및 폴리실리콘층을 활성영역(Active Region)에 형성하고 마스킹 식각으로 트랜지스터의 전극 역할을 하는 게이트 전극을 형성하여 이 게이트 전극의 측면부분에 있는 반도체 기판에 이온을 주입하여 소오스/드레인 영역을 형성하므로 트랜지스터로서 사용될 수 있게 된다.In general, after forming a field oxide film on a semiconductor substrate, a MOS type field effect transistor forms a gate oxide film and a polysilicon layer in an active region on the front surface thereof, and forms a gate electrode that serves as an electrode of the transistor by masking etching. As a result, a source / drain region is formed by implanting ions into the semiconductor substrate on the side portion of the gate electrode, so that it can be used as a transistor.

이러한 트랜지스터에서 게이트 산화막은 상부와 하부 사이를 전기적으로 차단하는 절연역할을 하게 되는 것으로서, 반도체소자에서 전기적으로 전압이 높은 고전압 영역과 전압이 낮은 저전압 영역이 동시에 사용되는 멀티플 게이트 산화막(Multiple Gate Oxide)을 갖는 트랜지스터에서는 고전압 영역의 게이트 산화막의 두께는 두껍게 형성하고, 저전압 영역에서는 게이트 산화막의 두께를 얇게 형성하여서 전기적으로 절연이 적절하게 이루어지도록 구성되어져 있다.In such a transistor, the gate oxide film serves as an insulating role for electrically blocking the top and the bottom of the transistor. In the semiconductor device, a multiple gate oxide film in which a high voltage region with a high voltage and a low voltage region with a low voltage is used simultaneously is used. In the transistor having the structure, the gate oxide film in the high voltage region is made thick, and in the low voltage region, the gate oxide film is made thin so that the insulation is appropriately performed.

도 1a 내지 도 1c는 종래의 게이트 산화막을 형성하는 방법을 순차적으로 보인 도면으로서, 종래의 공정을 살펴보도록 한다.1A to 1C sequentially illustrate a method of forming a gate oxide film according to the related art, and a process of the related art will be described.

도 1a는 반도체 기판(1)에 저전압 영역(A) 및 고전압 영역(B)으로 구분되도록 필드산화막(2)을 형성한 후 그 결과물 상에 180Å정도 두께의 제1게이트 산화막(3)을 적층한 상태를 도시하고 있으며, 고전압 영역(B)에는 P-WELL 및 N-WELL이 형성되어지고 필드산화막(2)에 의하여 구분되어지게 된다.FIG. 1A illustrates that a field oxide film 2 is formed in a semiconductor substrate 1 so as to be divided into a low voltage region A and a high voltage region B, and then a first gate oxide layer 3 having a thickness of about 180 kV is stacked on the resultant. The state is shown, and the P-WELL and the N-WELL are formed in the high voltage region B, and are separated by the field oxide film 2.

도 1b는 상기 단계 후에 게이트 산화막(3) 상에서 고전압 영역(B)에만 제1감광막(4)을 적층한 후에 식각으로 저전압 영역(A)의 게이트 산화막(3)을 제거한 상태를 도시하고 있다.FIG. 1B illustrates a state in which the gate oxide film 3 of the low voltage region A is removed by etching after the first photoresist layer 4 is stacked only on the high voltage region B on the gate oxide layer 3 after the above step.

도 1c는 상기 제1감광막(4)을 제거한 후에 상기 결과물의 전면에 50∼70Å 두께의 제2게이트 산화막(5)을 형성한 상태를 도시하고 있으며, 자동적으로 저전압 영역(A)에는 얇은 게이트 산화막이 형성되어지게 되고, 고전압 영역(B)에는 두꺼운 게이트 산화막이 형성되어지게 되는 것이다.FIG. 1C shows a state in which the second gate oxide film 5 having a thickness of 50 to 70 kV is formed on the entire surface of the resultant after removing the first photoresist film 4, and a thin gate oxide film is automatically formed in the low voltage region A. FIG. Is formed, and a thick gate oxide film is formed in the high voltage region (B).

그런데, 종래에는 상기한 부분에서 반도체 기판(1)에 필드산화막(2)을 형성 한 후 제1게이트 산화막(3)을 열공정으로 형성할 때 제1게이트 산화막(3)의 두께가 약180Å의 두께로 비교적 두꺼워져 공정시간이 길어짐에 따라 그 하부에 있는 실리콘기판 내의 불순물 이온의 재분포를 초래할 뿐만 아니라 제1게이트 산화막을 형성한 후 감광막을 적층하여 저전압 영역의 게이트 산화막을 건식식각으로 제거하는 공정에서 반도체 기판에 손상을 가하여 소자의 전기적인 특성을 저하시키는 문제점을 지니고 있다. 또한, 불순물 이온이 게이트 절연막을 침투하여 보론침투(Boron penetration) 현상이 발생하여 게이트 절연막의 특성을 나쁘게 하는 문제점이 있다.However, conventionally, when the field oxide film 2 is formed on the semiconductor substrate 1 in the above-described portion, when the first gate oxide film 3 is formed by a thermal process, the thickness of the first gate oxide film 3 is about 180 kPa. As the process time increases due to the relatively thick thickness, not only does redistribution of impurity ions in the silicon substrate beneath it, but also after forming the first gate oxide layer, the photoresist layer is laminated to remove the gate oxide layer in the low voltage region by dry etching. There is a problem in that damage to the semiconductor substrate in the process to reduce the electrical characteristics of the device. In addition, impurity ions penetrate the gate insulating film to cause boron penetration, thereby deteriorating characteristics of the gate insulating film.

따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 고전압 영역의 게이트 산화막을 형성 후 열처리시 NO가스를 이용하여 질화막을 성장시켜 게이트 절연막이 오염되는 것을 방지하도록 하는 게이트 산화막 형성방법을 제공함에 본 발명의 목적이 있다.
Accordingly, the present invention is to solve the problems of the prior art as described above, the gate oxide film forming method to prevent the gate insulating film is contaminated by growing a nitride film by using a NO gas during heat treatment after forming the gate oxide film of the high voltage region It is an object of the present invention to provide.

본 발명의 상기 목적은 게이트 산화막 형성방법에 있어서, 실리콘 기판에 저전압 영역과 고전압 영역으로 구분되도록 필드산화막을 형성하는 단계; 상기 기판에 고전압 게이트 산화막과 질화막을 형성하는 단계; 상기 고접압 영역에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 저전압 영역의 고 전압 게이트 산화막과 질화막을 제거하는 단계; 상기 저전압 영역에 저전압 게이트 산화막을 형성하는 단계 및 상기 포토레지스트 패턴 및 질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 게이트 산화막 형성방법에 의해 달성된다.According to an aspect of the present invention, there is provided a gate oxide film forming method comprising: forming a field oxide film on a silicon substrate so as to be divided into a low voltage region and a high voltage region; Forming a high voltage gate oxide film and a nitride film on the substrate; Forming a photoresist pattern in the high pressure region; Removing the high voltage gate oxide layer and the nitride layer in the low voltage region using the photoresist pattern as a mask; And forming a low voltage gate oxide film in the low voltage region and removing the photoresist pattern and the nitride film.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.

도 2a 내지 도 2d는 본 발명에 의한 게이트 산화막 형성방법을 공정 순서에 따라 도시한 단면도이다.2A to 2D are cross-sectional views showing the gate oxide film forming method according to the present invention in the order of steps.

먼저, 도 2a에 도시한 바와 같이, 실리콘 기판(11) 상에 저전압 영역(A)와 고전압 영역(B)으로 구분되도록 필드산화막(12)을 형성하고, 웰 형성 공정을 실시한 후 웰 어닐 공정을 진행한다. 이때 상기 필드산화막(12) 형성과 이온주입을 통한 웰 형성 공정은 LOCOS(Local Oxidation of Silicon) 또는 STI(Shallow Trench Isolation)방법으로 실시한다.First, as shown in FIG. 2A, the field oxide film 12 is formed on the silicon substrate 11 so as to be divided into a low voltage region A and a high voltage region B, and a well forming process is performed. Proceed. In this case, the well-forming process by forming the field oxide layer 12 and ion implantation may be performed by LOCOS (Local Oxidation of Silicon) or STI (Shallow Trench Isolation).

다음, 도 2b에 도시한 바와 같이, 고전압용 게이트 산화막(13)과 질화막(14)을 형성한다. 필드산화막이 형성된 기판에 열산화 공정을 통하여 고전압용 게이트 산화막을 형성하고, 상기 고전압용 게이트 산화막을 열처리시 NO 가스를 주입하여 상기 고전압용 게이트 산화막의 상부에 질화막을 형성한다. 상기 질화막은 후속 공정에서 상기 고전압용 게이트 산화막으로 불순물이 침투하는 것을 방지하는 역할을 한다.Next, as shown in Fig. 2B, a high voltage gate oxide film 13 and a nitride film 14 are formed. A high voltage gate oxide film is formed on the substrate on which the field oxide film is formed through a thermal oxidation process, and NO gas is injected during heat treatment of the high voltage gate oxide film to form a nitride film on the high voltage gate oxide film. The nitride film serves to prevent impurities from penetrating into the high voltage gate oxide film in a subsequent process.

다음, 도 2c에 도시한 바와 같이, 고전압 영역에 포토레지스트(15)를 형성하 고 저전압 영역의 질화막과 고전압용 게이트 산화막을 제거한다. 고전압용 게이트 산화막과 질화막이 형성된 기판의 상부에 포토레지스트를 도포하고 레티클을 이용하여 노광 및 현상공정으로 상기 포토레지스트를 패터닝하여 고전압 영역에만 포토레지스트가 남도록 한다. 이후 상기 패터닝된 포토레지스트를 마스크로 저전압 영역의 질화막 및 게이트 산화막을 습식식각으로 제거하여 기판이 드러나도록 한다.Next, as shown in FIG. 2C, the photoresist 15 is formed in the high voltage region, and the nitride film and the high voltage gate oxide film in the low voltage region are removed. A photoresist is coated on the substrate on which the high voltage gate oxide film and the nitride film are formed, and the photoresist is patterned by an exposure and development process using a reticle so that the photoresist remains only in the high voltage region. Afterwards, the substrate is exposed by wet etching the nitride film and the gate oxide film in the low voltage region using the patterned photoresist as a mask.

다음, 도 2d에 도시한 바와 같이, 저전압 영역에 저전압용 게이트 산화막(16)을 형성한다. 상기 저전압 영역이 드러난 기판을 열산화 공정을 통하여 저전압용 게이트 산화막을 형성한다. 상기 저전압용 게이트 산화막은 상기 고전압용 게이트 산화막보다 얇게 형성한다. 이어 고전압 영역에 형성되어 있는 포토레지스트 패턴과 질화막을 제거한다.Next, as shown in Fig. 2D, a low voltage gate oxide film 16 is formed in the low voltage region. A low voltage gate oxide layer is formed on the substrate having the low voltage region exposed through a thermal oxidation process. The low voltage gate oxide film is formed thinner than the high voltage gate oxide film. Next, the photoresist pattern and the nitride film formed in the high voltage region are removed.

이후 상기 기판의 상부에 폴리 실리콘을 증착하고 상기 폴리 실리콘을 패터닝하여 게이트를 형성하고 후속공정을 진행하여 기판을 완성한다.Thereafter, polysilicon is deposited on the substrate, the polysilicon is patterned to form a gate, and a subsequent process is completed to complete the substrate.

상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.It will be apparent that changes and modifications incorporating features of the invention will be readily apparent to those skilled in the art by the invention described in detail. It is intended that the scope of such modifications of the invention be within the scope of those of ordinary skill in the art including the features of the invention, and such modifications are considered to be within the scope of the claims of the invention.

따라서, 본 발명의 게이트 산화막 형성방법은 고전압 영역의 게이트 산화막 을 형성 후 열처리시 NO가스를 이용하여 질화막을 성장시켜 저전압 영역의 게이트 산화막 형성시 고전압 게이트 절연막이 오염되는 것을 방지하도록 하는 효과가 있다.Therefore, the gate oxide film forming method of the present invention has an effect of preventing the high voltage gate insulating film from being contaminated when the gate oxide film is formed in the low voltage region by growing the nitride film using NO gas during heat treatment after forming the gate oxide film in the high voltage region.

Claims (5)

게이트 산화막 형성방법에 있어서,In the gate oxide film forming method, 실리콘 기판에 저전압 영역과 고전압 영역으로 구분되도록 필드산화막을 형성하는 단계;Forming a field oxide film on the silicon substrate so as to be divided into a low voltage region and a high voltage region; 상기 기판에 고전압 게이트 산화막을 형성하는 단계;Forming a high voltage gate oxide film on the substrate; 상기 게이트 산화막을 열처리하여 질화막을 형성하는 단계;Heat-treating the gate oxide film to form a nitride film; 상기 고전압 영역에 포토레지스트 패턴을 형성하는 단계;Forming a photoresist pattern in the high voltage region; 상기 포토레지스트 패턴을 마스크로 저전압 영역의 고전압 게이트 산화막과 질화막을 제거하는 단계;Removing the high voltage gate oxide film and the nitride film in the low voltage region using the photoresist pattern as a mask; 상기 저전압 영역에 저전압 게이트 산화막을 형성하는 단계; 및Forming a low voltage gate oxide layer in the low voltage region; And 상기 포토레지스트 패턴 및 질화막을 제거하는 단계Removing the photoresist pattern and the nitride film 를 포함하는 것을 특징으로 하는 게이트 산화막 형성방법.Gate oxide film forming method comprising a. 제 1항에 있어서,The method of claim 1, 상기 질화막은 상기 고전압용 게이트 산화막을 열처리시 NO 가스를 주입하여 형성하는 것을 특징으로 하는 게이트 산화막 형성방법.And the nitride film is formed by injecting NO gas during heat treatment of the high voltage gate oxide film. 제 2항에 있어서,The method of claim 2, 상기 질화막은 후속 공정에서 상기 고전압용 게이트 산화막으로 불순물이 침투하는 것을 방지하는 것을 특징으로 하는 게이트 산화막 형성방법.And the nitride film prevents impurities from penetrating into the high voltage gate oxide film in a subsequent process. 제 1항에 있어서,The method of claim 1, 상기 저전압 영역의 질화막 및 게이트 산화막은 습식식각으로 제거하는 것을 특징으로 하는 게이트 산화막 형성방법.And removing the nitride film and the gate oxide film in the low voltage region by wet etching. 제 1항에 있어서,The method of claim 1, 상기 저전압 게이트 산화막은 상기 고전압 게이트 산화막보다 얇게 형성하는 것을 특징으로 하는 게이트 산화막 형성방법.And the low voltage gate oxide film is formed thinner than the high voltage gate oxide film.
KR1020030101472A 2003-12-31 2003-12-31 Method for fabricating gate oxide KR100589493B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030101472A KR100589493B1 (en) 2003-12-31 2003-12-31 Method for fabricating gate oxide

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030101472A KR100589493B1 (en) 2003-12-31 2003-12-31 Method for fabricating gate oxide

Publications (2)

Publication Number Publication Date
KR20050069405A KR20050069405A (en) 2005-07-05
KR100589493B1 true KR100589493B1 (en) 2006-06-14

Family

ID=37259820

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030101472A KR100589493B1 (en) 2003-12-31 2003-12-31 Method for fabricating gate oxide

Country Status (1)

Country Link
KR (1) KR100589493B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100769134B1 (en) * 2005-08-03 2007-10-22 동부일렉트로닉스 주식회사 Method for Forming a Gate Dielectric of a Semiconductor Device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002252334A (en) * 2001-02-13 2002-09-06 Samsung Electronics Co Ltd Method for manufacturing semiconductor element

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002252334A (en) * 2001-02-13 2002-09-06 Samsung Electronics Co Ltd Method for manufacturing semiconductor element

Also Published As

Publication number Publication date
KR20050069405A (en) 2005-07-05

Similar Documents

Publication Publication Date Title
US6518623B1 (en) Semiconductor device having a buried-channel MOS structure
KR100382728B1 (en) Semiconductor device having shallow trench isolation structure and method for manufacturing the same
KR100199527B1 (en) Method for manufacturing ldd cmos
KR100792402B1 (en) Method for manufacturing semiconductor device with dual poly gate
US7001812B2 (en) Method of manufacturing semi conductor device
KR100589493B1 (en) Method for fabricating gate oxide
US6066530A (en) Oxygen implant self-aligned, floating gate and isolation structure
KR100559572B1 (en) Method for fabricating semiconductor device having salicide
KR100579850B1 (en) Method for fabricating the MOS field effect transistor
JP4041676B2 (en) Manufacturing method of semiconductor device
KR100667904B1 (en) Method for forming dual gate oxide in semiconductor device
US6855993B2 (en) Semiconductor devices and methods for fabricating the same
KR100599513B1 (en) Manufacturing method for Non-salicide of semiconductor
KR100357173B1 (en) Method for manufacturing thin film transistor
KR100567032B1 (en) Method for isolation used ion implant
KR101004813B1 (en) Method for manufacturing Transistor
KR20040069467A (en) Method of manufacturing a transistor in a semiconductor device
KR100215699B1 (en) Method for isolating semiconductor device
KR20030001750A (en) method for manufacturing of semiconductor device
KR20050093160A (en) Method for manufacturing merged semiconductor device
KR20050002530A (en) Method for fabricating dual gate semiconductor device
KR20000004535A (en) Method for forming isolating insulator of semiconductor devices
JPS58175843A (en) Manufacture of semiconductor integrated circuit
JP2005093639A (en) Method for manufacturing semiconductor device
JPH05275363A (en) Manufacture of semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120521

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee