KR20000018663A - Manufacturing method of a semiconductor memory device - Google Patents

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Abstract

PURPOSE: A manufacturing method of a semiconductor memory device is provided to reduce a contact resistance and improve a manufacturing margin by broadening the surface of a silicide layer on a cell plug layer. CONSTITUTION: A manufacturing method of a semiconductor memory device comprises the steps of: forming a gate oxidation layer on the entire surface of a semiconductor substrate including a cell region and a peripheral region; selectively forming a metal gate electrode on the gate oxidation layer and forming an impurity region in the surface of each region of the semiconductor substrate; forming an insulation layer for making gate side walls on the entire surface and forming gate side walls on the side walls of the gate electrode layer in the cell region; forming and patterning a material layer for making a plug on the entire surface and forming a plug layer which is contacted to the impurity region and fills up the space between gate electrodes; forming a contact pad layer connected to the plug layer by selective etching after forming gate side walls on side walls of a gate electrode in the peripheral region and a polysilicon layer for making a contact pad on the entire surface; and forming a silicide layer by using the contact pad layer and interlayer dielectric layer on the entire surface, and forming a bit line contact hole by selectively etching.

Description

반도체 메모리 소자의 제조 방법Manufacturing Method of Semiconductor Memory Device

본 발명은 반도체 메모리 소자에 관한 것으로, 특히 셀 플러그층상의 살리사이드층의 면적을 넓혀 콘택저항 감소 및 공정 마진 확보 측면에서 유리하도록한 반도체 메모리 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a method for manufacturing a semiconductor memory device in which the area of the salicide layer on the cell plug layer is extended to be advantageous in terms of reducing contact resistance and securing process margins.

이하, 첨부된 도면을 참고하여 종래 기술의 반도체 메모리 소자에 관하여 설명하면 다음과 같다.Hereinafter, a semiconductor memory device of the related art will be described with reference to the accompanying drawings.

도 1a와 도 1e는 종래 기술의 반도체 메모리 소자의 공정 단면도이다.1A and 1E are cross-sectional views of a prior art semiconductor memory device.

종래 기술의 반도체 메모리 소자는 도 1a에서와 같이, 반도체 기판(1)의 소자 격리 영역에 STI(Shallow Trench Isolation)공정에 의한 소자 격리층(2)을 형성하고 전면에 게이트 산화막(3)을 형성한다.In the semiconductor memory device of the prior art, as shown in FIG. 1A, the device isolation layer 2 is formed on the device isolation region of the semiconductor substrate 1 by a shallow trench isolation (STI) process, and the gate oxide layer 3 is formed on the entire surface. do.

그리고 상기 게이트 산화막(3)상에 게이트 전극을 형성하기 위한 폴리 실리콘층, 금속 물질층, 절연 물질층을 차례로 형성하고 포토리소그래피 공정으로 선택적으로 패터닝하여 폴리 게이트층(4a),금속 게이트층(4b),캡 절연층(4c)을 형성한다.In addition, a polysilicon layer, a metal material layer, and an insulating material layer are sequentially formed on the gate oxide film 3 to form a gate electrode, and are selectively patterned by a photolithography process to form the poly gate layer 4a and the metal gate layer 4b. ) And a cap insulating layer 4c.

이때, 셀 영역에는 셀 트랜지스터의 게이트 전극층(워드 라인)이 형성되고 주변 회로 영역에는 데이터 입출력에 사용되는 구동용 트랜지스터의 게이트 전극층이 형성된다.At this time, the gate electrode layer (word line) of the cell transistor is formed in the cell region, and the gate electrode layer of the driving transistor used for data input / output is formed in the peripheral circuit region.

여기서, 도면에 도시되지 않았지만, 게이트 전극의 양측의 반도체 기판(1) 표면내에는 소오스/드레인으로 사용되는 불순물 영역이 형성된다.Here, although not shown in the figure, an impurity region used as a source / drain is formed in the surface of the semiconductor substrate 1 on both sides of the gate electrode.

그리고 폴리 게이트층(4a)과 금속 게이트층(4b)사이에는 두 물질층의 점착 특성 등을 좋게하기 위하여 베리어 물질층이 더 형성될 수도 있다.In addition, a barrier material layer may be further formed between the poly gate layer 4a and the metal gate layer 4b to improve adhesion characteristics of the two material layers.

이어, 도 1b에서와 같이, 셀 영역,주변 회로 영역을 포함하는 전면에 게이트 측벽 형성용 물질층을 형성하고 소자 격리 영역상에 포토레지스트(도면에 도시하지 않음) 등의 물질을 사용하여 마스크층을 형성하고 에치백 공정을 실시하여 셀 영역의 게이트 전극층(4a)(4b)(4c)의 측면에 게이트 측벽(5a)을 형성한다.Subsequently, as shown in FIG. 1B, a gate layer forming material layer is formed on the entire surface including the cell region and the peripheral circuit region, and a mask layer is formed by using a material such as a photoresist (not shown) on the device isolation region. The gate sidewalls 5a are formed on the side surfaces of the gate electrode layers 4a, 4b, and 4c in the cell region.

그리고 도 1c에서와 같이, 상기 에치백 공정에서 마스크층으로 사용된 포토레지스트층을 제거하고 전면에 플러그 형성용 물질층 예를들면, 폴리 실리콘층을 형성한후 에치백하여 불순물 영역에 콘택되고 게이트 전극층들 사이를 매립하는(게이트 측벽에 의해 게이트 전극층과는 절연되어) 폴리 플러그층(6)을 형성한다.1C, the photoresist layer used as the mask layer in the etch back process is removed and a plug forming material layer, for example, a polysilicon layer is formed on the front surface and then etched back to contact the impurity region and the gate. A poly plug layer 6 is formed which fills in between the electrode layers (isolated from the gate electrode layer by gate sidewalls).

이어, 도 1d에서와 같이, 셀 영역을 포토레지스트 등의 물질층으로 마스킹하고 주변 회로 영역의 전면에 측벽 형성용 물질층을 형성하고 에치백하여 게이트 측벽(5b)을 형성한다.Subsequently, as shown in FIG. 1D, the cell region is masked with a material layer such as a photoresist, a sidewall forming material layer is formed on the entire surface of the peripheral circuit region, and etched back to form a gate sidewall 5b.

이때, 게이트 측벽 형성용 물질층이 잔류하지 않도록 에치백 공정시에 오버 에치를 하여 소자 격리층(2),캡 절연층(4c) 등의 일부가 식각되어진다.At this time, a part of the device isolation layer 2, the cap insulation layer 4c, and the like are etched by overetching during the etch back process so that the material layer for forming the gate sidewalls does not remain.

그리고 도 1e에서와 같이, 폴리 플러그층(6) 및 소자 격리 영역의 불순물 영역상에 살리사이드층(7)을 형성하고 전면에 ILD(Inter Layer Dielectric)층(8)을 형성한다.1E, the salicide layer 7 is formed on the poly plug layer 6 and the impurity region of the device isolation region, and the ILD layer 8 is formed on the entire surface.

이어, 상기 살리사이드층(7)이 노출되도록 ILD층(8)을 선택적으로 식각하여 비트라인 콘택홀(9)을 형성한다.Subsequently, the ILD layer 8 is selectively etched to expose the salicide layer 7 to form the bit line contact hole 9.

이와 같은 종래 기술의 반도체 메모리 소자는 폴리 플러그층(6)을 증착한후에 그위에 살리사이드층을 형성하여 후속되는 비트라인과의 점착 특성 및 콘택 저항 등의 전기적 특성을 향상시킨다.Such a semiconductor memory device of the prior art forms a salicide layer thereon after depositing the poly plug layer 6, thereby improving electrical properties such as adhesion characteristics and contact resistance with subsequent bit lines.

이와 같은 종래 기술의 반도체 메모리 소자는 폴리 플러그층을 증착한후에 그위에 살리사이드층을 형성하여 다음과 같은 문제점이 있다.The semiconductor memory device of the prior art has the following problems by forming a salicide layer thereon after depositing a poly plug layer.

폴리 플러그층을 증착한후에 그위에 살리사이드층을 형성하기 때문에 콘택홀 형성 면적이 제한되고, 비트라인 콘택홀 형성시에 허용 오차 이내의 정렬 오차가 발생하여도 살이사이드 면적이 제한되기 때문에 콘택 특성이 저하된다.Since the salicide layer is formed thereon after the deposition of the poly plug layer, the contact hole formation area is limited, and the contact property is limited because the salicide area is limited even when an alignment error occurs within the tolerance when forming the bit line contact hole. Degrades.

콘택홀 형성시에 오버 에치가 발생하여 게이트 전극층과의 쇼트 가능성이 있다.Over-etching may occur at the time of forming the contact hole, which may cause a short with the gate electrode layer.

본 발명은 이와 같은 종래 기술의 문제점을 해결하기 위하여 안출한 것으로, 셀 플러그층상의 살리사이드층의 면적을 넓혀 콘택 저항 감소 및 공정 마진 확보 측면에서 유리하도록한 반도체 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the problems of the prior art, and provides a method of manufacturing a semiconductor memory device, which is advantageous in that the area of the salicide layer on the cell plug layer is increased in terms of reducing contact resistance and securing process margin. There is a purpose.

도 1a내지 도 1e는 종래 기술의 반도체 메모리 소자의 구조 단면도1A to 1E are cross-sectional views of a conventional semiconductor memory device

도 2a내지 도 2f는 본 발명에 따른 반도체 메모리 소자의 공정 단면도2A to 2F are cross-sectional views of a semiconductor memory device according to the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

21. 반도체 기판 22. 소자 격리층21. Semiconductor substrate 22. Device isolation layer

23. 게이트 산화막 24a. 폴리 게이트층23. Gate oxide film 24a. Poly gate layer

24b. 금속 게이트층 24c. 캡 절연층24b. Metal gate layer 24c. Cap insulation layer

25a.25b. 제 1 게이트 측벽 26. 측벽 형성용 절연층25a.25b. First gate sidewall 26. Insulation layer for sidewall formation

27. 폴리 플러그층 28a. 콘택 패드층27. Poly plug layer 28a. Contact pad layer

28b. 살리사이드층 29. ILD층28b. Salicide layer 29. ILD layer

30. 비트라인 콘택홀30. Bitline contact hole

셀 플러그층상의 살리사이드층의 면적을 넓혀 콘택 저항 감소 및 공정 마진 확보 측면에서 유리하도록한 본 발명의 반도체 메모리 소자의 제조 방법은 셀 영역과 주변회로 영역을 포함하는 반도체 기판의 전면에 게이트 산화막을 형성하는 공정과; 상기 게이트 산화막상에 선택적으로 메탈 게이트 전극을 형성하고 양측 반도체 기판 표면내에 불순물 영역을 형성하는 공정과; 전면에 게이트 측벽 형성용 절연층을 형성하고 셀 영역의 게이트 전극층의 측면에 게이트 측벽을 형성하는 공정과; 전면에 플러그 형성용 물질층을 형성하고 평탄화하여 불순물 영역에 콘택되고 게이트 전극층들 사이를 매립하는 플러그층을 형성하는 공정과; 주변 회로 영역의 게이트 전극 측면에 게이트 측벽을 형성하고 전면에 콘택 패드 형성용 폴리 실리콘층을 형성하고 선택적으로 식각하여 플러그층에 연결되는콘택 패드층을 형성하는 공정과; 상기 콘택 패드층을 이용하여 살리사이드 형성 공정을 진행하여 살리사이드층을 형성하고 전면에 ILD층을 형성하고 선택적으로 식각하여 비트 라인 콘택홀을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.In the method of fabricating a semiconductor memory device of the present invention, the salicide layer on the cell plug layer is enlarged to be advantageous in terms of reducing contact resistance and securing process margins. The gate oxide film is formed on the entire surface of the semiconductor substrate including the cell region and the peripheral circuit region. Forming step; Selectively forming a metal gate electrode on the gate oxide film and forming an impurity region in both semiconductor substrate surfaces; Forming an insulating layer for forming the gate sidewall on the front surface and forming a gate sidewall on the side of the gate electrode layer in the cell region; Forming a plug forming material layer over the entire surface and flattening the same to form a plug layer contacting an impurity region and filling a gap between the gate electrode layers; Forming a gate sidewall on the gate electrode side of the peripheral circuit region, forming a contact pad forming polysilicon layer on the front surface, and selectively etching to form a contact pad layer connected to the plug layer; And forming a salicide layer by forming a salicide layer using the contact pad layer, forming an ILD layer on the front surface, and selectively etching to form a bit line contact hole.

이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 메모리 소자의 제조 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor memory device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2a내지 도 2f는 본 발명에 따른 반도체 메모리 소자의 공정 단면도이다.2A to 2F are cross-sectional views of a semiconductor memory device according to the present invention.

본 발명에 따른 반도체 메모리 소자는 셀 플러그층상의 살리사이드층의 면적을 넓혀 콘택 저항 감소시키고 공정 마진을 충분히 확보할 수 있도록한 것이다.The semiconductor memory device according to the present invention is to increase the area of the salicide layer on the cell plug layer to reduce the contact resistance and to ensure a sufficient process margin.

본 발명에 따른 반도체 메모리 소자는 도 2a에서와 같이, 반도체 기판(21)의 소자 격리 영역에 STI(Shallow Trench Isolation)공정에 의한 소자 격리층(22)을 형성하고 전면에 게이트 산화막(23)을 형성한다.In the semiconductor memory device according to the present invention, as shown in FIG. 2A, the device isolation layer 22 is formed in the device isolation region of the semiconductor substrate 21 by a shallow trench isolation (STI) process, and the gate oxide layer 23 is formed on the entire surface. Form.

그리고 상기 게이트 산화막(23)상에 게이트 전극(워드 라인)을 형성하기 위한 폴리 실리콘층, 금속 물질층, 절연 물질층을 차례로 형성하고 포토리소그래피 공정으로 선택적으로 패터닝하여 폴리 게이트층(4a),금속 게이트층(4b),캡 절연층(4c)등으로 구성되는 워드라인을 형성한다.In addition, a polysilicon layer, a metal material layer, and an insulating material layer are sequentially formed on the gate oxide layer 23 to form a gate electrode (word line), and are selectively patterned by a photolithography process to form the poly gate layer 4a and the metal. A word line composed of the gate layer 4b, the cap insulating layer 4c, and the like is formed.

이때, 셀 영역에는 셀 트랜지스터의 게이트 전극층(워드 라인)이 형성되고 주변 회로 영역에는 데이터 입출력에 사용되는 구동용 트랜지스터의 게이트 전극층이 형성된다.At this time, the gate electrode layer (word line) of the cell transistor is formed in the cell region, and the gate electrode layer of the driving transistor used for data input / output is formed in the peripheral circuit region.

여기서, 도면에 도시되지 않았지만, 게이트 전극의 양측의 반도체 기판(1) 표면내에는 소오스/드레인으로 사용되는 불순물 영역이 형성된다.Here, although not shown in the figure, an impurity region used as a source / drain is formed in the surface of the semiconductor substrate 1 on both sides of the gate electrode.

그리고 상기의 폴리 게이트층(24a)과 금속 게이트층(24b)사이에는 두 물질층의 점착 특성 등을 좋게하기 위하여 베리어 물질층이 더 형성될 수도 있다.In addition, a barrier material layer may be further formed between the poly gate layer 24a and the metal gate layer 24b in order to improve adhesion characteristics of the two material layers.

이어, 도 2b에서와 같이, 셀 영역,주변 회로 영역을 포함하는 전면에 게이트 측벽 형성용 절연층(26)을 형성하고 주변 회로 영역상에 포토레지스트를 사용하여 마스크층을 형성한다.Next, as shown in FIG. 2B, an insulating layer 26 for forming gate sidewalls is formed on the entire surface including the cell region and the peripheral circuit region, and a mask layer is formed on the peripheral circuit region using photoresist.

그리고 에치백 공정을 실시하여 셀 영역의 게이트 전극층(24a)(24b)(24c)의 측면에 게이트 측벽(25a)을 형성한다.The etch back process is performed to form gate sidewalls 25a on the side surfaces of the gate electrode layers 24a, 24b and 24c in the cell region.

그리고 도 2c에서와 같이, 상기 에치백 공정에서 마스크층으로 사용된 포토레지스트층을 제거하고 전면에 플러그 형성용 물질층 예를들면, 폴리 실리콘층을 형성한후 에치백 공정으로 평탄화하여 불순물 영역에 콘택되고 게이트 전극층들 사이를 매립하는(게이트 측벽에 의해 게이트 전극층과는 절연되어) 폴리 플러그층(27)을 형성한다.As shown in FIG. 2C, the photoresist layer used as the mask layer in the etch back process is removed, and a plug forming material layer, for example, a polysilicon layer is formed on the entire surface, and then planarized by an etch back process to form an impurity region. A poly plug layer 27 is formed which is contacted and buried between the gate electrode layers (isolated with the gate electrode layer by the gate sidewalls).

이어, 도 2d에서와 같이, 전면에 측벽 형성용 물질층을 형성하고 에치백하여 주변 회로 영역의 게이트 전극층의 측면에 게이트 측벽(25b)을 형성한다.Subsequently, as shown in FIG. 2D, the sidewall forming material layer is formed on the front surface and etched back to form the gate sidewall 25b on the side of the gate electrode layer in the peripheral circuit region.

이때, 주변회로 영역의 불순물 영역상의 측벽 형성용 절연층이 완전 제거되도록 에치백 공정시에 오버 에치를 하여 소자 격리층(22),캡 절연층(24c) 등의 일부가 식각되어진다.At this time, part of the device isolation layer 22, the cap insulation layer 24c, and the like are etched by overetching during the etch back process so that the insulating layer for forming sidewalls on the impurity region of the peripheral circuit region is completely removed.

그리고 도 2e에서와 같이, 폴리 플러그층(27) 및 주변 회로 영역의 불순물 영역을 포함하는 전면에 콘택 패드 형성용 폴리 실리콘층을 형성하고 선택적으로 식각하여 콘택 패드층(28a)을 형성한다.As shown in FIG. 2E, the contact pad forming polysilicon layer is formed on the entire surface including the poly plug layer 27 and the impurity regions of the peripheral circuit region and selectively etched to form the contact pad layer 28a.

이때, 주변 회로 영역의 게이트 전극층 일측 불순물 영역상에도 콘택 패드 형성용 폴리 실리콘층이 잔류된다.In this case, the polysilicon layer for forming a contact pad remains on the impurity region on one side of the gate electrode layer of the peripheral circuit region.

이어, 도 2f에서와 같이, 콘택 패드층(28a) 및 주변 회로 영역의 게이트 전극층 일측 불순물 영역상에 잔류된 콘택 패드 형성용 폴리 실리콘층을 이용하여 살리사이드 형성 공정을 진행하여 살리사이드층(28b)을 형성한다.Subsequently, as shown in FIG. 2F, the salicide layer 28b is formed by using the contact pad layer 28a and the polysilicon layer for contact pad formation remaining on one side of the gate electrode layer impurity region in the peripheral circuit region. ).

살리사이드층(28b)의 형성 공정은 통상적인 방법으로 고융점 금속층을 증착하고 열처리한후 절연층에 의해 반응하지 않은 부분의 금속층을 제거하는 순서로 이루어진다.The formation process of the salicide layer 28b consists of depositing a high melting point metal layer in a conventional manner, performing heat treatment, and then removing an unreacted portion of the metal layer by an insulating layer.

그리고 전면에 ILD(Inter Layer Dielectric)층(29)을 형성하고 선택적으로 식각하여 비트 라인 콘택홀(30)을 형성한다.In addition, an ILD layer 29 is formed on the front surface and selectively etched to form a bit line contact hole 30.

이와 같은 본 발명의 반도체 메모리 소자의 제조 방법은 셀 플러그 위에 살리사이드의 면적을 넓혀 비트라인 콘택 저항을 감소시킬 수 있다.The method of manufacturing a semiconductor memory device of the present invention can reduce the bit line contact resistance by increasing the area of salicide on the cell plug.

이와 같은 본 발명에 따른 반도체 메모리 소자의 제조 공정은 다음과 같은 효과가 있다.Such a manufacturing process of the semiconductor memory device according to the present invention has the following effects.

폴리 플러그층을 증착한후에 그위에 콘택 패드층을 형성하여 콘택 면적을 충분히 확보한 후에 살리사이드층을 형성하기 때문에 콘택홀 형성 면적이 충분히 확보된다.After depositing the poly plug layer, the contact pad layer is formed thereon to sufficiently secure the contact area, and then the salicide layer is formed.

이는 비트라인 콘택홀 형성시에 공정 마진을 높혀 공정의 효율성 측면에서 유리한 효과가 있다.This increases the process margin when forming the bit line contact holes, which is advantageous in terms of process efficiency.

또한, 콘택홀 형성시에 오버 에치에 의한 게이트 전극과의 쇼트를 방지하는 효과가 있다.In addition, there is an effect of preventing a short with the gate electrode due to over-etching at the time of forming the contact hole.

Claims (5)

셀 영역과 주변회로 영역을 포함하는 반도체 기판의 전면에 게이트 산화막을 형성하는 공정과;Forming a gate oxide film on the entire surface of the semiconductor substrate including the cell region and the peripheral circuit region; 상기 게이트 산화막상에 선택적으로 메탈 게이트 전극을 형성하고 양측 반도체 기판 표면내에 불순물 영역을 형성하는 공정과;Selectively forming a metal gate electrode on the gate oxide film and forming an impurity region in both semiconductor substrate surfaces; 전면에 게이트 측벽 형성용 절연층을 형성하고 셀 영역의 게이트 전극층의 측면에 게이트 측벽을 형성하는 공정과;Forming an insulating layer for forming the gate sidewall on the front surface and forming a gate sidewall on the side of the gate electrode layer in the cell region; 전면에 플러그 형성용 물질층을 형성하고 평탄화하여 불순물 영역에 콘택되고 게이트 전극층들 사이를 매립하는 플러그층을 형성하는 공정과;Forming a plug forming material layer over the entire surface and flattening the same to form a plug layer contacting an impurity region and filling a gap between the gate electrode layers; 주변 회로 영역의 게이트 전극 측면에 게이트 측벽을 형성하고 전면에 콘택 패드 형성용 폴리 실리콘층을 형성하고 선택적으로 식각하여 플러그층에 연결되는콘택 패드층을 형성하는 공정과;Forming a gate sidewall on the gate electrode side of the peripheral circuit region, forming a contact pad forming polysilicon layer on the front surface, and selectively etching to form a contact pad layer connected to the plug layer; 상기 콘택 패드층을 이용하여 살리사이드 형성 공정을 진행하여 살리사이드층을 형성하고 전면에 ILD층을 형성하고 선택적으로 식각하여 비트 라인 콘택홀을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.And forming a salicide layer by forming a salicide layer using the contact pad layer, forming an ILD layer on the entire surface, and selectively etching to form a bit line contact hole. Method of preparation. 제 1 항에 있어서, 콘택 패드 형성시에 주변 회로 영역의 게이트 전극층 일측 불순물 영역상에도 콘택 패드 형성용 폴리 실리콘층이 잔류되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.The method of manufacturing a semiconductor memory device according to claim 1, wherein the polysilicon layer for forming contact pads remains on an impurity region on one side of the gate electrode layer of the peripheral circuit region at the time of forming the contact pad. 제 1 항에 있어서, 메탈 게이트 전극은 그리고 상기 게이트 산화막상에 폴리 실리콘층, 금속 물질층, 절연 물질층을 차례로 형성하고 이층들을 포토리소그래피 공정으로 선택적으로 패터닝하여 셀 영역과 주변회로 영역에 선택적으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.2. The metal gate electrode of claim 1, wherein a metal gate electrode is formed on the gate oxide layer in order to form a polysilicon layer, a metal material layer, an insulating material layer, and then selectively pattern the two layers by a photolithography process to selectively form a cell region and a peripheral circuit region. The semiconductor memory device manufacturing method characterized by the above-mentioned. 제 1 항에 있어서, 플러그 형성용 물질층으로 폴리 실리콘을 사용하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.The method of manufacturing a semiconductor memory device according to claim 1, wherein polysilicon is used as the plug forming material layer. 제 1 항에 있어서, 콘택 패드층을 플러그층에 연결되어 그보다 넓은 면적으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.The method of manufacturing a semiconductor memory device according to claim 1, wherein the contact pad layer is connected to the plug layer to form a larger area.
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KR20030003370A (en) * 2001-06-30 2003-01-10 주식회사 하이닉스반도체 Method for manufacturing a DRAM cell

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* Cited by examiner, † Cited by third party
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KR20020050462A (en) * 2000-12-21 2002-06-27 박종섭 Semiconductor device and method for manufacturing the same
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