KR20000015620A - 샘플 앤드 홀드방식을 이용한 광변조기의 바이어스 안정화 회로 - Google Patents

Abstract

본 발명은 리튬나이오베이트(LiNbO3)나 전기광학 폴리머 등으로 구성된 마하-젠더(Mach-Zehnder)(MZ) 간섭계형 광변조기의 출력특성을 안정화시키기 위한 광변조기 바이어스 제어 회로에 관한 것이다. 본 발명의 광변조기 바이어스 안정화 회로는 광변조기를 높은 소광비를 갖는 고속 광게이트(gate)로서 사용하기 위한 것이며, 따라서 전기적 입력신호가 없을 때 변조기의 광출력이 최소가 되게끔 광변조기의 바이어스 전압을 제어하는 회로이다. 특히 제안하는 안정화 회로는 입력신호의 특성이 연속적인 경우는 물론 버스트(burst)한 경우에도 적응적으로 조절이 가능한 회로이다. 종래의 디더링 신호(Dithering signal)와 락인 측정(lock-in detection)을 이용한 광변조기 안정화 방법은 바이어스 전압 제어를 위해 사용되는 에러신호(error signal)가 출력 광신호의 트래픽 특성에 따라서 달라지기 때문에 버스트한 입력신호에 대한 시스템의 적응적 제어가 불가능하다. 그러나 본 발명에서는 전기적 입력 신호가 OFF 일 때만 출력광의 세기를 선택적으로 측정하여(Low-level sampling) 이를 최소화함으로서 광신호의 트래픽 특성에 관계 없이 항상 높은 소광비를 유지하는 바이어스 제어가 가능하다.

Description

샘플 앤드 홀드방식을 이용한 광변조기의 바이어스 안정화 회로

본 발명은 리튬나이오베이트(LiNbO3)나 전기광학 폴리머 등으로 구성된 마하-젠더(Mach-Zehnder)(MZ) 간섭계형 광변조기의 출력특성을 안정화시키기 위한 광변조기 바이어스 안정화 회로에 관한 것이다.

일반적으로 전기광학 광변조기의 동작점은 응용 시스템에 따라서 달라지게 되며, 이를 위하여 신호전극에 DC 전압을 부가하던지 또는 별도의 바이어스 전극을 두어 변조기의 동작점을 제어하게 된다. 그러나 일반적인 전기광학 변조기는 인가되는 직류전원에 대하여 직류 표류(DC drift) 현상을 나타내며, 또한 주위 온도 및 습도 등에 의해서도 동작점이 변화하는 불안정한 특성을 나타낸다. 이러한 동작점의 변화는 고속 변조된 광신호의 왜곡 및 소광비의 열화 등의 원인이 된다.

도 1은 동일한 디지탈 신호가 입력될 때 광변조기의 초기 동작점에 따른 출력형태로서 (A)의 경우에는, 디지탈 전기신호가 ①과 같이 입력되어 ②와 같은 변조기 출력특성을 가진 광변조기에서 광신호로 변환되어 ③과 같이 출력되는데, 이때 변조기의 출력 특성 곡선의 최저점인 초기 바이어스점 ⓐ가 전기적 신호의 바이어스점과 일치된 상태로서 전기적 신호가 광신호로 잘 변환된 경우이다.

그러나 (B)의 경우와 같이 변조기 출력특성 곡선의 최저점인 동작점이 초기 바이어스점 ⓐ로 부터 이동되어 전기적 신호 ①의 일정한 레벨 위치에 있게 되면, ③과 같이 광신호는 왜곡되어 논리적 신호 레벨(High bit와 Low bit)의 구별이 어렵게 되고 더 벗어나면 변환된 광신호의 출력 신호 레벨이 바뀌어 질 수 있다.

따라서 동작점의 조절이 필요하고 이를 위하여 일반적으로 광변조기에 별도의 바이어스 전극을 설치하여 동작점을 조절하여 준다. 그러나 광도파층에 가해지는 직류 바이어스 전압에 의하여 결정된 초기의 광변조기 동작점은 매질의 광굴절 효과 및 공간전하(space charge)의 누적에 의한 직류 표류 현상, 주위 온도 변화등에 의하여 시간에 따라 변화하게 된다.

따라서 지속적으로 초기와 같은 동작점을 유지하려면 광변조기의 출력 상태에 따라서 바이어스 전압을 적응적으로 변화시켜 주는 출력광 안정화 회로가 필요하게 된다.

종래의 기술로 가장 많이 사용되어온 첫째 방법은 디더링 신호를 사용한 안정화 방법으로 도 2에 개략적인 회로 구성도를 나타내었다.

도 2에 도시된 바와 같이, 디더링 신호(1)를 대역통과 필터(2), 주파수 체배기(3) 및 위상제어기(4)를 통해서 2차 고조파 신호를 발생시키고, 광변조기(5)로부터 출력되는 광신호를 광검츌기(6)를 통해서 검출하여 저잡음 증폭기(7)를 통하고, 그 저잡음 증폭기(7)를 통해 출력되는 광신호에 대해서 상기 위상 제어기(4)를 통해 출력되는 디더링 신호의 2차 고조파신호에 의해 락-인(Lock-in) 증폭기(8)에서 제어하고, 그 락-인 증폭기(8)의 출력신호를 저역통과 필터(9) 및 적분기(10)를 통하여 가산기(12)에 입력하며, 그 가산기(12)에는 상기 대역통과 필터(2)를 통한 상기 디더링 신호(1)의 기본파신호와 DC바이어스(11)로부터 입력되는 DC바이어스신호를 상기 적분기(10)의 신호와 가산하여 상기 광변조기(5)를 제어하도록 구성된다.

이는 입력광에 1∼100 kHz의 작은 전기적인 엔빌로프 디더링(envelop dithering) 신호를 인가하여 변조된 디더링 신호의 기본파 또는 2차 고조파 신호를 추출하여 에러 신호를 구하며, 이 신호를 이용하여 궤환(feedback) 제어를 통해 바이어스 전압을 제어하는 방법이다.

만약 디더링 신호의 2차 고조파 신호를 추출하여 에러신호로 사용하면 선형성이 가장 좋은 지점에서 에러신호 값이 0 가 되며 이 지점을 전후 해서 에러신호의 부호가 변한다. 따라서 락-인 증폭기(8)의 출력 신호의 부호에 따라 가산기(12)에 입력되는 DC바이어스(11) 즉, 기준 전압만 조절하면 광변조기(5)의 동작점의 위치를 선형성이 최대인 지점에서 안정화시킬 수 있게 된다.

그러나, 광변조기의 디더링 신호의 기본파 또는 2차 고조파를 에러 신호로 사용하여 궤환회로를 구성하면 트래픽 특성에 따라서 추적해야 할 에러 신호의 값이 달라 지게 된다. 따라서 기존의 디더링 신호에 의한 락-인 검출방법은, 광변조기의 광게이트 응용에 사용하기에는 부적절하다.

도 3은 종래 방법에 의한 전기적 입력신호와 광출력 신호의 유효 DC 성분을 비교하여 동일한 트래픽 특성을 갖게끔 바이어스를 조절하는 회로이다.

입력신호를 변조신호(23)로서 광변조 드라이버(24)에 입력하고, 레이저 다이오드(21)의 소스광을 광변조기(22)가 받아서 상기 광변조 드라이버(24)의 구동에 의해 변조신호(23)를 광신호로 변환하게 된다. 이때, 상기 변조신호(23)를 저역통과 필터(25)를 통하여 그 저역통과필터(25)를 통한 신호와 기준전압(27)을 제1 차동 증폭기(26)에서 차동 증폭하고, 상기 광변조기(22)에서 출력되는 광신호를 광검출기(29)를 통해 검출하여 저역통과 필터(30)를 통하고 전치 증폭기(31)를 통하여 광신호를 검출하고, 그 전치 증폭기(31)의 출력신호와 상기 제1차동 증폭기(26)의 출력신호를 제2 차동증폭기(32)에서 차동 증폭하여 비례적분(PI ; Proportional Integrated)) 제어회로(33)에 입력하고, 그 PI제어회로(33)에서 상기 광변조기(22)의 출력특성을 제어하도록 구성된다.

이는 광변조기(22)에 입력되는 전기 신호인 변조신호(23)를 저역 통과 필터(25)를 사용하여 필터링 하면 신호의 트래픽 양에 비례하는 기준 전압을 얻을 수 있다. 또한 광 변조기(22)의 광 출력을 광검출기(29)로 측정한 후 역시 저역 통과 필터(30)를 사용하여 필터링 하면 출력광의 트래픽 신호에 비례하는 직류 전압을 얻을 수 있다. 광변조기(22)의 출력 신호가 입력되는 전기적 신호와 동일하게 변조된 경우에는 광변조기(22) 출력의 직류 전압(즉, 전치증폭기(31)의 출력전압)과 전기적 기준 전압(즉, 제1 차동증폭기(26)의 출력전압)의 값이 동일 하여야 한다. 따라서 전기적 신호의 기준 전압과 광출력의 전압 차이를 제2 차동증폭기(32)를 통해서 구하고 이를 PI제어회로(33)를 통해서 에러 신호로 광변조기(22)를 제어하도록 한다. 이에따라 입력되는 전기적 신호와 동일하게 변조된 광출력을 얻을 수 있다. 이러한 방법은 버스트한 트래픽 특성에 대하여도 적용이 가능하다.

그러나 직류 전압의 절대 값에 비례하는 에러신호를 사용하기 때문에 온도등에 의한 회로의 안정성에 문제가 있다.

이와 같이, 아날로그 신호를 변조하는 경우나 디지탈 전송에서는, 광변조기의 주기적인 출력특성 때문에 신호의 왜곡이 문제가 되므로 광변조기의 출력 특성 곡선의 선형성이 가장 좋은 점에 동작점을 고정시킨다. 이 경우는 보통 바이어스 전극에 작은 디더링 신호를 싣거나, 혹은 변조하고자 하는 신호를 낮은 주파수의 작은 디더링 신호로 변조하면 그 디더링 신호에 의하여 변조된 광신호의 2차 고조파가 가장 작은 점이 선형성이 가장 좋은 점, 즉 상대적인 위상 차이가 π/2 가 되는 점, 이 되기 때문에 이를 이용한 방법이 일반적으로 사용된다.

그러나 전기광학 변조기를 광게이트로서 사용하고자 하는 경우는 출력광의 ON, OFF 상태가 최대의 소광비를 유지하는 것이 중요하다. 즉, OFF 상태가 최소의 광변조기 투과상태로 있어야 한다.

따라서 광게이트 응용을 위하여는 전기적 입력신호가 OFF 인 경우 변조기의 바이어스 전압은 변조기 출력의 최저점으로 조절되어 있어야 한다. 이를 위하여 디더링 신호방법을 사용할 경우에는 기본 주파수 성분이 투과 곡선의 최저점에서 가장 작아지므로 출력광의 기본 디더링 주파수 성분을 최소화 하는 방법으로 바이어스 전압을 제어 할 수 있다.

그러나 이 경우는 입력신호의 트래픽 특성이 균일하게(scambled data) 또는 일정하게 정의되는 경우이며, 만약 입력 신호가 계속하여 ON 이거나 OFF 인 경우 등과 같이 버스트한 특성을 나타내는 경우는 출력 안정화를 위한 에러신호 크기가 트래픽 특성에 따라서 달라져 광변조기의 적응적 제어가 불가능하다.

이와 같이 기존의 디더링 방법이 트래픽 특성에 따라서 적응적 제어가 어려운 이유는 출력광의 ON 과 OFF 상태 모두에서 에러신호를 추출하기 때문이다.

따라서 본 발명은, 출력광의 OFF 상태를 선택적으로 추출하여 측정하고 이 값을 최소화하는 방법으로 바이어스를 제어함으로써, 신호의 트래픽 특성과는 무관하게 적응적 바이어스 제어가 가능하도록 하기 위한 것이다.

이와 같은 목적을 달성 하기 위한 본 발명은, 출력광 신호의 OFF 상태 값을 샘플링 앤드 홀드 방법으로 선택적으로 측정하여 이 값을 최소 동작점으로 하여 동작하도록 초기 동작점으로 정하고 항상 이점을 동작점으로 유지하도록 하여 출력광의 소광비를 최대로 유지하는 광변조기용 안정화 회로를 제공한다.

본 발명의 광변조기용 안정화 회로는, 광신호를 검출하여 샘플 앤드 홀드 방법으로 출력광의 온, 오프 점을 포착하여 디지탈 데이타로 변환하고, 그 샘플 앤드 홀드 디지탈 데이타를 입력받아 현재 들어온 입력 신호(B)와 이전에 들어온 데이터(A)를 비교하여 A<B인 경우에는 출력전압을 감소시키도록 다운 카운트 모드(DOWN count mode)로 제어하고, A>B 인 경우에는 출력전압을 증가시키도록 업 카운트 모드(UP count mode)로 제어하고, A=B인 경우에는 현재의 신호 레벨을 유지하는 방법으로 항상 출력광 신호의 0점 부근에서 동작 최저점을 유지하도록 동작하며 데이터가 들어오지 않는 경우에는 다음에 들어올 신호레벨에 대한 비교 기준으로 삼기 위하여 최종적으로 들어온 레벨을 유지하여 외부 바이어스 값의 적응적 조절이 가능하게 하도록 이루어짐을 특징으로 한다.

따라서, 종래의 디더링 신호를 이용한 락-인 검출 방법은, 입력 신호의 트래픽 특성이 시간에 따라서 변하는 버스트한 트래픽에서 동작하지 못하는 반면, 본 발명의 출력광 OFF 상태 샘플링에 의한 방법은 버스트한 트래픽에 대해서도 적용할 수 있다.

또한 디더링 방식보다 비용이 경제적이고 정확하고 안정한 동작을 하는 안정화 회로이다.

도 1은 동일한 전기적 신호 입력에 대하여 초기 바이어스 동작점에 따른 광변조기의 출력 신호형태를 설명하는 그림이다.

도 2는 기존의 디더링 방식에 의한 광변조기의 안정화 회로의 구조를 설명하는 기능 블록도로서 락-인 검출(Lock-in detection) 증폭기를 이용하여 바이어스를 제어하는 안정화 회로의 구조를 설명하는 기능 블록도이다.

도 3은 전기적 입력신호와 광출력 신호의 트래픽 신호를 비교하여 광변조기 바이어스를 제어하는 안정화 회로를 설명하는 기능 블록도이다.

도 4는 본 발명의 샘플 앤드 홀드(Sample and Hold) 방식에 의한 광변조기 바이어스 안정화 회로의 구조도를 설명하는 블록도이다.

도 5는 전기적 입력 신호가 OFF 일 때만 출력광 세기를 샘플링함으로써 광변조기의 최저 바이어스점을 동작점으로 유지하기 위해 샘플링 트리거신호를 생성(sampling triggering signal generation)하는 방법을 설명하는 논리도이다.

도 6은 본 발명의 샘플 앤드 홀드(Sampling and Hold) 방식에 의하여 적응적으로 신호의 최저 동작점을 유지하기 위한 원리를 설명하는 그림이다.

도 7은 광변조기에 입력되는 출력광 게이트 신호의 최저점 바이어스 유지를 위한 알고리즘이다.

＜도면의 주요부분에 대한 부호의 설명＞

100 : 출력광 온, 오프 검출부 111 : 샘플링 트리거신호 발생부

112 : 전치 증폭부 113 : 샘플 앤드 홀드부

114 : 저역통과 필터부 115 : 이득 조절부

116 : A/D 변환부 200 : 적응적 바이어스 조절부

211 : 라인 드라이브부 212 : 8비트 제어부

213 : 바이어스 업다운 제어부 214 : 클럭제공부

300 : 바이어스 제어 전압 출력부 311 : 엣지 트리거형 랫치부

312 : 디지탈/아날로그 변환부 313 : 기준전압 조정부

314 : 전류-전압 변환 및 이득제어부

이하, 본 발명의 실시예를 첨부된 도면을 참조해서 상세히 설명하면 다음과 같다.

도 4는 본 발명의 샘플 앤드 홀드 방식에 의한 광변조기 바이어스 안정화 회로의 구성을 설명하는 블록도이다.

전기적 입력 데이터(DATA Electrical)로 부터 역 데이타(/DATA)를 취한 후 시스템 클럭 신호와의 논리곱(AND logic) 작용을 통하여 출력광의 OFF 상태를 읽을 수 있는 샘플 트리거 신호(/DATA & CLK)를 생성하고, 이 샘플 트리거 신호를 이용하여 검출된 출력광 신호를 샘플 앤드 홀드시켜 출력광의 ON, OFF점을 포착하는 출력광 온/오프 검출부(100)와,

그 출력광 온/오프 검출부(100)의 출력광의 ON, OFF점 포착에 따른 샘플 앤드 홀드 데이타를 입력받아서 바로 이전에 들어온 데이터에 설정된 변환값(A)을 기준으로 현재 들어온 출력 광신호 레벨(B)을 비교하여 출력광 신호의 상승 구간에서는 A.B이면 상승 방향으로 동작하고, A<B 이면 하강방향으로 동작하며, A=B인 경우이거나 출력광 신호의 하강 구간에서는 항상 출력광신호의 0점 부근에서 동작 최저점을 유지하도록 제어하는 적응적 바이어스 조절부(200)와,

그 적응적 바이어스 조절부(200)의 제어에 의해 항상 출력광 신호의 0점 부근에서 동작 최저점을 유지하도록 제어된 바이어스 값을 기준전압 조정에 의해 아날로그 신호로 변환시켜 광변조기의 초기 바이어스 제어 전압으로 출력하는 바이어스 제어 전압 출력부(300)로 구성된다.

상기 출력광 온/오프 검출부(100)는, 샘플 트리거 신호(/DATA & CLK)를 생성하는 샘플링 트리거신호 발생부(111)와, 광검출기(PD)의 신호를 증폭하는 전치 증폭부(112)와, 샘플 트리거 출력신호에 의거하여 광검출신호를 샘플 앤드 홀드 시키는 샘플 앤드 홀드부(113)와, 샘플 앤드 홀드신호를 필터링 하는 저역통과 필터부(114)와, 이득을 적정하게 증폭을 하는 이득 조절부(115)와, 디지탈 신호로 변환하여 상기 적응적 바이어스 조절부(200)에 출력하는 A/D변환부(116)로 구성된다.

상기 적응적 바이어스 조절부(200)는, 상기 A/D 변환된 디지탈 신호의 읽기와 쓰기를 제어하는 라인 드라이버부(211)와, 입력되는 신호 레벨을 읽어서 이전 입력과 현재 입력을 서로 비교하여 업/다운 카운트를 제어하고, 업/다운 카운트값을 출력하는 8비트 제어부(212)와, 출력광의 동작점을 원하는 최저점으로의 적응적 조절로 초기 동작점을 설정하는 초기 바이어스 업다운 제어부(213)와, 업다운 카운트 제어를 위한 클럭을 제공하는 클럭 제공부(214)로 구성된다.

상기 바이어스 제어 전압 출력부(300)는, 상기 8비트 제어부(212)에서 출력되는 업다운 데이터를 래치하고 랫치된 2진 데이터를 출력하는 엣지트리거형 랫치부(311)와, 그 엣지 트리거 랫치부(311)로 부터 입력되는 디지탈 신호를 아날로그 신호로 변환하여 카운트값에 일치되는 바이어스 전류를 생성하는 디지탈/아날로그 변환부(312)와, 그 디지탈/아날로그 변환부(312)의 기준전압을 제공하는 기준전압 조정부(313)와, 디지탈 신호로 변환되어 출력되는 바이어스 전류값을 전압 출력 값으로 변환하고, 이를 적정 증폭도로 조절하여 외부 광변조기에 공급되는 바이어스 입력 전압 값을 제어하는 전류-전압변환 및 이득 제어부(314)로 구성된다.

이와 같이 구성된 본 발명의 각 기능 블록의 특징적 작용에 대해 설명한다.

샘플 트리거 신호 발생부(111)는 도 2에 나타낸 바와 같이 광변조기의 동작 최저 바이어스점 유지를 위하여 샘플 트리거 신호를 발생한다. 이를 위해서 도 5의 논리도에 나타낸 바와 같이, 전기적 입력 데이타로서 20 ∼200MHz의 패킷 데이타(도 5의 DATA)를 입력받아 역(/DATA)을 취한 후 시스템 클럭(CLOCK) 신호와의 논리곱(AND logic)작용을 통하면 출력광의 OFF 상태를 읽을 수 있는 ECL(Emitter coupled logic) 샘플 트리거 신호(/DATA & CLK)가 생성된다. 이 샘플 트리거 신호를 이용하여 출력광 신호의 ON, OFF점을 포착한다.

도 5는 본 발명에서 제안하는 샘플 & 홀드(Sample and Hold)방식에 의해 출력광의 OFF 상태만 선택적으로 추출하기 위해 필요한 샘플 트리거 신호 원(sampling triggering source)을 만들기 위한 타이밍도를 보여 준다.

상기 전치 증폭부(112)는, 입력단은 50 오옴으로 임피던스 정합되는 20 Mb/s의 광 검출기로 부터 입력되는 미소 전류(10 mA)를 높은 신호대 잡음비(signal to noise ratio)(20 dB)까지 증폭 이득을 제공한다.

샘플 앤드 홀드부(113)는 임의의 시간 구간 내에서 최종 입력 신호 레벨의 최저점을 기억하기 위한 아날로그 메모리 기능을 하며, 20dB 까지 증폭한 20 MHz∼200 MHz의 광검출기(PD)의 출력광 신호에 대해 샘플 트리거 신호의 상승 에지에서 트리거하여 출력광 데이터의 최저점을 포착하여 그 신호 전압 레벨을 샘플 & 홀드부(113) 내부 커패시터에 지속적으로 저장을 수행한다. 샘플 앤드 홀드부(113)는, 최대 250 MHz의 추적 대역폭에 대해 획득시간(Acquisition time)은 16 ns이고 최대 6 ms 마다 메모리 내용이 업데이트(최대 6mV/s droop rate) 가능한 AD9100이 사용된다.

따라서, 상기 샘플 앤드 홀드부(113)는 상기 샘플 트리거 신호 발생부(111)의 샘플트리거신호에 의거하여 상기 전치 증폭부(112)의 출력신호 샘플 앤드 홀드 시킨다.

저역 통과 필터부(114)는 거의 직류에 가까운 맥류 신호 형태의 고속의 샘플 앤드 홀드 출력이 입력되며, 1차 CR로 구성된 저역통과필터(LPF)에서 리플을 제거하고 2차로 반전 멀티플 피드백 저역통과필터(Multiple feedback LPF)에서 한번 더 정밀하게 공통모드 에러를 제거한다.

LPF부를 통과 후 이득 조절부(115)에서 비반전 모드에서 동작하는 증폭기에 의해 적절한 수준까지 이득이 증폭 조절된다.

A/D 변환부(116)는 클럭의 상승 에지(rising edge)에서 내부에서 발생하는 시퀀스의 순서를 디지탈 출력으로 다루는 방식으로 1클럭 시간에 결정되는 순서가 1비트 값으로 출력된다. 인코더, 래치 기능을 통해 다음 클럭의 상승에지에서 제어의 지연시간을 거쳐 데이터를 출력한다. 20 Mb/s로 동작시키기 위해서는 1클럭이 50 ns로 되므로 한계의 폭(duty ratio 50 %)에 여유(25 ns 이하의 duty cycle)가 있어야 데이터가 정상 출력된다. 25 MHz 클럭 사용시 40 ns 마다 1번 카운트하여 256회를 카운트하며, 풀 스케일(full scale)을 카운트 하는데 10s가 소요된다. A/D 변환부(116)는 40 s의 최대 변환시간을 가지므로 최소한 1/40s 25,000회/s 연속적으로 변환 한다. Vref=1.3 V 일 때 1 비트 분해능은 5 mV가 된다. A/D 변환중 클럭이 정지되면 정지한 시점의 입력값을 (Counter와 DAC가) 유지하며 이는 전원 공급이 중단되지 않는 한 최종 데이터는 기억 유지된다.

라인 드라이버부(211)는 A/D 변환된 디지탈 신호가 8비트 제어부(212)에 인가될 때 읽기 인에이블(read enable)되고 8비트 제어부(212)에서 D/A변환부(312)에 전달될 때 쓰기 인에이블(write enable) 시키기 위한 기능을 한다.

8비트 제어부(212)는 시작시 내부 소프트웨어에 의해 A/D 변환된 8비트의 디지털 출력 데이터를 읽어서 기준신호 데이타로 내부 메모리에 저장하고, 이 후 들어오는 현재 신호 레벨을 읽어서 내부 레지스터에 저장한 후, 이전에 들어온 기준신호 데이터(A)와 현재 들어온 입력 신호(B)를 비교한다.

만약, 출력광신호의 하강곡선에 동작점이 설정 된 경우에는, 두신호를 비교한 결과가 A>B이면 업 카운트 모드로 제어하고, A<B이면 다운 카운트 모드로 제어한다.

한편, 출력광신호의 상승곡선에 동작점이 설정된 경우에는, 두신호의 비교 결과가 A>B이면 그 차이만큼 다운 카운트 모드로 제어하고, A<B이면 업 카운트 모드로 제어한다.

이러한 이전신호와 현재신호를 비교하여 업/다운 모드를 제어함으로써, 항상 출력광 신호의 0점 부근에서 동작 최저점을 유지하거나 크게 벗어나지 않도록 동작을 제어한다.

데이터가 들어오지 않는 경우에는 최종적으로 들어온 레벨을 유지하여 다음에 들어올 신호레벨(idle time 100 ns 정도)에 대한 비교 기준으로 삼는다. 주 클럭 펄스를 발생하는 클럭 제공부(214)를 포함하며 이 주파수로부터 시스템 클럭을 제공한다.

8 비트 제어부(212)의 예로서는 출력광신호의 최저점 추적을 위한 알고리즘을 처리하기 위한 2 Kbyte의 플래시 메모리를 내장한 저가형 프로세서(AT89C2051)가 사용 가능하다.

도 6은 본 발명에 의한 광변조기에 입력되는 출력광 게이트 신호의 최저점 바이어스 유지를 위한 원리도이고, 도 7은 광변조기에 입력되는 출력광 게이트 신호의 최저점 바이어스 유지를 위한 알고리즘이다. 도 6에서 ⓐ는 본 발명의 동작점이고, ⓑ는 하강신호 위의 임의의 동작점에서 업/다은 카운트 모드 동작의 예이고, ⓒ는 상승신호 위의 임의의 동작점에서 업/다운 카운트 모드 동작점의 예를 보인 것이다.

도 7의 알고리즘은 출력광신호의 임의의 동작점에서 바로 이전에 들어온 데이터와 현재 들어온 데이터를 비교하여 순방향으로 계수할 것인가 역방향으로 계수할 것인가를 논리적으로 결정하는 방법으로 항상 동작 최저점을 유지하도록 하는 제어 논리로 동작하도록 한다.

즉, 출력광신호의 하강구간 인지, 출력광신호 상승구간인지를 판단하고, 출력광신호 상승구간일 때, 이전에 들어온 출력광 신호레벨 A와 현재 들어온 출력광 신호레벨 B를 비교하여 A>B이면 다운 방향으로 동작(Down count mode)하고, A<B이면 상승방향으로 동작(Up count mode)하며, 출력광신호의 하강구간에서는 A>B이면 상승방향으로 동작하고, A<B이면 하강방향으로 동작하며, 이와 같은 동작으로 A=B인 경우이거나, 입력이 없는 경우에도 항상 출력광의 0점 부근에서 동작 최저점을 유지하도록 하여 바이어스 안정화를 꾀한다.

바이어스 업/다운 제어부(213)는 초기 동작점 설정을 위해 출력광의 동작점을 원하는 최저점으로 가져다 놓은 후, 상기 8비트 제어부(212)의 제어에 의해서 현재 들어온 출력광 신호값이 이전에 들어온 입력 기준 값 신호보다 클 때 다운 카운트 모드로 동작하고, 작을 때 업 카운트 모드로 동작하고, 데이터 입력이 기준 값과 같아 졌을 때 그 상태를 유지하도록 동작하기 위해 출력광의 동작점을 원하는 최저점에 가져다 놓음으로써 초기 동작점을 설정하는 기능을 제공하며, 이러한 적응적 제어로 초기 동작점으로 부터 크게 벗어나지 않게 된다.

상승 엣지 트리거 랫치부(311)는 8비트 제어부(212)에서 출력된 업다운 데이터를 래치하고, 8비트 제어부(212)로부터 다음 클럭의 상승 에지에서 D/A 변환부(312)에 디지탈 데이터를 출력한다.

D/A 변환부(312)는 엣지 트리거 랫치로 부터 입력되는 디지탈 신호를 아날로그 신호로 변환하며 카운트 값에 일치하는 바이어스 전류 값을 생성하며, 비트 당 분해능을 조절하기 위한 전압 값이 기준전압 제공부(313)를 통하여 풀 스케일 레인지(full scale range)에 정합되도록 제공되며 저입력 임피던스로 인터페이스된다. A/D 변환부(116)와 동일한 클럭 타이밍의 소자를 사용한다.

전류-전압 변환 및 이득제어부(314)는 OP 앰프에 의해 D/A 변환부(312)의 전류 출력 값을 반전 증폭기에 의해 부하조건에 맞추어서 전압 출력 값으로 변환하고, 이를 다시 반전 증폭기를 이용하여 적정 증폭도로 이득을 조절하여 외부 광변조기에 필요한 바이어스 입력 전압 값(±6V)을 출력한다. 입력값의 옵셋을 조절하는 기능도 한다.

장치는 이득 제어 및 0점 조절을 위하여 초 저잡음 정밀 고속 OP 증폭기(OP27)를 사용 정확도와 신뢰도의 향상이 가능하다.

본 발명의 외부 광변조기의 안정화 회로는 기존의 안정화 회로들에 비해 기술적으로는 기존의 버스트 모드의 변조 신호에 대처할 수 없는 단점을 해결하고, 정확성, 고속성을 갖는 바이어스 안정화 기능을 가지며, 하드웨어적으로는 회로의 단순화로 기능의 신뢰성과 경제성을 가져오는 효과를 갖는다.

Claims (4)

1. 전기적 입력 데이터(DATA Electrical)로 부터 역 데이타(/DATA)를 취한 후 시스템 클럭 신호와의 논리곱 작용을 통하여 출력광의 OFF 상태를 읽을 수 있는 샘플 트리거 신호(/DATA & CLK)를 생성하고, 이 샘플 트리거 신호를 이용하여 광검출기를 통해 검출된 출력광 신호를 샘플 앤드 홀드시키고 이를 디지탈 데이타로 변환시켜 출력하는 출력광 온/오프 검출부(100)와,

   그 출력광 온/오프 검출부(100)의 출력광의 ON, OFF점 포착에 따른 샘플 앤드 홀드 데이타를 입력받아서 바로 이전에 들어온 데이터에 설정된 변환값을 기준으로 이전에 들어온 데이터와 현재 들어온 데이터를 비교하여 순방향으로 계수할 것인가 역방향으로 계수할 것인가를 논리적으로 결정하는 방법으로 항상 동작 최저점을 유지하도록 제어하는 적응적 바이어스 조절부(200)와,

   그 적응적 바이어스 조절부(200)의 제어에 의해 항상 출력광 신호의 0점 부근에서 동작 최저점을 유지하도록 제어된 바이어스 값을 기준전압 조정에 의해 아날로그 신호로 변환시켜 광변조기의 초기 바이어스 제어 전압으로 출력하는 바이어스 제어 전압 출력부(300)로 구성된 것을 특징으로 하는 샘플 앤드 홀드 방식을 이용한 광변조기의 바이어스 안정화 회로.
2. 제 1 항에 있어서,

   상기 출력광 온/오프 검출부(100)는,

   전기적 입력 데이터(DATA Electrical)로 부터 역 데이타(/DATA)를 취한 후 시스템 클럭 신호와의 논리곱(AND logic) 작용을 통하여 출력광의 OFF 상태값을 추출하기 위한 샘플 트리거 신호(/DATA & CLK)를 생성하는 샘플링 트리거신호 발생부(111)와,

   광변조기의 출력광을 검출하는 광검출기(PD)의 신호를 증폭하는 전치 증폭부(112)와,

   그 전치 증폭부(112)의 광 검출신호를 상기 샘플링 트리거신호 발생부(111)의 샘플 트리거 출력신호에 의거하여 샘플 앤드 홀드 시키는 샘플 앤드 홀드부(113)와,

   그 샘플 앤드 홀드부(113)의 출력신호를 저역 통과 필터링 하는 저역통과 필터부(114)와, 그 저역 통과 필터(114)의 출력신호의 이득을 적정하게 증폭을 하는 이득 조절부(115)와,

   그 이득 조절부(115)의 출력신호를 디지탈신호로 변환 하여 상기 적응적 바이어스 조절부(200)에 출력하는 A/D변환부(116)로 구성된 것을 특징으로 하는 샘플 앤드 홀드 방식을 이용한 광변조기의 바이어스 안정화 회로.
3. 제 1 항에 있어서,

   상기 적응적 바이어스 조절부(200)는,

   상기 A/D변환부(100)에서 출력되는 A/D 변환된 디지탈 신호의 읽기와 쓰기를 제어하는 라인 드라이버부(211)와,

   그 라인 드라이버부(211)의 읽기와 쓰기 제어에 의해서 시작시 A/D 변환된 8비트의 디지탈 출력 데이터를 맨 처음 읽어서 일시에 내부 메모리에 저장하고 이 후 들어오는 신호 레벨을 읽어서 내부 레지스터에 저장한 다음 서로 비교하여 현재 들어온 입력 신호와 이전에 들어온 데이터를 비교하여 +방향으로 카운트할 것인가 -방향으로 카운트 할 것인가를 결정하여 카운트를 제어하고, 업/다운 카운트에 의해 제어된 바이어스 값을 출력하는 8비트 제어부(212)와,

   그 8비트 제어부(212)의 업/다운 카운트 제어에 의해 현재 들어온 출력광 신호값이 이전에 들어온 입력 기준 값 신호보다 클 때 다운 카운트 모드로 동작하고, 작을 때 업 카운트 모드로 동작하고, 같을 때 그 상태를 유지하도록 하여 출력광의 동작점을 원하는 최저점으로의 적응적 조절로 초기 동작점을 설정하는 바이어스 업다운 제어부(213)와,

   상기 8비트 제어부(212)의 업다운 카운트 제어를 위한 클럭을 제공하는 클럭 제공부(214)로 구성된 것을 특징으로 하는 샘플 앤드 홀드 방식을 이용한 광변조기의 바이어스 안정화 회로.
4. 제 1 항에 있어서,

   상기 바이어스 제어 전압 출력부(300)는,

   상기 8비트 제어부(212)에서 출력되는 업다운 데이터를 래치하고 상기 라인 드라이브부(211)의 제어에 의해 다음 클럭의 상승 에지에서 랫치된 2진 데이터를 출력하는 엣지트리거형 랫치부(311)와,

   그 엣지 트리거 랫치부(311)로 부터 입력되는 디지탈 신호를 아날로그 신호로 변환하여 카운트값에 일치되는 바이어스 전류를 생성하는 디지탈/아날로그 변환부(312)와,

   그 디지탈/아날로그 변환부(312)의 비트 당 분해능을 조절하기 위한 전압 값이 버퍼를 통하여 전체 스케일 영역(full scale range)에 정합되도록 제공하는 기준전압 제공부(313)와,

   상기 디지탈/아날로그 변환부(312)에서 출력되는 전류값을 부하조건에 맞추어서 전압 출력 값으로 변환하고, 이를 적정 증폭도로 이득을 조절하여 외부 광변조기에 필요한 바이어스 입력 전압 값을 출력하는 전류-전압 변환 및 이득제어부(314)로 구성된 것을 특징으로 하는 샘플 앤드 홀드 방식을 이용한 광변조기의 바이어스 안정화 회로.