KR20000011924A - 냉음극전계방출소자및냉음극전계방출표시장치 - Google Patents

냉음극전계방출소자및냉음극전계방출표시장치 Download PDF

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KR20000011924A
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이와세유이치
오키타마사미
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이데이 노부유끼
소니 가부시끼 가이샤
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Abstract

냉음극 전계 방출 소자는 게이트 전극과 전자 방출층이 절연층을 개재하여 적층되는 동시에, 최소한 전자 방출층 및 절연층을 관통하는 개구부가 형성되어 이루어지고, 상기 전자 방출층은 개구부의 벽면으로부터 돌출된, 전자가 방출되는 단부(端部)를 가지고, 상기 전자 방출층은 저항체층을 통하여 전원에 접속된다.

Description

냉음극 전계 방출 소자 및 냉음극 전계 방출 표시 장치{COLD CATHODE FIELD EMISSION DEVICE AND COLD CATHODE FIELD EMISSION DISPLAY}
본 발명은 냉음극 전계 방출 소자 및 이러한 냉음극 전계 방출 소자가 조립되는 냉음극 전계 방출 표시 장치에 관한 것이다.
현재 주류를 이루는 음극선관(CRT)을 대신하는 화상 표시 장치로, 평면형(플랫 패널형)의 표시 장치가 여러 가지 검토되고 있다. 이와 같은 평면형 표시 장치로 액정 표시 장치(LCD), 일렉트로루미네센스 표시 장치(ELD, electroluminescence display), 플라즈마 표시 장치(PDP)를 예시할 수 있다. 또, 열적 여기(thermal excitation)에 의하지 않고 고체로부터 진공 중으로 전자를 방출하는 것이 가능한 냉음극 전계 방출 표시 장치도 제안되어 있으며 화면의 밝기 및 저소비전력의 관점에서 주목받고 있다.
냉음극 전계 방출 표시 장치(이하, 간단히 ″표시 장치″라고 하는 경우가 있음)는 일반적으로 2차원 석쇠형으로 배열된 각 화소에 대응하여 전자 방출부를 가지는 캐소드 패널과, 전자 방출부로부터 방출된 전자와의 충돌에 의하여 여기되어 발광하는 형광체층을 가지는 애노드 패널이, 진공층을 통하여 대향 배치되어 구성된다. 캐소드 패널 상의 각 화소에서는 통상 복수의 전자 방출부가 형성되고, 또 전자 방출부로부터 전자를 방출시키기 위한 게이트 전극이 형성되어 있다. 이하, 이러한 전자 방출부와 게이트 전극으로 구성된 소자를 냉음극 전계 방출 소자 또는 전계 방출 소자라고 한다.
이러한 표시 장치에서, 낮은 구동 전압으로 큰 방출 전자 전류를 얻기 위해서는 각 전자 방출부의 선단 형상을 날카롭게 뾰족한 형상으로 하는 것과, 개개의 전자 방출부를 미세화하여 1화소에 대응하는 구획 내에서의 전자 방출부의 밀도를 높이는 것과, 각 전자 방출부의 선단과 각 게이트 전극의 거리를 단축시키는 것이 필요하다. 따라서, 이를 실현하기 위하여, 이전부터 다양한 구성을 가지는 냉음극 전계 방출 소자가 제안되어 있다.
종래의 전계 방출 소자의 대표적인 예의 하나로, 전자 방출부를 원추형의 도전체(導電體)로 구성한, 이른 바 스핀트형(Spindt-type) 전계 방출 소자가 알려져 있다. 스핀트형 전계 방출 소자가 조립된 표시 장치의 캐소드 패널 측에서는 지지 기판 상에 캐소드 전극, 절연층 및 게이트 전극이 순차로 형성되어 있다. 그리고, 게이트 전극 및 절연층을 관통하도록 직경 1㎛ 정도의 미세한 개구부가 2차원 매트릭스 형상으로 다수 형성되고, 개구부의 저면에 노출된 캐소드 전극 상에 전자 방출부가 형성되어 있다. 개구부의 단부를 구성하는 게이트 전극에 전압이 인가되면, 이에 따라서 발생하는 전계의 강도에 따라 전자 방출부의 선단부로부터 전자가 방출된다. 방출된 전자는 개구부 밖으로 인출되고 애노드 패널 측의 형광체층에 충돌하여 이 형광체층을 여기하고 발광시켜 원하는 화상의 형성에 기여한다. 원추형의 전자 방출부는 도전 재료를 수직 증착하는 과정에서 개구부의 개구단 주변에 형성되는 이 도전 재료의 오버행(overhang) 형상의 퇴적물에 의한 차폐 효과를 이용하여 개구부 내부에 입사(入射) 가능한 도전 물질의 증착 입자의 양을 시간의 경과에 따라 감소시켜 자기정합적(自己整合的)으로 형성된다.
스핀트형 전계 방출 소자의 전자 방출 특성은 개구부의 단부를 구성하는 게이트 전극의 단부로부터 전자 방출부의 선단부까지의 거리에 크게 의존한다. 그러나, 큰 면적의 지지 기판 전체에 걸쳐 전자 방출부의 형상과 치수를 균일하게 하는 것은 실제로는 매우 곤란하며, 일부 면 내의 편차나 로트(lot) 간의 편차는 피할 수 없다. 이 편차는 표시 장치의 화상 표시 특성, 예를 들면 화상의 밝기에 불균일을 발생시키는 원인이 된다.
따라서, 스핀트형 전계 방출 소자의 이러한 결점을 해소하기 위하여, 이른 바 에지형(edge-type) 전계 방출 소자가 제안되어 있다. 이 에지형 전계 방출 소자의 일 예에서는, 스핀트형 전계 방출 소자에서의 원추형 전자 방출부 대신, 지지 기판인 절연성 기판 상에 제1 절연층, 전자 방출층, 제2 절연층 및 게이트 전극을 순차로 적층하고 이 적층체에 개구부를 형성하며 이 개구부의 벽면에 노출된 전자 방출층의 단부(에지 또는 돌출부)를 일정 방법으로 개구부의 벽면으로부터 돌출시킨다.
전자 방출층의 단부를 개구부의 벽면으로부터 돌출시키는 방법으로는 통상 이방성(異方性) 에칭과 등방성(等方性) 에칭을 조합하여 상기 적층체를 가공하는 방법이 채택된다. 즉, 게이트 전극은 이방성 조건하, 게이트 전극 바로 아래의 제2 절연층은 등방적 조건하, 제2 절연층 바로 아래의 전자 방출층은 이방적 조건하, 전자 방출층 바로 아래의 제1 절연층은 등방적 조건하에서 각각 에칭함으로써, 제1 절연층 및 제2 절연층의 벽면을 게이트 전극의 단부나 전자 방출층의 단부에 비하여 ″후퇴″시킨다. 이러한 구성에 의하면, 게이트 전극의 단부로부터 전자 방출부의 단부까지의 거리는 주로 제2 절연층의 두께에 따르게 되고 이 거리의 제어는 스핀트형 전계 방출 소자의 경우에 비하여 훨씬 용이하다. 따라서, 큰 면적의 지지 기판 상에서도 전자 방출부의 전자 방출 특성을 균일화하는 것이 용이하게 되고 표시 장치 화상의 밝기도 균일화될 수 있다.
미국 특허 제5,214,317호 공보에는, 전자 방출층 상측뿐 아니라 하측에도 게이트 전극을 배설하여 전자 방출층에 더 강한 전계를 부여하는 것이 가능한 구조가 개시되어 있다. 즉, 도 18에 도시한 바와 같이, 기판(100) 상에 도전층(101), 제1 절연층(102), 하부 게이트 전극(103), 제2 절연층(104), 전자 방출층(105), 제3 절연층(106) 및 상부 게이트 전극(107)을 순차로 적층한 적층체에, 도전층(101)을 제외한 층을 관통하며 저면에 도전층(101)이 노출된 개구부(108)가 형성되어 있다. 그리고, 하부 게이트 전극(103), 전자 방출층(105) 및 상부 게이트 전극(107)에 소정의 전압을 인가함으로써 발생한 전계에 의하여 개구부(108)의 벽면으로부터 돌출된 전자 방출층(105)의 단부로부터 전자(e)가 방출되고, 방출된 전자(e)가 개구부(108) 외부로 도출된다. 전자 방출층(105)의 선단부는 등방성 에칭으로 두께를 감소시킴으로써 곡률 반경이 감소되어 있고, 이에 따라서 전자 방출 밀도가 증가된다.
그리고, 상부 게이트 전극(107), 전자 방출층(105) 및 하부 게이트 전극(103)에 대향 배치되어 있는 도전막(109)은 전자 방출층(105)으로부터 방출된 전자를 끌어당기기 위한 전극을 구성하고, 개구부(108) 저면에 노출되어 있는 도전층(101)은 표면 보호, 전위의 안정화, 절연 파괴나 노이즈의 방지를 목적으로 하여 형성되어 있다.
미국 특허 제5,214,317호에 개시된 에지형 전계 방출 소자에서는 전자 방출부를 구성하는 전자 방출층(105)을 대략 평판(층) 형상으로 형성할 수 있으며, 전술한 스핀트형 전계 방출 소자와 같이 전자 방출부를 3차원적으로 끝을 날카롭게 할 필요가 없으므로 스핀트형 전계 방출 소자와 비교하여 용이하게 제조할 수 있다.
또, 이러한 에지형 전계 방출 소자에서는, 게이트 전극(103 또는 107)의 단부로부터 전자 방출층(105)의 단부까지의 거리는 절연층(104 또는 106)의 두께로 대략 결정할 수 있으므로, 이 거리의 제어는 스핀트형 전계 방출 소자에 보다 훨씬 용이하며 이런 의미에서 스핀트형 전계 방출 소자의 결점은 상당히 해소되어 있다. 따라서, 큰 면적의 지지 기판 상에서도 전자 방출부의 전자 방출 특성을 균일화하는 것이 용이하게 되고 표시 장치의 화상의 밝기도 균일화될 수 있다.
전계 방출 소자에 관한 문제로, 전자 방출부의 전자 방출 특성의 불균일을 들 수 있다. 게이트 전극에 인가되는 전압과 전자 방출층에 인가되는 전압의 전위차(△V)가 일정 스레시홀드치(threshold) 전압 이상으로 되면, 전자 방출층의 단부로부터 전자가 방출되기 시작한다. 그리고, 게이트 전극에 인가되는 전압의 증가(즉, 전위차(△V)의 증가)에 따라, 전자 방출층 단부로부터의 전자의 방출에 의하여 생성되는 방출 전자 전류(I)가 급격하게 증가한다. 또, 방출 전자 전류(I)가 한계치(IMAX)를 넘으면 전자 방출층의 단부에 파괴가 발생한다.
전자 방출부는 캐소드 패널 상에 수십만 개부터 수억 개 단위로 동일 프로세스에 의하여 형성되지만 개개의 전계 방출 소자는 전자 현미경을 통하여 일견 동일한 듯이 관찰되어도 전계 방출 소자의 스레시홀드치 전압에는 불균일이 존재한다. 이와 같은 상태에서는 도 19 (B)의 V－I 곡선으로 도시한 바와 같이, 특성(D1, D2)을 나타내는 전계 방출 소자에는 과전류에 의하여 파괴가 발생한다. 한편, 특성(D3, D4)을 나타내는 전계 방출 소자에서는 전자가 방출된다. 그러나 특성(D5, D6)을 나타내는 전계 방출 소자에서는 전위차가 스레시홀드치 전압 이하이므로 전자 방출층 단부로부터의 전자의 방출이 개시되지 않는다. 그리고, 도 19 (A) 및 (B)에서 횡축은 전위차(△V)이고, 종축은 방출 전자 전류(I)이다. 이와 같이 전계 방출 소자의 스레시홀드치 전압에 불균일이 있으면, 비록 동일 전위차(△V0)인 경우에도 일부는 단부로부터 전자가 방출되는 전계 방출 소자와 단부로부터 전자가 방출되지 않는 전계 방출 소자가 존재하게 된다. 또, 실제로는 인접 라인간에서도 수 볼트 범위의 전위 불균일이 발생되고 있는 경우가 있어 나아가서는 라인간의 휘도 불균일의 원인이 되고 있다. 이 전위 불균일이나 스레시홀드치 전위 불균일은 전자 방출부의 미시적(微視的)인 표면 상태의 차이에 기인한다고 생각되고 있지만 원인은 반드시 확실한 것은 아니며, 현재의 제조 기술에서는 거의 불가피하게 발생하고 있다. 또, 시간 경과에 따라 전자 방출부의 전자 방출 특성이 불균일하게 된다는 문제도 있다. 이상의 결과로, 종래의 전계 방출 소자를 사용한 표시 장치에서는 화상을 선명하게 표시하는 것이 곤란하거나 또는 안정되게 화상을 표시할 수 없다.
따라서, 본 발명의 목적은 전자 방출 특성의 시간의 경과에 따른 변화를 억제하는 동시에, 복수 형성된 경우라도 균일한 전자 방출 특성을 나타내는 냉음극 전계 방출 소자 및 이러한 냉음극 전계 방출 소자가 조립된 냉음극 전계 방출 표시 장치를 제공함에 있다.
도 1은 발명의 실시예 1의 냉음극 전계 방출 표시 장치의 모식적인 일부 단면도이다.
도 2는 발명의 실시예 1의 냉음극 전계 방출 표시 장치의 개념도이다.
도 3은 개구부 근방에서의 발명의 실시예 1의 냉음극 전계 방출 소자의 분해 사시도이다.
도 4는 개구부 근방에서의 발명의 실시예 1의 냉음극 전계 방출 소자의 각 구성 요소의 배치를 모식적으로 도시한 도면이다.
도 5 (A) 및 5 (B)는 도 4의 선 A－A 및 선 B－B를 따른 발명의 실시예 1의 냉음극 전계 방출 소자의 모식적인 일부 단면도이다.
도 6 (A) 및 6 (B)는 도 4의 선 A－A 및 선 B－B를 따른 것과 동일한, 발명의 실시예 2의 냉음극 전계 방출 소자의 모식적인 일부 단면도이다.
도 7 (A) 및 7 (B)는 발명의 실시예 2의 냉음극 전계 방출 소자의 제조 프로세스를 설명하기 위한 지지 기판 등의 모식적인 일부 단면이다.
도 8 (A) 및 8 (B)는 도 7 (B)에 이어서, 발명의 실시예 2의 냉음극 전계 방출 소자의 제조 프로세스를 설명하기 위한 지지 기판 등의 모식적인 일부 단면이다.
도 9 (A) 및 9 (B)는 도 8 (B)에 이어서, 발명의 실시예 2의 냉음극 전계 방출 소자의 제조 프로세스를 설명하기 위한 지지 기판 등의 모식적인 일부 단면이다.
도 10 (A) 및 10 (B)는 도 9(B)에 이어서, 발명의 실시예 2의 냉음극 전계 방출 소자의 제조 프로세스를 설명하기 위한 지지 기판 등의 모식적인 일부 단면이다.
도 11은 개구부 근방에서의, 본 발명의 냉음극 전계 방출 소자의 변형 예에서의 각 구성 요소의 배치를 모식적으로 도시한 도면이다.
도 12는 개구부 근방에서의, 도 11에 도시한 본 발명의 냉음극 전계 방출 소자의 변형 예의 분해 사시도이다.
도 13은 개구부 근방에서의, 본 발명의 냉음극 전계 방출 소자의 다른 변형 예의 분해 사시도이다.
도 14는 개구부 근방에서의, 발명의 실시예 1의 냉음극 전계 방출 소자의 변형 예의 분해 사시도이다.
도 15는 도 4의 선 A－A에 따른 것과 동일한, 발명의 실시예 1의 냉음극 전계 방출 소자의 변형 예의 모식적인 일부 단면도이다.
도 16 (A) 및 16 (B)는 본 발명의 제1 양태에 의한 냉음극 전계 방출 소자의 변형 예의 모식적인 일부 단면도이다.
도 17 (A) 및 17 (B)는 본 발명의 제1 양태에 의한 냉음극 전계 방출 소자의 변형 예의 모식적인 일부 단면도이다.
도 18은 종래의 에지(edge)형 전계 방출 소자의 일 구성 예를 도시한 모식적인 일부 단면도이다.
도 19 (A) 및 19 (B)는 본 발명 및 종래 예의 냉음극 전계 방출 소자의 V－I 곡선을 모식적으로 도시한 도면이다.
〈도면의 주요부분에 대한 부호의 설명〉
10：캐소드 패널, 11：지지 기판, 12：제1 게이트 전극, 13：제1 절연층, 14：전자 방출층, 14A：전자 방출층의 단부, 15：제2 절연층, 16：제2 게이트 전극, 17：개구부, 17A, 17B, 17C：개구부의 일부, 18：레지스트 패턴, 18A：레지스트 개구부, 20：배선(配線), 21：절연막, 22：구멍부, 23：저항체층, 30：애노드 패널, 31：기판, 32：블랙 매트릭스, 33, 33R, 33G, 33B：형광체층, 34：애노드 전극, 35：필러, 40：제3 절연층, 41：제2 개구부, 42：포커스 전극, 51：가속 전원, 52：주사 회로, 53A, 53B：제어 회로
상기의 목적을 달성하기 위한 본 발명의 제1 양태에 의한 냉음극 전계 방출 소자(이하, 간단하게 ″본 발명의 제1 양태에 의한 전계 방출 소자″라고 부르는 경우가 있음)는 게이트 전극과 전자 방출층이 절연층을 개재하여 적층되는 동시에, 최소한 전자 방출층 및 절연층을 관통하는 개구부가 형성되어 이루어지고, 상기 전자 방출층은 개구부의 벽면으로부터 돌출된, 전자가 방출되는 단부를 가지고, 상기 전자 방출층은 저항체층을 통하여 전원에 접속되는 것을 특징으로 한다.
본 발명의 제1 양태에 의한 전계 방출 소자에서 게이트 전극은 제1 게이트 전극과 제2 게이트 전극으로 이루어지고, 전자 방출층은 제1 절연층 및 제2 절연층을 개재하여 제1 게이트 전극 및 제2 게이트 전극 사이에 끼워지도록 배치되어 있는 구성을 가지는 것이 바람직하고, 이에 따라서 제1 게이트 전극, 제2 게이트 전극 및 전자 방출층에 의한 전계 강도를 높일 수 있어 높은 전자 방출 효율을 달성할 수 있다. 또, 저항체층은 게이트 전극과 전자 방출층이 중복되는 중복 영역 이외의 영역에 형성되는 구성으로 하는 것이 바람직하고, 이에 따라서 전계가 발생하는 영역에 높은 유전률(誘電率)을 가지는 저항체층이 배치되지 않아 배선(配線) 용량(부유 용량)을 작게 할 수 있다.
상기의 목적을 달성하기 위한 본 발명의 제2 양태에 의한 냉음극 전계 방출 소자(이하, 간단하게 본 발명의 제2 양태에 의한 전계 방출 소자라고 하는 경우도 있음)는,
(A) 지지 기판 상에 형성된 제1 게이트 전극,
(B) 상기 지지 기판 및 상기 제1 게이트 전극 상에 형성된 제1 절연층,
(C) 상기 제1 절연층 상에 형성된 전자 방출층,
(D) 상기 제1 절연층 상에 형성된 배선,
(E) 상기 제1 절연층, 전자 방출층 및 배선 상에 형성된 제2 절연층,
(F) 상기 제2 절연층 상에 형성된 제2 게이트 전극, 및
(G) 상기 제2 게이트 전극, 상기 제2 절연층, 상기 전자 방출층 및 상기 제1 절연층을 관통하며 저부(底部)에 상기 제1 게이트 전극의 표면이 노출된 개구부
를 구비하고,
상기 전자 방출층은 상기 개구부의 벽면으로부터 돌출된, 전자가 방출되는 단부를 가지고,
상기 배선과 상기 전자 방출층은 저항체층에 의하여 전기적으로 접속되는 것을 특징으로 한다.
본 명세서 중의 ″돌출(돌출된)″이란 개구부에 의하여 형성되는 공간으로 향하는 방향, ″후퇴(후퇴된)″란 개구부에 의하여 형성되는 공간으로부터 멀어지는 방향을 표시하는 용어로 각각 사용한다.
본 발명의 제2 양태에 의한 전계 방출 소자에서,
상기 제1 게이트 전극은 제1 게이트 전극 연장부를 통하여 인접하는 전계 방출 소자를 구성하는 제1 게이트 전극과 접속되며 상기 제1 게이트 전극 연장부를 포함하는 상기 제1 게이트 전극의 평면 형상은 스트라이프(stripe) 형상이고,
상기 제2 게이트 전극은 제2 게이트 전극 연장부를 통하여 인접하는 전계 방출 소자를 구성하는 제2 게이트 전극과 접속되며 상기 제2 게이트 전극 연장부를 포함하는 상기 제2 게이트 전극의 평면 형상은 스트라이프 형상이고,
상기 배선의 평면 외형 형상은 대략 스트라이프 형상이고,
상기 제1 게이트 전극 및 상기 제1 게이트 전극 연장부, 상기 배선, 상기 제2 게이트 전극 및 상기 제2 게이트 전극 연장부 중, 2개의 부재는 제1 방향으로 연장되며 나머지는 제1 방향과 상이한 제2 방향으로 연장되고,
상기 지지 기판의 법선(法線) 방향으로부터 보았을 때, 상기 제1 게이트 전극과 상기 전자 방출층과 상기 제2 게이트 전극이 중복되는 중복 영역 이외의 영역에 상기 저항체층이 형성되는 구성으로 하는 것이 바람직하고, 이에 따라서 전계가 발생하는 영역에 높은 유전률을 가지는 저항체층이 배치되지 않아 배선 용량(부유 용량)을 작게 할 수 있다.
여기에서, 제1 게이트 전극 연장부를 가지는 제1 게이트 전극(이하 이들을 총칭하여 ″스트라이프 형상의 제1 게이트 전극″이라고 하는 경우가 있음), 배선, 제2 게이트 전극 연장부를 가지는 제2 게이트 전극(이하 이들을 총칭하여 ″스트라이프 형상의 제2 게이트 전극″이라고 하는 경우가 있음) 중 2개의 부재가 함께 제1 방향으로 연장되며 나머지는 제1 방향과는 상이한 제2 방향으로 연장되는 형태는,
(1) 스트라이프 형상의 제1 게이트 전극과 스트라이프 형상의 제2 게이트 전극이 함께 제1 방향으로 연장되고, 배선이 제1 방향과 상이한 제2 방향으로 연장되는 형태
(2) 스트라이프 형상의 제1 게이트 전극과 배선이 함께 제1 방향으로 연장되고, 스트라이프 형상의 제2 게이트 전극은 제1 방향과 상이한 제2 방향으로 연장되는 형태
(3) 배선과 스트라이프 형상의 제2 게이트 전극이 함께 제1 방향으로 연장되고, 스트라이프 형상의 제1 게이트 전극은 제1 방향과 상이한 제2 방향으로 연장되는 형태
의 3형태를 포함한다.
제1 방향과 제2 방향은 효과적으로 중복 영역을 형성할 수 있는 한 서로 어떠한 각도를 이루고 있어도 되지만, 전계 방출 소자의 집적 밀도를 고려하면 직교하는 것이 가장 바람직하다.
이 경우, 전자 방출층의 평면 형상은 섬(island) 형상이고 배선은 전자 방출층을 둘러싸도록 구성할 수 있다. 또한, 저항체층은 전자 방출층 상, 배선 상 및 제1 절연층 상에 형성되도록 구성하는 것이 바람직하다.
본 발명의 제2 양태에 의한 전계 방출 소자에서는, 제2 절연층 및 제2 게이트 전극 상에 형성된 제3 절연층 및 제3 절연층 상에 형성된 포커스 전극을 더 구비하고 제3 절연층에는 상기 개구부에 연통하는 제2 개구부가 형성되도록 구성할 수도 있다. 이 경우, 포커스 전극과 전자 방출층은 전기적으로 접속되어 있는 것이 바람직하다.
포커스 전극은 본 발명의 전계 방출 소자가 냉음극 전계 방출 표시 장치에 조립된 경우에, 애노드 전극을 향하여 이동하는 전자의 트랙 및 궤도를 수속(收束)시키고, 이로 인하여 휘도의 향상이나 목표하지 않은 애노드 전극으로의 전자의 충돌 방지를 가능하게 하기 위한 전극이며, 캐소드 패널과 애노드 패널 사이의 거리가 비교적 긴 표시 장치인 경우에 특히 유효한 전극이다. 포커스 전극은 반드시 전계 방출 소자마다 배설할 필요는 없으며, 예를 들면 전계 방출 소자의 소정의 배열 방향을 따라 배설함으로써, 복수의 전계 방출 소자에 공통의 수속 효과를 미칠 수도 있다. 따라서, 제3 절연층에 형성되는 제2 개구부는 반드시 포커스 전극을 구성하는 재료층에 형성되어 있을 필요는 없다. 그리고, 포커스 전극의 전위는 통상 전자 방출층의 전위와 근사하거나 또는 동일하므로, 포커스 전극의 단부가 제2 개구부 내부를 향하여 돌출되어 있으면, 포커스 전극으로부터 제1 게이트 전극이나 제2 게이트 전극으로 향하여 전자 방출이 발생할 우려가 있다. 따라서, 포커스 전극은 제2 개구부 내로 돌출하지 않도록 배설되는 것이 특히 바람직하다. 또, 제2 게이트 전극의 선단부를 개구부 및 제2 개구부 내부로 돌출시키는 것이, 전계 강도를 높이는 관점에서 바람직하다. 제2 개구부의 평면 형상은 포커스 전극의 구성에 따라 개구부의 평면 형상과 합동이거나 또는 서로 유사하도록 해도 되며 상이해도 된다.
저항체층은 각 전계 방출 소자의 전자 방출 특성의 변화나 편차를 감소시키는 역할을 한다. 본 발명의 제1 또는 제2 양태에 의한 전계 방출 소자에서는 저항체층의 전기 저항치가 1×105∼5×107Ω, 바람직하게는 1×105∼1×107Ω, 더 바람직하게는 1㏁∼수 ㏁인 것이 바람직하다. 이것은 1㎂의 전류에 대하여 예를 들면 1 볼트∼수 볼트의 전압 강하를 기대할 수 있는 값이다. 저항체층을 구성하는 재료로, 아몰퍼스 실리콘 등의 반도체 재료, 산화탄탈 등의 산화물, 질화탄탈 등의 질화물, 탄화물을 포함한다. 또, 본 발명의 제1 또는 제2 양태에 의한 전계 방출 소자에서는 전기 저항률이 열 변화에 의한 영향을 잘 받지 않고 전기 저항률의 온도 변화가 작은 재료로 저항체층을 구성하는 것이 바람직하고, 구체적으로는 저항체층의 전기 저항률 온도 계수(α)는 ±100ppm／℃ 이하인 것이 바람직하다. 이러한 저항체층을 구성하는 재료로 질화탄탈(TaN), 탄화규소(SiC) 등의 탄화물을 포함한다. 저항체층은 단층으로 구성하거나 복수 층으로 구성해도 된다. 적절한 전기 저항률 온도 계수(α)를 가지는 재료를 조합하여 복수 층으로 저항체층을 구성하면, 원하는 전기 저항치를 가지고, 또한 원하는 전기 저항률 온도 계수(α)를 가지는 저항체층을 용이하게 형성할 수 있다. 그리고, T0℃(예를 들면 0℃)에서의 전기 저항률을 ρ0, T℃에서의 전기 저항률을 ρ로 했을 때 전기 저항률 온도 계수(α)는 다음의 식으로 표시할 수 있다.
α=(ρ－ρ0)／{ρ0(T－T0)}×106ppm／℃
여기에서, 전계 방출 소자를 제조할 때 저항체층이 바래지는 최고 온도(예를 들면 550℃)를 ″T℃″로 한다.
예를 들면, 본 발명의 제2 양태에 의한 전계 방출 소자에서 저항체층과 전자 방출층 및 배선의 접속은 반도체 장치의 제조 분야에서의 일반적인 다층 배선의 접속과 마찬가지로, 제1 절연층, 전자 방출층 및 배선 상에 절연막을 형성하고, 이러한 절연막에 형성된 접속 구멍을 형성하여 행하는 것도 가능하지만, 전자 방출층 표면으로부터 제1 절연층 표면을 거쳐 배선 표면에 도달하도록 행할 수도 있다. 제1 절연층의 표면 상에서 전자 방출층과 배선을 저항체층에 의하여 직접적으로 접속하는 구성으로 하면, 전자 방출층 상에 새롭게 절연막을 형성할 필요도, 접속 구멍 형성용 구멍을 형성할 필요도 없다. 따라서, 전계 방출 소자의 제조 프로세스를 대폭 간략화할 수 있을 뿐 아니라, 접속에 필요한 스페이스도 감소되어 집적도를 높이는 관점에서도 바람직하다.
이와 같이 저항체층이 배선 표면으로부터 제1 절연층 표면을 거쳐 전자 방출층 표면에 도달하도록 형성되어 있는 것, 즉 저항체층을 전자 방출층, 배선 및 제1 절연층 상에 형성한다는 것은, 제조 프로세스의 관점에서 보면 배선과 전자 방출층과 제1 절연층 상에서 저항체층을 바로 패터닝해야 한다는 것을 의미한다. 이러한 패터닝을 예를 들면 에칭법으로 행하기 위해서는 저항체층의 재료로, 특정 에칭 종류에 대한 에칭 속도가 전자 방출층이나 배선, 제1 절연층보다 빠른 재료로 이루어지는 재료를 선택하는 것이 필요하다. 여기에서, ″특정 에칭 종류″란 저항체층을 에칭하기 위한 에칭 종류를 의미한다. 예를 들면, 제1 절연층의 재료로 산화실리콘(SiO2), 전자 방출층 및 배선의 재료로 텅스텐(W), 저항체층의 재료로 아몰퍼스 실리콘을 각각 선택한 경우, 드라이 에칭의 에칭 종류로 불소계 에칭 종류나 염소계 에칭 종류를 사용하면, 언더코트(undercoat)인 전자 방출층, 배선 및 제1 절연층에 대하여 높은 선택비를 유지하면서 저항체층을 에칭하여 원하는 형상으로 패터닝할 수 있다. 그 외의 다른 방법으로, 저항 페이스트를 사용하여 스크린 인쇄법에 의하여 저항체층을 형성하는 것도 가능하며, 증착법, 스퍼터링(sputtering)법, CVD법, 이온 플랫팅(ion-plating)법 등, 통상의 박막 제작 프로세스를 이용하여 형성하는 것도 가능하다.
상기의 목적을 달성하기 위한 본 발명의 냉음극 전계 방출 표시 장치(이하 간단히 ″표시 장치″라고 부르는 경우가 있음)는,
복수의 화소로 구성되고,
각 화소는 냉음극 전계 방출 소자 및 상기 냉음극 전계 방출 소자에 대향하여 기판 상에 형성된 애노드 전극 및 형광체층으로 구성된 냉음극 전계 방출 표시 장치로서,
각 냉음극 전계 방출 소자는,
(A) 지지 기판 상에 형성된 제1 게이트 전극,
(B) 상기 지지 기판 및 상기 제1 게이트 전극 상에 형성된 제1 절연층,
(C) 상기 제1 절연층 상에 형성된 전자 방출층,
(D) 상기 제1 절연층 상에 형성된 배선,
(E) 상기 제1 절연층, 상기 전자 방출층 및 상기 배선 상에 형성된 제2 절연층,
(F) 상기 제2 절연층 상에 형성된 제2 게이트 전극, 및
(G) 상기 제2 게이트 전극, 상기 제2 절연층, 상기 전자 방출층 및 상기 제1 절연층을 관통하며 저부에 상기 제1 게이트 전극의 표면이 노출된 개구부
를 구비하고,
상기 전자 방출층은 상기 개구부의 벽면으로부터 돌출된, 전자가 방출되는 단부를 가지고,
상기 배선과 상기 전자 방출층은 저항체층과 전기적으로 접속되는 것을 특징으로 한다.
본 발명의 표시 장치에서의 냉음극 전계 방출 소자로는 전술한 본 발명의 제2 양태에 의한 전계 방출 소자의 각종 형태와 구성 전부를 포함할 수 있다.
본 발명의 표시 장치에서는 1개의 전계 방출 소자에 의하여 1화소를 구성하거나 복수의 전계 방출 소자에 의하여 1화소를 구성해도 된다.
본 발명에서는 종래의 스핀트형 전계 방출 소자와 같이 개구부의 평면 형상을 원형으로 해도 되지만, 개구부의 벽면을 따라 전자 방출층(즉, 개구부의 벽면으로부터 돌출된 전자 방출층의 단부)을 형성할 수 있는 에지형 전계 방출 소자의 구조상, 개구부의 평면 형상을 원형 이외에도 타원, N은 3이상의 정수인 N변을 가지는 다각형 등을 포함한다. N변을 가지는 다각형은 정다각형이 아니라도 되고, 또 그 정점은 둥글게 되어 있어도 된다. 일 예로 개구부의 형상을 종횡비가 큰 직사각형 또는 홈형으로 하고, 직사각형의 길이 방향을 따라 개구부의 벽면으로부터 단부가 돌출된 전자 방출층을 배치할 수 있다.
그리고, 본 발명의 제2 양태에 의한 전계 방출 소자에서 개구부의 벽면으로부터 전자 방출층의 단부를 돌출시키기 위해서는, 개구부를 형성한 후 제1 절연층 및 제2 절연층을 등방적 조건하에서 에칭하면 된다. 또는 다른 방법으로, 제2 절연층을 관통하는 개구부를 형성한 후 제2 절연층을 등방적 조건하에서 에칭하고, 제1 절연층을 관통하는 개구부를 형성한 후 제1 절연층을 등방적 조건하에서 에칭하면 된다. 이렇게 하여 전자 방출층의 단부가 제1 절연층의 개구부 형성면 및 제2 절연층의 개구부 형성면으로부터 돌출하게 되고, 제1 게이트 전극 및 제2 게이트 전극에 의하여 개구부 내에 형성되는 전계를 전자 방출층의 단부에 집중시켜 효과적으로 전자 방출을 행하게 하는 것이 가능하게 된다. 등방적인 에칭은 전형적으로, 웨트 에칭 또는 라디컬(radical)이 주 에칭 종류가 되는 드라이 에칭 조건하에서 행할 수 있다. 이때의 전자 방출층 단부의 길이, 즉 제1 절연층 및 제2 절연층의 후퇴량은 에칭 시간의 조정에 따라 제어할 수 있다.
본 발명에서는 게이트 전극(또는, 제1 게이트 전극 및 제2 게이트 전극) 또는 포커스 전극을 구성하는 재료로 텅스텐(W), 니오브(Nb), 탄탈(Ta), 몰리브덴(Mo), 크롬(Cr), 알루미늄(Al), 동(Cu) 등의 금속, 이들 금속을 함유하는 합금, 이들 금속의 화합물 중 하나, 또는 실리콘(Si) 등의 반도체를 포함한다. 그리고, 이들 전극을 구성하는 재료를 동일 재료로 하거나 동종의 재료로 해도 되고 이종의 재료로 해도 된다. 이들 전극의 형성 방법으로 증착법, 스퍼터링법, CVD법, 이온 플랫팅법, 인쇄법, 도금법 등, 통상의 박막 제작 프로세스를 이용할 수 있다.
전자 방출층은 전형적으로는 텅스텐(W), 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo), 크롬(Cr), 니오브(Nb), 이들 금속을 함유하는 합금, 이들 금속의 화합물 중 하나(예를 들면 TiN 등의 질화물이나 WSi2, MoSi2, TiSi2, TaSi2등의 규화물), 또는 다이아몬드 등의 반도체로 구성할 수 있다. 전자 방출층의 형성 방법으로 증착법, 스퍼터링법, CVD법, 이온 플랫팅법, 인쇄법, 도금법 등, 통상의 박막 제작 프로세스를 이용할 수 있다. 전자 방출층의 두께는 대략 0.05∼0.5㎛, 바람직하게는 0.1∼0.3㎛이며 이러한 범위에 한정되는 것은 아니다.
본 발명에서는 지지 기판 또는 기판은 최소한 표면이 절연성을 가지는 재료로 구성되어 있어도 되고, 글래스 기판, 표면에 절연막이 형성된 글래스 기판, 석영 기판, 표면에 절연막이 형성된 석영 기판, 표면에 절연막이 형성된 반도체 기판을 들 수 있다. 냉음극 전계 방출 표시 장치의 구성에 따라서는 기판에는 투명성이 요구되는 경우가 있다.
절연층, 제1 절연층, 제2 절연층 또는 제3 절연층의 재료로는 SiO2, SiN, SiON, 글래스-페이스트 경화물을 단독 또는 적당하게 적층하여 사용할 수 있다. 절연층의 형성에는 CVD법, 도포법, 스퍼터링법 또는 인쇄법 등의 공지의 프로세스를 이용할 수 있다.
본 발명에서 전자 방출층은 저항체층을 통하여 전원에 접속되거나, 또는 배선과 전자 방출층이 저항체층을 통하여 전기적으로 접속되어 있다. 따라서, 저항체층이 없는 경우와 비교하여 도 19 (A)의 V－I 곡선으로 표시한 바와 같이, V－I 곡선의 직선부 경사가 완만하게 된다. 즉, 특성(D1∼D6)을 나타내는 전계 방출 소자 모두가 전위차(△V0)에서 전자가 방출되고, 또한 과전류에 의하여 파괴가 발생되지 않는다. 이와 같이 전계 방출 소자의 스레시홀드치 전위에 불균일이 있어도 동일 전위차(△V0)에서 모든 전계 방출 소자의 단부로부터 전자를 방출시킬 수 있다.
또, 일부 전계 방출 소자로부터 방출되는 전자가 많아지면, 저항체층에서의 전압 강하가 커진다. 그 결과, 게이트 전극과 전자 방출층 사이의 전위차가 작아지고 전자 방출층의 단부로부터 방출되는 전자 수가 억제된다. 한편, 일부 전계 방출 소자로부터 방출되는 전자가 적어지면, 저항체층에서의 전압 강하가 작아진다. 그 결과, 게이트 전극과 전자 방출층 사이의 전위차가 커지고 전자 방출층의 단부로부터 방출되는 전자의 수가 증가한다.
이상과 같이, 저항체층을 형성함으로써 저항체층은 각 전계 방출 소자의 전자 방출 특성의 변화 또는 편차를 감소시킨다. 또, 전계 방출 소자의 전자 방출층에 일정의 전압을 인가하고 있는 경우에도 전자 방출층에서 흐르는 전류에 변동이 생기는 경우가 있다. 이와 같은 경우에도 저항체층을 형성함으로써 전자 방출층에서 흐르는 전류의 변동을 억제할 수 있다.
그리고, 전기 저항률이 열 변화에 의한 영향을 잘 받지 않고 전기 저항률의 온도 변화가 작은 재료, 예를 들면 전기 저항률 온도 계수(α)가 ±100pm／℃ 이하인 재료로 저항체층을 구성하면, 더 우수한 전자 방출 특성을 가지는 냉음극 전계 방출 소자 또는 냉음극 전계 방출 표시 장치를 얻을 수 있다.
실시예 1
실시예 1은 본 발명의 제1 양태 및 제2 양태에 의한 전계 방출 소자 및 표시 장치에 관한 것이다. 실시예 1의 표시 장치의 모식적인 일부 단면도를 도 1에 도시하고, 개념도를 도 2에 도시한다. 또 개구부 근방에서의 전계 방출 소자의 분해 사시도를 도 3에 도시하고, 개구부 근방에서의 전계 방출 소자의 각 구성 요소의 배치를 모식적으로 도 4에 도시하고, 도 4의 선 A－A 및 선 B－B를 따른 전계 방출 소자의 모식적인 일부 단면도를 도 5의 (A) 및 (B)에 도시한다. 그리고, 도 3 및 도 4에서는 도시의 편의상 지지 기판 및 모든 절연층을 생략한다.
실시예 1의 전계 방출 소자는 예를 들면 글래스 기판으로 이루어지는 지지 기판(11), 제1 게이트 전극(12), 제1 절연층(13), 전자 방출층(14), 배선(20), 제2 절연층(15), 제2 게이트 전극(16) 및 개구부(17)를 구비하고 있다. 제1 게이트 전극(12)은 지지 기판(11) 상에 형성되어 있고, 제1 절연층(13)은 지지 기판(11) 및 제1 게이트 전극(12) 상에 형성되어 있다. 전자 방출층(14) 및 배선(20)은 제1 절연층(13) 상에 형성되어 있다. 또, 제2 절연층(15)은 제1 절연층(13), 전자 방출층(14) 및 배선(20) 상에 형성되어 있고, 제2 게이트 전극(16)은 제2 절연층(15) 상에 형성되어 있다. 개구부(17)는 제2 게이트 전극(16), 제2 절연층(15), 전자 방출층(14) 및 제1 절연층(13)을 관통하고 있으며 그 저부에는 제1 게이트 전극(12) 표면이 노출되어 있다. 그리고, 개구부(17)의 벽면으로부터 돌출된 전자 방출층(14)의 단부(14A)로부터 전자가 방출된다. 개구부(17)의 평면 형상은 대략 직사각형 형상이다.
또는 다른 방법으로, 실시예 1의 전계 방출 소자는 게이트 전극과 전자 방출층(14)이 절연층을 개재하여 적층되는 동시에, 최소한 전자 방출층(14) 및 절연층을 관통하는 개구부(17)가 형성되어 이루어지고, 전자 방출층(14)은 개구부(17)의 벽면으로부터 돌출된, 전자가 방출되는 단부(14A)를 가진다. 그리고, 실시예 1에서는 전자 방출층(14)이 저항체층(23)을 통하여 전원(예를 들면, 주사(走査) 회로)에 접속되어 있다. 그리고, 게이트 전극은 제1 게이트 전극(12)과 제2 게이트 전극(16)으로 이루어지고, 전자 방출층(14)은 제1 절연층(13) 및 제2 절연층(15)을 통하여 제1 게이트 전극(12) 및 제2 게이트 전극(16)에 사이에 끼워지도록 배치되어 있다.
전자 방출층(14)의 단부(14A)는 전자 방출부로서 기능하는 부위이며 끝이 날카롭게 되어 있다. 구체적으로는 개구부(17)의 벽면으로부터 돌출된 전자 방출층(14)의 단부(14A)의 두께는 선단을 향하여, 또한 개구부(17)의 상단 측으로부터 하부 측을 향하여 감소하고 있다. 또, 제2 게이트 전극(16)의 선단부(에지)는 제2 절연층(15)으로부터 돌출되어 있다. 즉, 제1 절연층(13)에 형성된 개구부(17)의 상단부는 전자 방출층(14)의 단부(14A)보다 후퇴되어 있다. 또, 제2 절연층(15)에 형성된 개구부(17)의 하단부는 전자 방출층(14)의 단부(14A)보다 후퇴되어 있고, 제2 절연층(15)에 형성된 개구부(17)의 상단부는 제2 게이트 전극(16)의 선단부보다 후퇴되어 있다. 바꿔 말하면, 전자 방출층(14)에 형성된 개구부는 제1 절연층(13)에 형성된 개구부 및 제2 절연층(15)에 형성된 개구부보다 작은 개구 치수를 가지고, 제2 게이트 전극(16)에 형성된 개구부는 제2 절연층(15)에 형성된 개구부보다 작은 개구 치수를 가진다.
제1 게이트 전극(12) 및 제2 게이트 전극(16)은 도 5 (A) 및 (B)의 지면(紙面) 수직 방향(표시 장치의 행(行) 방향)으로 스트라이프 형상으로 연장되어 있고, 인접하는 전계 방출 소자의 제1 게이트 전극(12) 및 제2 게이트 전극(16)이 공통이다. 즉, 복수 개의 전계 방출 소자의 제1 게이트 전극(12)은 제1 게이트 전극 연장부(12A)를 통하여 서로 전기적으로 접속되고, 복수 개의 전계 방출 소자의 제2 게이트 전극(16)은 제2 게이트 전극 연장부(16A)를 통하여 서로 전기적으로 접속되어 있다. 또, 배선(20)은 도 5 (A) 및 (B)의 지면 측면 방향(표시 장치의 열(列) 방향)으로 스트라이프 형상으로 연장되어 있고, 인접하는 전계 방출 소자의 전자 방출층(14)을 접속시키고 있다. 즉, 복수 개의 전계 방출 소자의 전자 방출층(14)은 서로 전기적으로 배선(20)에 의하여 접속되어 있다. 스트라이프 형상의 제1 게이트 전극(12) 및 스트라이프 형상의 제2 게이트 전극(16)은 동일한 제1 방향(도면에서는 Y방향)으로 평행하게 연장되어 있고, 배선(20)은 제2 방향(도면에서는 X방향)으로 연장되어 있다. 즉, 스트라이프 형상의 제1 게이트 전극(12) 및 스트라이프 형상의 제2 게이트 전극(16)은 배선(20)과 서로 직교하는 방향으로 연장되어 있다. 그리고, 도 4에서는 스트라이프 형상의 제2 게이트 전극(16)의 하방에 형성되어 있는 스트라이프 형상의 제1 게이트 전극(12)의 도시를 생략하였다.
전자 방출층(14)은 제1 게이트 전극(12)과 제2 게이트 전극(16) 사이에 끼워져 있다. 전자 방출층(14)과 제1 게이트 전극(12)과 제2 게이트 전극(16)이 겹치는 부분이 중복 영역이고, 도 4에서는 화살표로 표시한 X방향과 Y방향이 교차하는 직사각형의 영역이 중복 영역이 된다.
전기 저항치가 105∼107Ω으로 되도록 불순물이 함유된 아몰퍼스 실리콘으로 이루어지는 저항체층(23)을 통하여 배선(20)과 전자 방출층(14)은 서로 전기적으로 접속되어 있다. 그리고, 이 아몰퍼스 실리콘의 전기 저항률 온도 계수(α)는 약 30ppm／℃이다. 그리고, 지지 기판(11)의 법선 방향으로부터 보았을 때 제1 게이트 전극(12)과 전자 방출층(14)과 제2 게이트 전극(16)이 중복되는 중복 영역 이외의 영역에 저항체층(23)이 형성되어 있다. 또한 중복 영역 이외의 영역을 편의상 외부 영역이라고 한다. 그러므로, 제1 게이트 전극(12)과 배선 및 제2 게이트 전극(16)과 배선(20) 사이의 용량(부유 용량)이 증대되지 않는다. 그 결과, 전계 방출 소자를 비교적 작은 배선 용량으로 구동하는 것이 가능하게 되고, 전계 방출 소자에서 구동 신호의 지연이라는 배선 용량의 증대에 기인하는 문제를 확실하게 방지할 수 있으며, 표시 장치의 전기 회로의 부담이 증가하지도 않고, 또 표시 장치의 면 내의 균일성 및 화질이 열화되는 문제도 없다.
전자 방출층(14)은 중복 영역에 위치하는 섬 형상의 직사각형 형상을 가지며 개구부(17)를 둘러싸고 있다. 또한, 배선(20)은 전자 방출층(14)을 둘러싸고 있다. 실시예 1의 전계 방출 소자에서는 병렬된 3개의 전자 방출층(14)이 1조(組)로 배선(20)에 의하여 둘러싸여 있지만, 배선(20)에 의하여 둘러싸인 전자 방출층(14)의 형상이나 수는 이에 한정되지 않는다. 도 5 (A)에 도시한 바와 같이 전자 방출층(14) 상 및 배선(20) 상, 더 구체적으로는 전자 방출층(14) 상, 배선(20) 상 및 제1 절연층(13) 상에 절연막(21)이 형성되어 있다. 또, 절연막(21) 상에는 저항체층(23)이 형성되어 있다. 전자 방출층(14) 및 배선(20) 상방의 절연막(21)에는 구멍부(22)가 형성되고, 이 구멍부(22)에 저항체층(23)이 매립되어 있다. 그리고, 절연막(21)의 구성 재료는 제1 절연층(13) 또는 제2 절연층(15)과 동일한 구성 재료 예를 들면 SiO2라도 되지만, 내습성 등의 특성을 고려하여 예를 들면 SiN을 이용하는 것이 바람직하다. 다만, SiN와 같이 SiO2와는 에칭 특성이 상이한 재료를 사용하는 경우에는, 도시한 바와 같이 개구부(17)의 형성 예정 영역을 피하여 패터닝을 행하여 개구부(17) 벽면의 후퇴나 전자 방출층(14)의 단부를 날카롭게 하는 것을 원하는 대로 행할 수 있도록 할 필요가 있다. 외부 영역에서는 도 5 (B)에 도시한 바와 같이 절연막(21)을 특별히 패터닝할 필요는 없다.
실시예 1의 표시 장치는 도 1에 도시한 바와 같이, 복수의 화소를 가진다. 각 화소는 전술한 1개 또는 복수의 전계 방출 소자와, 전계 방출 소자에 대향 배치되어 기판(31) 상에 배설된 애노드 전극(34) 및 형광체층(33R, 33G, 33B)으로 이루어진다. 애노드 전극(34)은 알루미늄으로 이루어지고, 투명한 글래스로 이루어지는 기판(31) 상에 스트라이프 형상의 패턴으로 이루어지며 교호(交互)로 형성된 형광체층(33R, 33G, 33B)을 피복하도록 형성되어 있다. 그리고, 형광체층(33R)은 적색을 발광하는 형광체층이고, 형광체층(33G)은 녹색을 발광하는 형광체층이고, 형광체층(33B)은 청색을 발광하는 형광체층이다. 이들 형광체층(33R, 33G, 33B) 사이는 카본 등의 광 흡수성 재료로 이루어지는 블랙 매트릭스(32)로 매립되어 있어 표시되는 화상의 색 혼합이 방지되어 있다. 그리고, 이하에서는 설명의 간소화를 위하여 이들 형광체층(33R, 33G, 33B)을 총칭하여 간단히 형광체층(33)이라고 한다. 전계 방출 소자를 구성하는 개구부(17)는 형광체층(33)에 대향하여 매트릭스 형상으로 형성되어 있다. 기판(31) 상에서의 형광체층(33)과 애노드 전극(34)의 적층 순서를 상기한 것과 반대로 해도 상관없지만, 이 경우에는 표시 장치의 관찰면 측으로부터 보아 애노드 전극(34)이 형광체층(33) 앞에 위치하므로, 애노드 전극(34)을 ITO(인듐-주석 산화물) 등의 투명 도전 재료로 구성할 필요가 있다. 또, 각 화소는 개구부(17)가 1개 또는 복수 개 조합되어 구성되어 있다. 그리고, 참조 번호 35(도2 참조)는 필러(pillar)이고, 캐소드 패널(10)과 애노드 패널(30) 사이를 소정의 간격으로 유지한다.
실제 표시 장치의 구성에서 전계 방출 소자는 캐소드 패널(10)의 구성 요소이고 애노드 전극(34) 및 형광체층(33)은 애노드 패널(30)의 구성 요소이다. 그리고, 이들 캐소드 패널(10)과 애노드 패널(30)이 프레임(미도시) 및 프릿 글래스(frit glass)(미도시)를 통하여 접합되고 이들 패널과 프레임에 둘러싸인 공간이 고도의 진공으로 배기되어 있다. 제1 게이트 전극(12)과 제2 게이트 전극(16), 구체적으로는 제1 게이트 전극 연장부(12A)와 제2 게이트 전극 연장부(16A)는 각각 표시 장치의 행 방향의 단부에서, 제어 회로(53A, 53B)에 접속되어 있다. 한편, 배선(20)은 표시 장치의 열 방향의 단부에서 주사 회로(52)(전원에 상당함)에 접속되어 있다.
전자 방출층(14)에는 주사 회로(52)로부터 배선(20) 및 저항체층(23)을 통하여 상대적으로 부전압(負電壓)(예를 들면 0V)이 인가된다. 또, 제1 게이트 전극(12)에는 제어 회로(53A)로부터 상대적으로 정전압(正電壓)(예를 들면 50∼80V 정도의 펄스상의 신호 전압)이 인가되고, 제2 게이트 전극(16)에는 제어 회로(53B)로부터 정전압(예를 들면 30V)이 인가되고, 애노드 전극(34)에는 제1 게이트 전극 및 제2 게이트 전극(16)보다 더 높은 정전압(예를 들면 0.3∼10kv)이 가속 전원(51)으로부터 인가된다. 표시 장치에서 표시를 행하는 경우, 제어 회로(53A, 53B)에는 비디오 신호, 주사 회로(52)에는 주사 신호가 입력된다. 제1 게이트 전극(12), 제2 게이트 전극(16)과 전자 방출층(14)에 전압을 인가했을 때 전계가 발생하고 발생하는 전계에 의하여, 전자 방출층(14)의 단부(14A)로부터 전자가 방출된다. 방출된 전자는 제1 게이트 전극(12)과 제2 게이트 전극(16)에 인가되는 전압에 의하여 직접 애노드 전극(34)에 끌어당겨진다. 또는 다른 방법으로, 방출된 전자는 제1 게이트 전극(12)에 끌어당겨지고 제1 게이트 전극(12)과 충돌하여 제1 게이트 전극(12)에서 반사(反射) 전자 및／또는 2차 전자가 생성된다. 이러한 반사 전자 및／또는 2차 전자가 애노드 전극(34)에 끌어당겨진다. 이렇게 하여 매트릭스상으로 배치된 전계 방출 소자를 순차 구동함으로써, 화소를 구성하는 형광체층(33)을 순차 발광시킬 수 있어 원하는 화상을 표시할 수 있다.
이상과 같이 전계 방출 소자에서 전자 방출층(14)은 저항체층(23)을 통하여 전원에 접속되거나 또는 배선(20)과 전자 방출층(14)은 저항체층(23)을 통하여 전기적으로 접속되어 있으므로, 전계 방출 소자는 항상 안정된 전자 방출 특성을 나타낸다. 따라서, 전계 방출 소자의 전자 방출 특성이 시간의 경과에 따라 변화하는 것을 방지할 수 있고, 항상 원하는 양의 전자를 방출하는 것이 가능하게 된다.
실시예 2
실시예 2는 실시예 1의 변형이다. 실시예 2의 전계 방출 소자 및 표시 장치가 실시예1과 상이한 점은 절연막(21)이 생략되고, 저항체층(23)이 절연막(21) 상에 형성되지 않고 전자 방출층(14), 배선(20) 및 제1 절연층(13) 상에 형성되어 있는 점에 있다. 도 6 (A) 및 (B)에 도 4의 선 A－A 및 선 B－B에 따른 것과 동일한 전계 방출 소자의 모식적인 일부 단면도를 도시한다.
저항체층(23)은 도 6 (A) 및 (B)로부터 명확히 나타난 바와 같이, 전자 방출층(14)과 배선(20) 상에 직접 패터닝되어 있다. 전자 방출층(14)과 배선(20) 사이에는 제1 절연층(13)이 노출되어 있고(도 6 (A)를 참조), 저항체층(23)은 제1 절연층(13) 표면 상 및 전자 방출층(14)과 배선(20) 상에 형성되어 있다. 이와 같은 형태에 의한 접속은 절연막(21)에 형성된 접속 구멍을 통한 접속보다 적은 공정수로 달성할 수 있고, 또 접속 길이를 단축하여 전계 방출 소자의 미세화나 고집적화에 공헌할 수 있는 등의 이점을 가져온다. 그 외의 구성은 실시예 1과 동일하므로 상세한 설명은 생략한다.
실시예 2의 전계 방출 소자의 제조 방법을 도 7 (A), 7 (B), 8 (A), 8 (B), 9 (A), 9 (B), 10 (A), 10 (B)를 참조하여 이하에 설명한다. 그리고, 이들 도면에서는 중복 영역을 포함하는 단면만을 대표하여 도시한다.
[공정－100]
도 7 (A)에 도시한 바와 같이 예를 들면 글래스 기판으로 이루어지는 지지 기판(11) 상에 스퍼터링법에 의하여 두께 0.05∼0.3㎛ 정도의 텅스텐 막을 형성하고, 종래의 리소그래피(lithography) 기술 및 드라이 에칭 기술에 따라 텅스텐 막을 패터닝하고, 제1 게이트 전극(12) 및 제1 게이트 전극 연장부(12A)(도 7 (A)에는 미도시)를 형성한다. 제1 게이트 전극 연장부(12A)를 포함하는 제1 게이트 전극(12)은 Y방향으로 연장되어 있다.
[공정－110]
다음에, 도 7 (B)에 도시한 바와 같이, 전면(全面)에 제1 절연층(13)을 형성한다. 예를 들면 SiO2막을 약 0.2∼1㎛ 정도의 두께로 형성한다. 또한, 이 제1 절연층(13) 상에 텅스텐으로 이루어지는 도전막을 0.05∼0.3㎛ 정도의 두께로 형성한 후 패터닝하여 X방향으로 연장되는 배선(20) 및 직사각형 형상의 전자 방출층(14)을 형성한다.
[공정－120]
다음에, 도 8 (A)에 도시한 바와 같이, 전자 방출층(14)과 배선(20)을 전기적으로 접속시키는 저항체층(23)을 형성한다. 이 저항체층(23)은 예를 들면 플라즈마 CVD법에 의하여 전면에 두께 0.05∼0.2㎛ 정도의 아몰퍼스 실리콘 막을 형성하고 통상의 순서에 따라 리소그래피 기술 및 드라이 에칭 기술에 의하여 패터닝함으로써 형성된다. 드라이 에칭에는 플라즈마 중에서 불소계 에칭 종류를 생성할 수 있는 불소계 가스를 사용한다. 전자 방출층(14)과 배선(20)을 구성하는 텅스텐 및 제1 절연층(13)을 구성하는 SiO2는 불소계 에칭 종류에 의하여 고속으로 에칭되는 재료의 대표적인 예이지만, 불소계 에칭 종류에 의한 에칭 속도는 아몰퍼스 실리콘보다 훨씬 느리다. 이로 인하여, 절연막을 개재하지 않고 전자 방출층(14), 배선(20) 및 제1 절연층(13) 상에 직접 저항체층(23)을 패터닝할 수 있다.
실시예 1의 전계 방출 소자를 제작하는 경우에는 [공정－110]에 이어서 전면에 두께 0.05∼0.1㎛ 정도의 절연막(21)을 형성하고, 리소그래피 기술 및 드라이 에칭 기술에 의하여 배선(20) 및 전자 방출층(14) 상방의 절연막(21)에 구멍부(22)를 형성하고, 동시에 절연막(21)을 원하는 형상으로 패터닝한 후 [공정－120]을 실행하면 된다.
[공정－130]
다음에, 도 8 (B)에 도시한 바와 같이, 전면에 예를 들면 SiO2로 이루어지는 제2 절연층(15)을 0.2∼1㎛ 정도의 두께로 형성한다. 또한, 이 제2 절연층(15) 상에 두께 0.05∼0.3㎛ 정도의 텅스텐 막을 형성하고 소정의 패턴으로 패터닝을 행함으로써, 제2 게이트 전극(16) 및 제2 게이트 전극 연장부(16A)(도 8 (B)에는 미도시)를 형성한다. 제2 게이트 전극 연장부(16A)를 포함하는 제2 게이트 전극(16)은 중복 영역을 포함하는 단면을 도시하는 도 8 (B)에서는 제1 게이트 전극(12)과 종방향 위치가 정렬된 배치를 취한다. 그리고, 제2 게이트 전극(16)의 재료나 두께는 제1 게이트 전극(12)과 동일하거나 상이해도 된다.
[공정－140]
다음에, 전면을 레지스트 재료층으로 피복하고 통상의 순서에 의한 리소그래피 기술 및 현상(現像) 처리를 거쳐 레지스트 패턴(18)을 형성한다. 이 레지스트 패턴(18)은 직사각형 형상의 전자 방출층(14)의 대략 중앙부 상방이 노출된 레지스트 개구부(18A)를 가진다. 레지스트 개구부(18A)의 평면 형상은 직사각형 형상이고, 도 9 (A)에는 그 단변 방향의 단면이 도시되어 있다. 직사각형의 단변은 1㎛∼100㎛ 정도의 길이를 가진다. 다음에, 레지스트 개구부(18A)의 저면에 노출된 제2 게이트 전극(16)을 예를 들면 RIE(반응성 이온 에칭)법에 의하여 이방적으로 에칭하여 개구부의 일부(17A)를 형성한다(도 9 (A) 참조). 여기에서는 제2 게이트 전극(16)을 텅스텐으로 구성하고 있으므로, SF6가스를 사용한 에칭에 의하여 수직 벽을 가지는 개구부의 일부(17A)를 형성할 수 있다.
[공정－150]
다음에 도 9 (B)에 도시한 바와 같이, 개구부의 일부(17A)의 저면에 노출된 제2 절연층(15)을 등방적으로 에칭하여 개구부의 일부(17B)를 형성한다. 여기에서는 제2 절연층(15)을 SiO2로 형성하고 있으므로, 완충화 불산(buffered hydrofluoric acid) 수용액을 이용한 웨트 에칭을 행한다. 이때, 제2 절연층(15)의 개구부 형성면은 제2 게이트 전극(16)의 단면(에지)보다 후퇴하지만, 이때의 후퇴량은 에칭 시간의 장단에 의하여 제어할 수 있다. 여기에서는 제2 절연층(15)에 형성된 개구부의 하단부가 제2 게이트 전극(16)의 개구 단면보다 후퇴할 때까지 제2 절연층(15)의 웨트 에칭을 행한다.
[공정－160]
다음에, 도 10 (A)에 도시한 바와 같이, 개구부의 일부(17B)의 저면에 노출된 전자 방출층(14)을 이온을 주 에칭 종류로 하는 조건하에서 드라이 에칭한다. 이온을 주 에칭 종류로 하는 드라이 에칭에서는 피에칭물로의 바이어스 전압의 인가나 플라즈마와 전계의 상호 작용을 이용하여 하전(荷電) 입자인 이온을 가속할 수 있으므로, 일반적으로는 이방성 에칭이 진행되어 피에칭물의 가공면은 수직벽이 된다. 그러나, 이 [공정－160]에서는 플라즈마 중의 주 에칭 종류 중에도 수직 이외의 각도를 가지는 입사 성분이 다소 존재하는 것과 제2 게이트 전극(16)의 개구 단부(에지)에서의 산란에 의해서도 이 비스듬한 입사 성분이 발생하는 것으로 인하여, 전자 방출층(14)의 노출면 중에서, 제2 게이트 전극(16)에 의하여 차폐되어 이온이 도달하지 않을 영역에도 어느 정도의 확률로 주 에칭 종류가 입사한다. 이때 지지 기판(11)의 법선에 대한 입사각이 작은 주 에칭 종류가 입사 확률은 높고 입사각이 큰 주 에칭 종류가 입사 확률은 낮다.
따라서, 전자 방출층(14)에 형성된 개구부의 일부(17C)의 상단 위치는 제2 절연층(15) 하단부와 거의 정렬되어 되어 있지만, 개구부의 일부(17C)의 하단부는 그 상단부보다 돌출된 상태가 된다. 즉, 전자 방출층(14)의 단부(14A)의 두께가 단부의 선단부를 향하여 얇아지고 단부가 날카롭게 된다. 여기에서는, 에칭 가스로서 SF6을 사용하면, 전자 방출층(14)을 전술한 바와 같은 형상으로 가공하고 개구부의 일부(17C)를 형성할 수 있다.
[공정－170]
이후, 개구부의 일부(17C)의 저면에 노출된 제1 절연층(13)을 등방적으로 에칭하여 개구부(17)를 완성시킨다(도 10 (B) 참조). 여기에서는, 전술한 제2 절연층(15)의 경우와 동일하게, 완충화 불산 수용액을 이용한 웨트 에칭을 행한다. 제1 절연층(13)의 개구부 형성면은 전자 방출층(14)에 형성된 개구부의 일부(17C) 하단부보다 후퇴된다. 이때의 후퇴량은 에칭 시간의 길이에 의하여 제어 가능하다. 이때, 이미 형성된 제2 절연층(15)의 개구부 형성면은 더 후퇴된다. 그리고, 개구부(17) 완성 후에 레지스트 패턴(18)을 제거하면, 도 6 (A) 및 (B)에 도시한 구성을 얻을 수 있다.
이상과 같이 하여 제작된 전계 방출 소자를 가지는 캐소드 패널(10)을 프레임을 통하여 애노드 패널(30)과 접합하고 양 패널 사이의 공간을 고도의 진공으로 배기하고, 외부 전원을 접속하면, 에지형 전계 방출 소자를 구비한 표시 장치가 완성된다. 애노드 패널(30)에는 원하는 패턴으로 형성된 형광체층(33)과 애노드 전극(34)이 배설되어 있다. 외부 전원에는 제1 게이트 전극용의 전원(제어 회로(53A)), 제2 게이트 전극용의 전원(제어 회로(53B)), 전자 방출층용의 전원(주사 회로(52)), 애노드 전극용 전원(가속 전원(51))이 포함되고, 제1 게이트 전극(12) 및 제2 게이트 전극(16)에 정전압, 애노드 패널(30)의 애노드 전극(34)에 이것보다 큰 정전압이 인가된다. 또, 전자 방출 소자를 동작시키는 경우에, 전자 방출층(14)에는 부전압이 인가되거나 또는 전자 방출층(14)이 접지된다. 한편, 전자 방출 소자를 동작시키지 않는 경우에는 전자 방출층(14)에는 제2 게이트 전극(16)에 인가되는 전압과 대략 동등한 전압을 인가된다.
이러한 전자 방출 소자의 구성에서는 개구부(17)로 돌출된 전자 방출층(14)의 단부(14A)에 강한 전계가 가해지고, 양자 터널 효과(quantum tunnel effect)에 의하여 단부로부터 전자가 방출된다. 방출된 전자의 일부가 그대로 개구부(17)로부터 애노드 패널(30)에 형성된 형광체층(33)을 향하거나 또는 제1 게이트 전극(12)의 표면에서 반사되어 튄 후에 형광체층(33)을 향한다. 또한, 전자 방출층(14)으로부터 방출된 전자의 충돌에 의하여 제1 게이트 전극(12)의 표면으로부터 2차 전자 방출이 발생하는 경우도 있으며, 이러한 2차 전자도 형광체층(33)을 향한다. 이러한 전자 모두 최종적으로는 형광체층(33)을 여기시키고 이것을 발광시키는 것에 기여한다.
실시예 3
실시예 3은 실시예 1 또는 실시예 2의 변형이다. 실시예 3에서는 저항체층(23)을 아몰퍼스 실리콘 대신 질화탄탈(TaN)로 구성한다. 스퍼터링법으로 질화탄탈 막을 형성하는 경우, 스퍼터링 장치, 스퍼터링 조건에 따라 질화탄탈의 전기 저항치를 원하는 값(예를 들면 6㏁)으로 제어할 수 있다. 또한, 질화탄탈의 전기 저항률 온도 계수(α)는 약 -60ppm/℃이다. 따라서, 전계 방출 소자를 제조할 때 저항체층이 바래지는 최고 온도(예를 들면 550℃이고, 캐소드 패널(10)과 애노드 패널(30)과 프레임을 프릿 글래스를 이용하여 접합할 때의 프릿 글래스의 소성(燒成) 온도)에서도 저항체층의 전기 저항률이 열 변화에 의한 영향을 잘 받지 않고 전기 저항률의 온도 변화가 작으므로, 매우 우수한 전자 방출 특성을 가지는 냉음극 전계 방출 소자 또는 냉음극 전계 방출 표시 장치를 얻을 수 있다. 그리고, 전계 방출 소자의 제조를 위한 일부 프로세스에서 최고 온도 300℃ 내지 600℃의 열 공정을 거치는 경우도 있고, 이 경우에는 실온으로부터 이러한 최고 온도에서 저항체층의 전기 저항률 온도 계수(α)가 ±100ppm／℃ 이하인 것이 바람직하다.
이상, 본 발명을 바람직한 실시예에 따라 설명하였지만 본 발명은 이들에 한정되지 않는다. 전계 방출 소자의 구조의 세부, 제조 방법, 가공 조건이나 사용한 재료 등의 상세한 사항에 관해서는 적당하게 선택, 조합이 가능하다.
발명의 실시예에서는 스트라이프 형상의 제1 게이트 전극(12) 및 스트라이프 형상의 제2 게이트 전극(16)은 동일한 제1 방향(Y방향으로 표시함)으로 평행하게 연장되어 있고, 배선(20)은 제2 방향(X방향으로 표시함)으로 연장되어 있는 형태를 설명하였지만, 스트라이프 형상의 제1 게이트 전극(12) 및 스트라이프 형상의 제2 게이트 전극(16)과 배선(20)의 연장되는 방향은 이에 한정되지 않는다.
개구부 근방에서의 전계 방출 소자의 각 구성 요소의 배치를 모식적으로 도 11에 도시하고 개구부 근방에서의 전계 방출 소자의 분해 사시도를 도 12에 도시한 바와 같이, 배선(20)과 스트라이프 형상의 제2 게이트 전극(16)이 함께 제1 방향(X방향)으로 연장되고 스트라이프 형상의 제1 게이트 전극(12)은 제1 방향과 상이한 제2 방향(Y방향)으로 연장되는 형태로 할 수도 있다. 또는 개구부 근방에서의 전계 방출 소자의 분해 사시도를 도 13에 도시한 바와 같이, 배선(20)과 스트라이프 형상의 제1 게이트 전극(12)이 함께 제1 방향(X방향)으로 연장되고 스트라이프 형상의 제2 게이트 전극(16)은 제1 방향과 상이한 제2 방향(Y방향)으로 연장되는 형태로 할 수도 있다. 그리고, 도 11∼도 13에서는 도시의 편의상 지지 기판 및 모든 절연층을 생략하고 있다. 제1 방향과 제2 방향은 효과적으로 중복 영역을 형성할 수 있는 한 서로 어떠한 각도를 이루고 있어도 되지만, 전계 방출 소자의 집적 밀도를 고려하여 직교하는 방향으로 하였다. 그리고, 실시예 1∼실시예 3에서 설명한 전계 방출 소자의 구성을 도 11∼도 13에 도시한 구성에 적용할 수 있다.
또, 배선(20)은 반드시 전자 방출층(14)을 둘러싸고 있을 필요는 없고, 실시예 1에서 설명한 전계 방출 소자를 도 14에 도시한 바와 같이 변형할 수 있다. 그리고, 도 14는 개구부 근방에서의 전계 방출 소자의 분해 사시도이다. 도 14에 도시한 전계 방출 소자에서는 배선(20)에 둘러싸여 있지 않은 전계 방출 소자가 존재한다. 그리고, 이와 같은 형태를 본 발명의 다른 전계 방출 소자에도 적용할 수 있다.
도 15에 도시한 전계 방출 소자는 실시예 1에서 설명한 전계 방출 소자의 변형으로, 제2 절연층(15) 및 제2 게이트 전극(16) 상에 형성된 제3 절연층(40) 및 제3 절연층(40) 상에 형성된 포커스 전극(42)을 더 구비하고, 제3 절연층(40)에는 개구부(17)와 연통하는 제2 개구부(41)가 형성되어 있다. 도 15는 도 4의 선 A－A를 따른 것과 동일한 전계 방출 소자의 변형 예의 모식적인 단면도이다. 또한, 포커스 전극(42)과 전자 방출층(14)은 전기적으로 접속되어 있는 것이 바람직하다. 그리고, 이와 같은 형태를 본 발명의 다른 전계 방출 소자에도 적용할 수 있다.
본 발명의 제1 양태에 의한 전계 방출 소자에서 게이트 전극과 전자 방출층이 절연층을 통하여 적층된 구성에는, 도 4의 선 A－A 및 선 B-B를 따른 것과 동일한 모식적인 일부 단면도를 도 16 (A) 및 (B)에 도시한 바와 같이, 게이트 전극(62)과 전자 방출층(64)이 절연층(63)을 통하여 적층되는 동시에, 전자 방출층(64) 및 절연층(63)을 관통하는 개구부(67)가 형성되어 이루어지고, 전자 방출층(64)은 개구부(67)의 벽면으로부터 돌출된, 전자가 방출되는 단부(64A)를 가지며, 전자 방출층(64)은 저항체층(23)을 통하여 전원(예를 들면 주사 회로)에 접속되는 구성을 포함할 수도 있다. 구체적으로 이 전계 방출 소자는 지지 기판(61) 상에 형성된 게이트 전극(62)과, 지지 기판(61) 및 게이트 전극(62) 상에 형성된 절연층(63)과, 절연층(63) 상에 형성된 전자 방출층(64) 및 배선(20)과, 전자 방출층(64) 및 절연층(63)을 관통하며 저부에 게이트 전극(62)의 표면이 노출된 개구부(67)를 구비하고, 개구부(67)의 벽면으로부터 돌출된 전자 방출층(64)의 단부(64A)로부터 전자가 방출되고, 배선(20)과 전자 방출층(64)은 저항체층(23)에 의하여 전기적으로 접속되어 있다. 그리고, 이러한 전계 방출 소자를 실시예 1에서 설명한 애노드 패널과 조합하면 냉음극 전계 방출 표시 장치를 얻을 수 있다.
또는 다른 방법으로, 본 발명의 제1 양태에 의한 전계 방출 소자에서 게이트 전극과 전자 방출층이 절연층을 통하여 적층된 구성에는, 도 4의 선 A－A 및 선 B－B를 따른 것과 동일한 모식적인 일부 단면도를 도 17 (A) 및 (B)에 도시한 바와 같이, 게이트 전극(76)과 전자 방출층(74)이 절연층(75)을 통하여 적층되는 동시에, 최소한 전자 방출층(74) 및 절연층(75)을 관통하는 개구부(77)가 형성되어 이루어지고, 개구부(77)의 벽면으로부터 돌출된 전자 방출층(74)의 단부(74A)로부터 전자가 방출되고, 전자 방출층(74)은 저항체층(23)을 통하여 전원(예를 들면 주사 회로)에 접속되는 구성을 포함할 수도 있다. 구체적으로 이 전계 방출 소자는 지지 기판(71) 상에 형성된 하층 절연층(73)과, 하층 절연층(73) 상에 형성된 전자 방출층(74) 및 배선(20)과, 하층 절연층(73), 전자 방출층(74) 및 배선(20) 상에 형성된 절연층(75)과, 절연층(75) 상에 형성된 게이트 전극(76)과, 게이트 전극(76), 절연층(75) 및 전자 방출층(74)을 관통한 개구부(77)를 구비하고, 개구부(77)의 벽면으로부터 돌출된 전자 방출층(74)의 단부(74A)로부터 전자가 방출되고, 배선(20)과 전자 방출층(74)은 저항체층(23)에 의하여 전기적으로 접속되어 있다. 그리고, 개구부(77)는 도 17 (A)에 도시한 바와 같이 하층 절연층(73)을 관통하며 저부에 지지 기판(71)이 노출된 상태로 되어 있거나, 하층 절연층(73)의 일부분에만 형성되고 개구부(77)의 저부는 하층 절연층(73)에 머물러 있는 상태로 되어 있어도 된다. 그리고, 이러한 전계 방출 소자를 실시예 1에서 설명한 애노드 패널과 조합하면 냉음극 전계 방출 표시 장치를 얻을 수 있다.
이상과 같이, 본 발명의 냉음극 전계 방출 소자 또는 냉음극 전계 방출 표시 장치에서는, 저항체층을 형성함으로써 각 전계 방출 소자의 전자 방출 특성의 변화 또는 편차를 감소시키고, 전자 방출층에서 흐르는 전류의 변동을 억제할 수 있다. 또, 전계 방출 소자의 전자 방출 특성의 시간의 경과에 따른 변화를 억제할 수 있고, 안정된 전자 방출 특성을 얻을 수 있다. 또한, 전기 저항률이 열 변화에 의한 영향을 잘 받지 않고 전기 저항률의 온도 변화가 작은 재료, 예를 들면 전기 저항률 온도 계수(α)가 ±100ppm／℃ 이하인 재료로 저항체층을 구성하면, 매우 우수한 전자 방출 특성을 가지는 냉음극 전계 방출 소자 또는 냉음극 전계 방출 표시 장치를 얻을 수 있다. 따라서, 본 발명의 냉음극 전계 방출 표시 장치에서는 항상 양호한 화상을 표시할 수 있다. 또, 저항체층을 평면 구조 상에서 중복 영역 외에 두면, 전계 방출 소자를 비교적 작은 배선 용량으로 구동하는 것이 가능하게 되고, 또한 전계 방출 소자에서 구동 신호의 지연이라는 부유 용량의 증대에 기인하는 문제를 확실하게 방지할 수 있으며, 표시 장치의 전기 회로의 부담이 증가하지도 않고, 표시 장치의 면 내의 균일성 및 화질이 열화된다는 문제도 생기지 않는다.

Claims (13)

  1. 게이트 전극과 전자 방출층이 절연층을 개재하여 적층되는 동시에, 최소한 전자 방출층 및 절연층을 관통하는 개구부가 형성되어 이루어지고, 상기 전자 방출층은 개구부의 벽면으로부터 돌출된, 전자가 방출되는 단부(端部)를 가지고, 상기 전자 방출층은 저항체층을 통하여 전원에 접속되는 것을 특징으로 하는 냉음극 전계 방출 소자.
  2. 제1항에 있어서, 상기 게이트 전극은 제1 게이트 전극과 제2 게이트 전극으로 이루어지고, 상기 전자 방출층은 제1 절연층 및 제2 절연층을 통하여 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 끼워지도록 배치되는 것을 특징으로 하는 냉음극 전계 방출 소자.
  3. 제1항에 있어서, 상기 저항체층의 전기 저항치는 1×105∼5×107Ω인 것을 특징으로 하는 냉음극 전계 방출 소자.
  4. 제1항에 있어서, 상기 저항체층은 상기 게이트 전극과 상기 전자 방출층이 중복되는 중복 영역 이외의 영역에 형성되는 것을 특징으로 하는 냉음극 전계 방출 소자.
  5. (A) 지지 기판 상에 형성된 제1 게이트 전극,
    (B) 상기 지지 기판 및 상기 제1 게이트 전극 상에 형성된 제1 절연층,
    (C) 상기 제1 절연층 상에 형성된 전자 방출층,
    (D) 상기 제1 절연층 상에 형성된 배선(配線),
    (E) 상기 제1 절연층, 전자 방출층 및 배선 상에 형성된 제2 절연층,
    (F) 상기 제2 절연층 상에 형성된 제2 게이트 전극, 및
    (G) 상기 제2 게이트 전극, 상기 제2 절연층, 상기 전자 방출층 및 상기 제1 절연층을 관통하며 저부(底部)에 상기 제1 게이트 전극의 표면이 노출된 개구부
    를 구비하고,
    상기 전자 방출층은 상기 개구부의 벽면으로부터 돌출된, 전자가 방출되는 단부를 가지고,
    상기 배선과 상기 전자 방출층은 저항체층에 의하여 전기적으로 접속되는 것을 특징으로 하는 냉음극 전계 방출 소자.
  6. 제5항에 있어서, 상기 저항체층의 전기 저항치는 1×105∼5×107Ω인 것을 특징으로 하는 냉음극 전계 방출 소자.
  7. 제5항에 있어서, 상기 저항체층의 전기 저항률 온도 계수는 ±100ppm／℃ 이하인 것을 특징으로 하는 냉음극 전계 방출 소자.
  8. 제7항에 있어서, 상기 저항체층은 질화탄탈(tantalum nitride)로 이루어지는 것을 특징으로 하는 냉음극 전계 방출 소자.
  9. 제5항에 있어서, 상기 제1 게이트 전극은 제1 게이트 전극 연장부를 통하여 인접하는 전계 방출 소자를 구성하는 제1 게이트 전극과 접속되며 상기 제1 게이트 전극 연장부를 포함하는 상기 제1 게이트 전극의 평면 형상은 스트라이프(stripe) 형상이고,
    상기 제2 게이트 전극은 제2 게이트 전극 연장부를 통하여 인접하는 전계 방출 소자를 구성하는 제2 게이트 전극과 접속되며 상기 제2 게이트 전극 연장부를 포함하는 상기 제2 게이트 전극의 평면 형상은 스트라이프 형상이고,
    상기 배선의 평면 외형 형상은 대략 스트라이프 형상이고,
    상기 제1 게이트 전극 및 상기 제1 게이트 전극 연장부, 상기 배선, 상기 제2 게이트 전극 및 상기 제2 게이트 전극 연장부 중, 2개의 부재는 제1 방향으로 연장되며 나머지는 제1 방향과 상이한 제2 방향으로 연장되고,
    상기 지지 기판의 법선(法線) 방향으로부터 보았을 때, 상기 제1 게이트 전극과 상기 전자 방출층과 상기 제2 게이트 전극이 중복되는 중복 영역 이외의 영역에 상기 저항체층이 형성되는 것을 특징으로 하는 냉음극 전계 방출 소자.
  10. 제9항에 있어서, 상기 배선은 상기 전자 방출층을 둘러싸는 것을 특징으로 하는 냉음극 전계 방출 소자.
  11. 제10항에 있어서, 상기 저항체층은 상기 전자 방출층 상, 상기 배선 상 및 상기 제1 절연층 상에 형성되는 것을 특징으로 하는 냉음극 전계 방출 소자.
  12. 제11항에 있어서, 상기 저항체층은 특정 에칭 종류(etching species)에 대한 에칭 속도가 상기 전자 방출층, 상기 배선 및 상기 제1 절연층보다 높은 재료로 구성되는 것을 특징으로 하는 냉음극 전계 방출 소자.
  13. 복수의 화소로 구성되고,
    각 화소는 냉음극 전계 방출 소자 및 상기 냉음극 전계 방출 소자에 대향하여 기판 상에 형성된 애노드 전극 및 형광체층으로 구성된 냉음극 전계 방출 표시 장치로서,
    각 냉음극 전계 방출 소자는,
    (A) 지지 기판 상에 형성된 제1 게이트 전극,
    (B) 상기 지지 기판 및 상기 제1 게이트 전극 상에 형성된 제1 절연층,
    (C) 상기 제1 절연층 상에 형성된 전자 방출층,
    (D) 상기 제1 절연층 상에 형성된 배선,
    (E) 상기 제1 절연층, 상기 전자 방출층 및 상기 배선 상에 형성된 제2 절연층,
    (F) 상기 제2 절연층 상에 형성된 제2 게이트 전극, 및
    (G) 상기 제2 게이트 전극, 상기 제2 절연층, 상기 전자 방출층 및 상기 제1 절연층을 관통하며 저부에 상기 제1 게이트 전극의 표면이 노출된 개구부
    를 구비하고,
    상기 전자 방출층은 상기 개구부의 벽면으로부터 돌출된, 전자가 방출되는 단부를 가지고,
    상기 배선과 상기 전자 방출층은 저항체층과 전기적으로 접속되는 것을 특징으로 하는 냉음극 전계 방출 표시 장치.
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