KR20000001037A - 기판을 콜렉터로 이용하는 바이폴라 트랜지스터및 그 제조방법 - Google Patents
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Abstract
고집적화에 유리하고 신뢰성이 개선된 바이폴라 트랜지스터 및 그 제조방법에 관해 기재하고 있다. 본 발명에 따른 바이폴라 트랜지스터는, 제1 도전형의 반도체 기판과, 반도체 기판 상에 형성된 제2 도전형의 불순물층을 구비하며, 불순물층 내에 형성된 고농도 제1 도전형의 에미터영역과, 불순물층 내에 형성되고, 에미터영역과는 일정거리 이격된 고농도 제2 도전형의 베이스영역을 구비한다. 또한, 에미터영역 및 베이스영역과는 일정거리 이격되고, 불순물층 및 불순물층 아래의 기판 일부에까지 연장되도록 형성되며, 불순물층 일부 영역을 둘러싸도록 형성된 트랜치와 트랜치 내부를 매립하고 기판과는 전기적으로 연결된 도전층을 더 구비하며, 도전층은 콜렉터전극과 전기적으로 연결된다.
Description
본 발명은 바이폴라(bipolar) 트랜지스터 및 그 제조방법에 관한 것으로, 특히 기판(substrate)을 콜렉터(collector)로 이용하는 바이폴라 트랜지스터 및 그 제조방법에 관한 것이다.
바이폴라 접합 트랜지스터(Bipolar Junction Transistor)는 모스 전계효과 트랜지스터(MOS Field Effect Transistor) 에 비해 전류능력이 크고 동작속도가 빠르기 때문에, 최근에는 고속으로 동작하는 LSI 회로에 모스 전계효과 트랜지스터 대신 BJT를 사용하는 예가 증가하고 있다.
도 1은 종래의 일반적인 바이폴라 트랜지스터의 단면도로서, PNP 트랜지스터를 예로 들었다.
도면 참조부호 "1"은 P형의 반도체 기판을, "3"은 저농도 N형의 베이스영역을, "5"는 고농도 P형의 콜렉터영역을, "7"은 산화막을, "9"는 고농도 에미터영역을, "11"은 고농도 베이스영역을, "13"은 에미터 전극을, "15"는 베이스 전극을, "17"은 콜렉터 전극을 각각 나타낸다.
도 1을 참조하면, P형의 기판(1) 위에, 저농도 N형의 에피층으로 구성된 베이스영역(3)이 형성되어 있으며, 이 베이스 영역(3)은 P형의 고농도 콜렉터영역(5)에 의해 둘러싸여 이웃한 소자의 베이스영역과 격리된다. 베이스 영역(3) 내에는, N형의 고농도 베이스영역(11)과 고농도 P형의 에미터영역(9)이 형성되어 있으며, 에미터영역(9)은 에미터전극(13)과, 베이스영역(11 및 3)은 베이스전극(15)과, 콜렉터영역(5)은 콜렉터전극(17)과 각각 전기적으로 접속되어 있다.
상기 바이폴라 트랜지스터에서는, 기판(1)이 고농도 콜렉터영역(5)과 전기적으로 접속되어 콜렉터로 사용되므로, 수직(vertical) 바이폴라 구조를 갖는 기판 PNP 트랜지스터가 형성된다.
그러나, 상기 종래의 트랜지스터 구조에 따르면 다음과 같은 문제점이 발생될 수 있다.
첫째, 저농도 베이스영역(3)을 둘러싸는 고농도 콜렉터영역(5)이 불순물 확산을 통해 베이스영역(3)보다 깊게 형성되므로, P형의 불순물이 기판(1) 내로 확산되어야 하는 거리가 길다. 따라서, 불순물의 측면 확산(lateral diffusion)으로 인해 고농도 콜렉터영역(5)이 차지하는 면적이 커지게 되고, 고집적화에 어려움이 따른다.
둘째, 베이스영역(3)과 콜렉터영역(5)이 PN 접합으로 이루어져 있으므로, 기판(1) 쪽으로의 수직 구조(vertical structure) 바이폴라 트랜지스터 뿐만 아니라, 웨이퍼 표면에서의 측면 구조(lateral structure) 바이폴라 트랜지스터가 동작하게 된다. 이에 따라, 트랜지스터의 특성 열화, 예를 들면 구동능력이 저하되고 누설전류가 증가되는 등 트랜지스터의 신뢰성이 저하되는 문제가 발생될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 고집적화에 유리하고 신뢰성 저하를 방지할 수 있는 바이폴라 트랜지스터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 바이폴라 트랜지스터 제조에 적합한 제조방법을 제공하는 것이다.
도 1은 종래의 일반적인 바이폴라 트랜지스터의 단면도이다.
도 2는 본 발명의 일 실시예에 의한 바이폴라 트랜지스터를 도시한 단면도이다.
도 3 내지 도 8은 본 발명의 바람직한 실시예에 따른 바이폴라 트랜지스터의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
상기 과제를 이루기 위한 본 발명에 따른 바이폴라 트랜지스터는, 제1 도전형의 반도체 기판과, 상기 반도체 기판 상에 형성된 제2 도전형의 불순물층을 구비하며, 상기 불순물층 내에 형성된 고농도 제1 도전형의 에미터영역과, 상기 불순물층 내에 형성되고, 상기 에미터영역과는 일정거리 이격된 고농도 제2 도전형의 베이스영역을 구비한다. 또한, 상기 에미터영역 및 베이스영역과는 일정거리 이격되고, 상기 불순물층 및 상기 불순물층 아래의 기판 일부에까지 연장되도록 형성되며, 상기 불순물층 일부 영역을 둘러싸도록 형성된 트랜치와, 상기 트랜치 내부를 매립하고, 상기 기판과는 전기적으로 연결된 도전층 및 상기 도전층과 전기적으로 연결된 콜렉터전극을 구비한다.
상기 도전층은, 제1 도전형의 불순물이 고농도로 주입된 폴리실리콘층으로 형성되며, 상기 도전층과 상기 불순물층 사이에는 절연막이 더 형성된다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 바이폴라 트랜지스터 제조방법에 따르면, 제1 도전형의 반도체 기판 상에 제2 도전형의 불순물층을 형성하고, 상기 불순물층 및 기판 일부를 선택적으로 식각하여 상기 불순물층 아래의 기판까지 연장된 트랜치를 형성한다. 다음, 상기 트랜치의 바닥부를 제외한 내벽에 절연막을 형성하고, 상기 트랜치를 매립하고, 상기 트랜치의 바닥부를 통해 상기 기판과 전기적으로 접속되는 도전층을 형성한다. 계속해서, 상기 불순물층 내에 에미터영역 및 상기 에미터영역과는 일정거리 이격된 베이스영역을 형성하고, 상기 결과물 전면에 층간절연막을 형성한 다음, 상기 에미터영역과 접속되는 에미터 전극, 상기 베이스영역과 접속되는 베이스 전극 및 상기 도전층과 접속되는 콜렉터 전극을 형성한다.
여기서 상기 도전층은, 절연막이 형성된 상기 트랜치 내에 폴리실리콘을 소정 두께로 증착하고, 상기 결과물 전면에 BBr3와 같은 제1 도전형의 불순물을 침적한 후, 상기 트랜치 내부를 매립하는 폴리실리콘층을 형성하고, 트랜치 내부를 제외한 상기 폴리실리콘층을 제거함에 의해 형성된다.
본 발명에 따르면, 콜렉터영역으로 트랜치 내에 매립된 도전층이 이용되고, 도전층(콜렉터영역)과 불순물층(베이스영역) 사이에 절연막이 형성된다. 따라서, 콜렉터영역이 차지하는 면적이 작아져 고집적화에 유리하며, 웨이퍼 표면에서 측면 구조 바이폴라 트랜지스터가 동작하지 않으므로 트랜지스터의 신뢰성 저하를 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록함과 동시에, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 이하에서 개시되는 실시예에서 어느 한 막이 다른 막 또는 기판위에 존재하는 것으로 지칭될 때, 다른 막 또는 기판 바로 위에 있을 수도 있고, 층간막이 존재할 수도 있음을 밝혀둔다.
도 2는 본 발명의 일 실시예에 의한 바이폴라 트랜지스터를 도시한 단면도로서, PNP 바이폴라 트랜지스터를 예로 들어 설명한다.
도면 참조부호 "100"은 제1 도전형 예컨대, P형의 반도체 기판을, "110"은 제2 도전형 예컨대, 저농도 N형의 불순물층을, "112"는 패드산화막을, "120"은 국부적 산화(LOCOS) 공정에 의해 형성된 산화막을, "122"는 트랜치(t) 내벽에 형성된 절연막을, "130"은 트랜치(t)를 매립하도록 형성되어 고농도 제1 도전형의 콜렉터영역이 되는 도전층을, "140"은 기판 내에 형성된 고농도 제1 도전형의 에미터영역을, "150"은 기판 내에 형성된 고농도 제2 도전형의 베이스영역을, "152"는 층간절연막을, "160"은 에미터 전극을, "170"은 베이스 전극을, "180"은 콜렉터 전극을 각각 나타낸다.
도 2에 도시된 바에 따르면, P형의 반도체 기판(100) 상에 N형의 불순물층(110)이 형성되어 있으며, 상기 N형의 불순물층(110) 내에는 고농도 P형의 에미터영역(140)이 형성되어 있다. 상기 불순물층(110)은 베이스영역으로 작용하며, 에피택셜층으로 형성될 수 있다. 상기 불순물층(110) 내에는 또한, 에미터영역(140)과 일정거리 이격되어 고농도 N형의 베이스영역(150)이 형성되어 있다. 상기 에미터영역(140)과 베이스영역(150)을 둘러싸는 트랜치(t)가 N형의 불순물층(110) 내에 형성되어 있으며, 이 트랜치(t)는 불순물층(110) 아래의 기판 일부에까지 연정되도록 형성되어 있다. 상기 트랜치(t) 내부는, 도전층(130) 예컨대 불순물이 도우프된 폴리실리콘층으로 채워지며, N형의 불순물층(110)을 둘러싸도록 형성되므로, 이웃한 N형의 불순물층(110)들을 격리시킨다. 상기 도전층(130)은 콜렉터 전극(180)과 전기적으로 접속되어 콜렉터영역(130)이 되며, 기판(100)과도 전기적으로 접속되어 기판(100)이 콜렉터로 이용되는 수직 구조의 바이폴라 트랜지스터가 구현된다. 트랜치(t)를 매립하는 상기 도전층(130)과 불순물층(110) 사이에는 절연막(122)이 형성되어 있으므로, 도전층(130) 즉 P형의 콜렉터영역과 N형의 불순물층(110)은 전기적으로 절연된다. 에미터영역(140)은 에미터 전극(160)과, 베이스영역(150)은 베이스 전극(150)과 각각 전기적으로 접속되며, 에미터영역(140)이나 베이스영역(150)이 형성되는 영역 이외에 있는 불순물층(110) 표면에는 도시된 바와 같이, 두꺼운 산화막 예를 들면 국부적산화(LOCOS)에 의해 형성된 산화막(120)이 형성되어 있다, 이 산화막(120)은 소자의 배선을 위해 형성되는 금속층과 불순물층 사이에서 발생될 수 있는 기생 커패시턴스를 최소화하고, 기판 표면 결함으로 인해 발생될 수 있는 누설전류 등을 최소화할 목적으로 형성한다.
도 2에 도시된 바와 같이 구성된 바이폴라 트랜지스터에서는, 트랜치(t) 내에 매립된 도전층(130)이 콜렉터영역으로 이용된다. 트랜치(t)는 폭의 조절이 가능하므로, 종래와는 달리 불순물의 측면확산과 같은 문제가 발생되지 않으며, 콜렉터영역이 차지하는 면적이 작아져 고집적화에 유리하다.
본 발명에 따르면 또한, 콜렉터영역으로 이용되는 도전층(130)과 불순물층(110) 사이에 절연막(122)이 형성된다. 이 절연막(122)에 의해 도전층(130) 즉, 콜렉터영역과 불순물층(110) 즉, 베이스영역이 전기적으로 절연된다. 따라서, 웨이퍼 표면에서 측면 구조 바이폴라 트랜지스터가 동작하는 종래와 달리, 수직 구조 바이폴라 트랜지스터만이 동작하게 되므로, 구동능력 저하나 누설전류 증가와 같은 트랜지스터의 특성 열화가 발생되지 않으며, 이로 인한 트랜지스터의 신뢰성 저하를 방지할 수 있다.
도 3 내지 도 8은 본 발명의 바람직한 실시예에 따른 바이폴라 트랜지스터의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3을 참조하면, 제1 도전형 예컨대 P형의 반도체 기판(100) 상에, 제2 도전형 예컨대 N형의 불순물층(110)을 형성한다. 상기 N형의 불순물층(110)은 저농도 베이스영역이 되며, 잘 알려진 바와 같이, 확산 또는 에피택셜(epitaxial) 방법을 사용하여 형성할 수 있다. 예컨대 확산방법을 이용할 경우, 예컨대 인(Phosphorus)과 같은 N형의 불순물을 고농도로 이온 주입한 후, 열처리를 실시하여 불순물이온이 확산되도록 함으로써 형성할 수 있다. 에피택셜 방법을 이용할 경우에는, P형의 반도체 기판상에 저농도 N형의 에피택셜층을 성장시킴으로써 형성할 수 있다.
도 4를 참조하면, 트랜지스터의 베이스영역과 에미터영역이 형성될 부분을 제외한 상기 불순물층(110) 표면에, 소정 두께를 갖는 산화막(120)을 형성한다. 상기 산화막(120)은 소자의 배선을 위해 형성되는 금속층과 불순물층 사이에서 발생될 수 있는 기생 커패시턴스를 최소화하고, 기판 표면 결함으로 인해 발생될 수 있는 누설전류 등을 최소화할 목적으로 형성하므로, 소정 두께 이상으로 형성하는 것이 바람직하다.
상기 산화막(120)은 예컨대 국부적산화(LOCOS) 법을 이용하여 형성할 수 있다. 이 경우, 도시된 바와 같이 불순물층 표면에 패드산화막(112)과 실리콘질화막(114)을 형성하고, 상기 실리콘질화막(114)을 패터닝하여 에미터와 베이스가 형성될 영역을 한정한 다음, 결과물에 대한 열산화공정을 수행하여 소정 두께의 산화막을 형성하는 통상의 LOCOS 방법으로 형성한다.
도 5를 참조하면, 콜렉터영역 형성을 위한 마스크 패턴을 적용하여 상기 산화막(120)과 불순물층(110) 및 기판(100)까지 연장되는 트랜치(t)를 형성한다. 다음, 상기 트랜치(t) 내벽에 소정 두께의 절연막(122), 예를 들면 열산화 공정에 의하여 얻어지는 산화막을 형성한다.
상기 트랜치(t)는 통상의 이방성식각공정을 이용하여 형성할 수 있다.
도 6을 참조하면, 상기 실리콘 질화막(114)를 제거하고, 계속해서 형성될 도전층이 상기 기판(100)과 전기적으로 접속되도록 상기 트랜치 바닥면에 형성되어 있는 절연막(122) 만을 예컨대 반응성 이온 식각(RIE) 법을 이용하여 선택적으로 제거한다. 상기 결과물 전면에 도전물, 예를 들면 폴리실리콘을 소정 두께로 증착하여 트랜치 내부의 절반 가량을 채운 다음, 폴리실리콘층을 제1 도전형으로 만들기 위해, 상기 결과물 전면에 예를 들면 BBr3을 침적한다.
도 7을 참조하면, 상기 결과물 전면에 도전물 예컨대 폴리실리콘을 증착하여 트랜치(t) 내부를 매립하는 도전층(130)을 형성한 다음, 예컨대 RIE 법을 이용하여 트랜치 내부를 제외한 폴리실리콘층을 제거한다. 상기 도전층(130)은 트랜치 내벽에 형성된 절연막(122)에 의해 상기 불순물층(110)과 전기적으로 절연된다.
도 8을 참조하면, 도전층(130)이 형성된 결과물 전면에 사진공정을 이용하여 에미터영역 형성을 위한 마스크 패턴(도시되지 않음)을 형성하고, 이를 이온주입 마스크로 적용하여 상기 불순물층(110) 내로 에미터영역 형성을 위한 제1 도전형의 불순물을 고농도로 이온주입한다.
계속해서, 에미터영역 형성을 위한 상기 마스크 패턴을 제거한 다음 베이스영역 형성을 위한 마스크 패턴(도시되지 않음)을 형성하고, 이를 이온주입 마스크로 적용하여 상기 불순물층(110) 내로 베이스영역 형성을 위한 제2 도전형의 불순물을 고농도로 이온주입한다. 계속해서, 베이스영역 형성을 위한 마스크 패턴을 제거한 다음 결과물 전면에, 층간절연막(152) 예컨대 화학기상증착법에 의해 얻어지는 산화막을 소정 두께로 증착하고, 결과물을 열처리함으로써 불순물층(110) 내에 주입된 불순물을 확산시켜 에미터영역(140)을 형성하고 상기 에미터영역과는 소정거리 이격된 베이스영역(150)을 형성한다.
이때 바람직하기로는, 베이스영역 형성을 위한 이온주입을 수행하기 전에, 열처리 공정을 수행하여 소정깊이를 갖는 에미터영역을 미리 형성하고, 이후 베이스이온주입 및 열처리공정을 진행함으로써, 베이스영역(150)에 비해 에미터영역(140)의 접합 깊이를 깊게 하는 것이 바람직하다.
상기 열처리 공정들에 의해, 상기 도전층(130) 내에 주입된 불순물 예컨대 붕소(B)가 확산되어 상기 도전층(130)은 P형의 도전성을 갖게 된다.
상기 층간절연막(152)을 선택적으로 식각하여 상기 에미터영역(140), 베이스영역(150) 및 콜렉터영역 즉 도전층(130)을 부분적으로 노출시키는 콘택홀을 형성한다. 이후, 금속 예컨대 알루미늄을 증착하고, 이를 패터닝하여 상기 에미터영역(140)과 접속되는 에미터 전극(160), 상기 베이스영역(150)과 접속되는 베이스 전극(170) 및 상기 도전층(130)과 접속되는 콜렉터 전극(180)을 형성한다.
이상 본 발명을 상세히 설명하였으나 본 발명은 상기 실시예에 한정되지 않으며 본 발명이 속하는 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.
본 발명의 바이폴라 트랜지스터에 따르면, 콜렉터영역으로 트랜치 내에 매립된 도전층이 이용된다. 따라서, 콜렉터영역이 차지하는 면적이 작아져 고집적화에 유리하다. 또한, 도전층(콜렉터영역)과 불순물층(베이스영역) 사이에 절연막이 형성되므로, 웨이퍼 표면에서 측면 구조 바이폴라 트랜지스터가 동작하지 않는다. 따라서, 트랜지스터의 특성 열화가 발생되지 않으며, 이로 인한 트랜지스터의 신뢰성 저하를 방지할 수 있다.
Claims (10)
- 제1 도전형의 반도체 기판;상기 반도체 기판 상에 형성된 제2 도전형의 불순물층;상기 불순물층 내에 형성된 고농도 제1 도전형의 에미터영역;상기 불순물층 내에 형성되고, 상기 에미터영역과는 일정거리 이격된 고농도 제2 도전형의 베이스영역;상기 에미터영역 및 베이스영역과는 일정거리 이격되고, 상기 불순물층 및 상기 불순물층 아래의 기판 일부에까지 연장되도록 형성되며, 상기 불순물층 일부 영역을 둘러싸도록 형성된 트랜치;상기 트랜치 내부를 매립하고, 상기 기판과는 전기적으로 연결된 도전층; 및상기 도전층과 전기적으로 연결된 콜렉터전극을 구비하는 것을 특징으로 하는 바이폴라 트랜지스터.
- 제1항에 있어서, 상기 도전층은, 제1 도전형의 불순물이 고농도로 주입된 폴리실리콘층으로 형성된 것을 특징으로 하는 바이폴라 트랜지스터.
- 제1항에 있어서, 상기 도전층과 상기 불순물층 사이에 형성된 절연막을 더 구비하는 것을 특징으로 하는 바이폴라 트랜지스터.
- 제1 도전형의 반도체 기판 상에 제2 도전형의 불순물층을 형성하는 제1 단계;상기 불순물층 및 기판 일부를 선택적으로 식각하여 상기 불순물층 아래의 기판까지 연장된 트랜치를 형성하는 제2 단계;상기 트랜치의 바닥부를 제외한 내벽에 절연막을 형성하는 제3 단계;상기 트랜치를 매립하고, 상기 트랜치의 바닥부를 통해 상기 기판과 전기적으로 접속되는 도전층을 형성하는 제4 단계;상기 불순물층 내에 에미터영역 및 상기 에미터영역과는 일정거리 이격된 베이스영역을 형성하는 제5 단계;상기 결과물 전면에 층간절연막을 형성하는 제6 단계; 및상기 에미터영역과 접속되는 에미터 전극, 상기 베이스영역과 접속되는 베이스 전극 및 상기 도전층과 접속되는 콜렉터 전극을 형성하는 제7 단계를 구비하는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
- 제4항에 있어서, 상기 제1 단계 후,트랜지스터의 베이스영역과 에미터영역이 형성될 부분을 제외한 상기 불순물층 표면에 소정 두께의 절연막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
- 제5항에 있어서, 상기 절연막은 국부적 산화(LOCOS) 공정에 의해 형성하는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
- 제4항에 있어서, 상기 제3 단계는,트랜치 내벽에 열산화 공정에 의하여 얻어지는 산화막을 형성하는 단계; 및상기 트랜치 바닥면에 형성되어 있는 산화막 만을 반응성 이온 식각(RIE) 법을 이용하여 선택적으로 제거하는 단계를 구비하는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
- 제4항에 있어서, 상기 제4 단계는,절연막이 형성된 상기 트랜치 내에 폴리실리콘을 소정 두께로 증착하는 단계;상기 결과물 전면에 제1 도전형의 불순물을 침적하는 단계;상기 트랜치 내부를 매립하는 폴리실리콘층을 형성하는 단계; 및트랜치 내부를 제외한 상기 폴리실리콘층을 제거하는 단계를 구비하는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
- 제8항에 있어서, 상기 불순물은 BBr3를 사용하는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
- 제4항에 있어서, 상기 제5 단계는,상기 불순물층 내에 에미터영역 형성을 위한 제1 도전형의 불순물을 선택적으로 이온주입하는 단계;상기 결과물을 열처리하여 소정깊이로 확산된 에미터영역을 형성하는 단계; 및상기 불순물층 내에 베이스영역 형성을 위한 제2 도전형의 불순물을 선택적으로 이온주입하는 단계를 구비하는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019980021061A KR20000001037A (ko) | 1998-06-08 | 1998-06-08 | 기판을 콜렉터로 이용하는 바이폴라 트랜지스터및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019980021061A KR20000001037A (ko) | 1998-06-08 | 1998-06-08 | 기판을 콜렉터로 이용하는 바이폴라 트랜지스터및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000001037A true KR20000001037A (ko) | 2000-01-15 |
Family
ID=19538586
Family Applications (1)
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Country Status (1)
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|---|---|
| KR (1) | KR20000001037A (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05206156A (ja) * | 1992-01-29 | 1993-08-13 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH0778833A (ja) * | 1993-09-09 | 1995-03-20 | Fujitsu Ltd | バイポーラトランジスタとその製造方法 |
| JPH09115920A (ja) * | 1995-10-13 | 1997-05-02 | Nec Corp | 半導体装置およびその製造方法 |
| KR19980013698A (ko) * | 1996-08-01 | 1998-05-15 | 김광호 | 바이폴라 트랜지스터 제조방법(Method of Fabricating Bipolar Transistor) |
-
1998
- 1998-06-08 KR KR1019980021061A patent/KR20000001037A/ko not_active Application Discontinuation
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