KR20000000859A - Method for forming a contact hole of semiconductor devices - Google Patents
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Abstract
Description
본 발명은 반도체 웨이퍼 표면 토폴로지(topology)의 상하 높낮이의 차이가 큰 구조물에 대하여 콘택 홀을 형성하기 위한 반도체 제조 방법에 관한 것으로, 특히 상기 구조물의 저면 층으로부터 반사되는 빛을 제거하기 위하여 사용되는 반사방지막 (antireflection coating: ARC)을 패턴 형성 공정을 완료한 후에, 활성 실리콘층을 손상시키지 않고 제거하는 반도체 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing method for forming a contact hole for a structure having a large difference in top and bottom elevation of a semiconductor wafer surface topology, and in particular, a reflection used to remove light reflected from the bottom layer of the structure. A semiconductor manufacturing method for removing an antireflection coating (ARC) without damaging the active silicon layer after completing a pattern forming step.
반도체 기판 위에 형성되어 있는 능동 소자 및 수동 소자들을 서로 전기적으로 연결하기 위해서는 인터커넥트 라인(interconnect line)이 사용되는데, 반도체 집적 회로를 제조하기 위해서는 상층의 금속 라인으로부터 하층의 금속 라인 또는 활성 반도체 층에 전기적으로 접속시켜야 한다. 한편, 반도체 기판 상의 단위 면적 당 트랜지스터의 개수가 증가함에 따라, 인터커넥트 라인 및 층간 절연막의 숫자가 증가하게 된다.Interconnect lines are used to electrically connect the active and passive elements formed on the semiconductor substrate to each other. To fabricate a semiconductor integrated circuit, an interconnect line is used from an upper metal line to a lower metal line or an active semiconductor layer. Must be connected. Meanwhile, as the number of transistors per unit area on a semiconductor substrate increases, the number of interconnect lines and interlayer insulating films increases.
즉, 인터커넥트 라인에 사용되어지는 층간 절연막과, 도전성 물질 등으로 사용되는 금속 및 폴리실리콘 층은 점점 상하 높낮이가 커져서, 반도체 기판 상에 형성되는 구조물의 높낮이의 변화는 더욱 심화된다.In other words, the interlayer insulating film used for the interconnect line and the metal and polysilicon layers used for the conductive material and the like become larger in height and height, and the change of the height of the structure formed on the semiconductor substrate is further intensified.
반도체 웨이퍼 표면에 형성된 구조물의 상하 높낮이가 증가하게 되면, 후속 공정 진행을 위한 패턴 형성 작업 시에 초점의 깊이(depth of focus) 문제로 인하여 마스크 패턴을 선명하게 반도체 웨이퍼 표면에 선명하게 프린팅 하는데 어려움을 겪게 된다. 즉, 절연막 상에 형성되어 있는 금속 배선에 콘택 창을 열기 위하여 묘화 공정을 진행하는 경우, 깊이의 높낮이가 서로 상이한 콘택 홀들은 초점의 깊이 문제로 인하여 선명한 상을 얻을 수 없게 된다.If the height of the structure formed on the surface of the semiconductor wafer is increased, it is difficult to print the mask pattern clearly on the surface of the semiconductor wafer due to the depth of focus problem in the pattern formation work for the subsequent process. Will suffer. That is, when the drawing process is performed to open the contact window on the metal wiring formed on the insulating film, contact holes having different depths from each other cannot obtain a clear image due to the depth of focus problem.
이러한 문제점을 극복하기 위하여 반도체 제조 업계에서는 에치백, SOG 및 CMP 등의 평탄화 공정 기술과 동시에 반사방지막 및 위상 천이 마스크 (phase- shifting mask) 등의 광학적 해결 수단을 사용하고 있다. 즉, 상하 높낮이가 큰 피사체를 패턴 형성할 때 상이 선명하게 맺어지지 못하는 것은 상부 표면과 하부 표면에서 각각 반사되어 나오는 빛이 서로 광근접 효과(optical proximity effect) 등의 간섭현상(interference)을 일으키기 때문이므로, 이러한 빛의 간섭현상을 억제하기 위해 미합중국 특허 제4,910,122호는 반사방지막을 도포한 후 묘화(lithography) 공정을 진행함으로써 포토레지스트에 맺히는 상의 선명도를 증가시키는 기술을 개시하고 있다.In order to overcome this problem, the semiconductor manufacturing industry uses planarization process technologies such as etch back, SOG and CMP, and optical solutions such as an anti-reflection film and a phase-shifting mask. In other words, the image cannot be clearly formed when patterning a subject having a large vertical height, because the light reflected from the upper surface and the lower surface causes interference such as optical proximity effect. Therefore, in order to suppress such interference of light, US Pat. No. 4,910,122 discloses a technique of increasing the sharpness of an image formed on a photoresist by applying a anti-reflection film and then performing a lithography process.
즉, 미합중국 특허 제4,910,122호에 개시된 반사방지막은 반도체 웨이퍼 표면상 단차 깊이가 큰 다층 배선공정을 위한 패턴 형성 시에 상부 층과 하부 층에서 각각 반사되어 만나 간섭을 일으키는 것을 방지하여 주므로, 미세 패턴을 선명하게 묘화 하는데 도움을 준다.That is, the anti-reflection film disclosed in U.S. Patent No. 4,910,122 prevents interference between the upper layer and the lower layer when the pattern is formed for the multi-layer wiring process having the large step depth on the semiconductor wafer surface, thereby preventing interference. It helps to draw clearly.
한편, 원하는 패턴 형성 공정을 수행한 후에 상기 반사방지막을 잔존시키고 후속 공정을 진행하면 수직 방향 스케일링(vertical scaling)의 측면에서 후속 공정 진행에 부담을 주게되므로, 패턴 형성 공정이 완료되면 상기 반사방지막을 제거하는 것이 바람직하다.On the other hand, if the anti-reflection film is left after performing the desired pattern forming process and the subsequent process is carried out, the anti-reflection film may be subjected to the subsequent process in terms of vertical scaling. It is desirable to remove.
그러나, 종래 기술에 따르면 반사방지막을 이용하여 금속 접촉구를 위한 콘택 홀(contact hole) 패턴 형성을 형성한 후, 반사방지막(90)을 제거하기 위하여 에치백 공정을 수행하는 경우 활성 실리콘층(34)이 손상되는 문제점을 야기 시킬 수 있다. 이하 첨부 도면 제1a도 및 제1b도를 참조하여 종래의 기술이 지니는 문제점을 상술하고자 한다.However, according to the related art, after forming a contact hole pattern for a metal contact hole using an antireflection film, and performing an etch back process to remove the antireflection film 90, the active silicon layer 34 is formed. ) May cause damage. Hereinafter, the problems of the related art will be described in detail with reference to FIGS. 1A and 1B.
즉, 디램(DRAM) 제조 공정의 경우 비트 라인 및 캐패시터와 접속되는 콘택 홀은 코아(core)영역의 게이트(30), 활성 실리콘층(active silicon layer; 34, 35), 및 셀 영역의 폴리실리콘 셀 패드(40) 위에 동시에 형성되는 것이 보통이며, 후속 공정에서 상기 반사방지막을 제거하기 위해 에치백 공정을 진행할 경우, 상기 활성 실리콘이 과다 식각 손상되어 접합의 열화 현상을 유발시킬 수 있다.That is, in the DRAM manufacturing process, the contact hole connected to the bit line and the capacitor may include the gate 30 of the core region, the active silicon layers 34 and 35, and the polysilicon of the cell region. It is usually formed on the cell pad 40 at the same time. When the etch back process is performed to remove the anti-reflection film in a subsequent process, the active silicon may be excessively etched and cause deterioration of the junction.
제1a도를 살펴보면, 반도체 기판 상에 폴리실리콘 층(32), 텅스텐 실리사이드(31) 및 질화막(37)으로 구성된 디램 셀의 코아 회로를 위한 게이트 폴리실리콘 구조가 형성되어 있으며, 디램 셀의 패드 형성을 위하여 이와 유사한 게이트 스택 구조(10,11,14) 및 (20,21,24) 가 형성되어 있다. 또한, 각각의 게이트 스택 구조들은 게이트 양 측벽에 스페이서 (10,13), (22,23), 및 (31, 33)을 포함하고 있다.Referring to FIG. 1A, a gate polysilicon structure for a core circuit of a DRAM cell including a polysilicon layer 32, a tungsten silicide 31, and a nitride film 37 is formed on a semiconductor substrate, and a pad of the DRAM cell is formed. Similar gate stack structures 10, 11, 14 and (20, 21, 24) are formed for this purpose. Each of the gate stack structures also includes spacers 10, 13, 22, 23, and 31, 33 on both sidewalls of the gate.
한편, 디램 셀 패드 형성을 위하여 게이트 스택에 형성된 스페이서 (13, 22)를 사이에 두고 폴리실리콘 층(40)이 형성되어 있다. 또한, 절연막층(80) 및 반사방지막(90)이 상기 반도체 장치의 표면에 형성되어 있으며, 콘택 홀 형성을 위한 마스크 패턴 묘화 공정을 거쳐, 셀 패드(40) 및 활성 실리콘 층(34), 코아 회로 게이트 폴리실리콘 층에 각각 콘택 창(50, 60, 70)이 형성되어 있다.Meanwhile, the polysilicon layer 40 is formed with the spacers 13 and 22 formed in the gate stack interposed therebetween to form the DRAM cell pad. In addition, an insulating film layer 80 and an anti-reflection film 90 are formed on the surface of the semiconductor device, and the cell pad 40, the active silicon layer 34, and the core are processed through a mask pattern drawing process for forming contact holes. Contact windows 50, 60, and 70 are formed in the circuit gate polysilicon layer, respectively.
이와 같이 콘택 홀의 패턴 형성을 상기 반사방지막을 이용하여 매우 선명하게 완료하고 나면, 상기 반사방지막은 에치백 방식으로 제거되게 된다. 그러나, 앞서 지적한 바와 같이 반사방지막을 제거하기 위하여 에치백 공정을 수행하는 경우, 활성 실리콘 층(34)의 표면 개구부(60)가 반응 이온들에 노출되므로 상기 활성 실리콘의 표면은 심한 손상(95)을 입고 점결함이 발생되어, 결국에는 접합 누설 전류를 증가시키는 결과를 초래하게 된다.After the pattern formation of the contact hole is completed very clearly using the anti-reflection film, the anti-reflection film is removed by an etch back method. However, as noted above, when the etch back process is performed to remove the anti-reflection film, the surface of the active silicon is exposed to reactive ions because the surface opening 60 of the active silicon layer 34 is exposed to severe damage (95). Wear defects occur, resulting in increased junction leakage current.
따라서, 본 발명의 제1 목적은 종래의 반사방지막을 이용한 패턴 형성 기술이 지니고 있던 상기 반사방지막 제거 단계에서 발생하는 활성 실리콘층의 손상 문제를 해결할 수 있는 반도체 장치의 콘택 홀 제조 방법을 제공하는데 있다.Accordingly, a first object of the present invention is to provide a method for manufacturing a contact hole in a semiconductor device, which can solve the problem of damage to an active silicon layer generated in the anti-reflection film removing step of the conventional pattern formation technique using an anti-reflection film. .
본 발명의 제2 목적은 상기 제1 목적에 부가하여, 종래의 반사방지막을 이용한 패턴 형성 기술이 지니고 있던 상기 반사방지막 제거 단계에서 발생하는 기판 위에 있는 임의 층의 손상 문제를 해결할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다The second object of the present invention is, in addition to the first object, a semiconductor device capable of solving the problem of damage to any layer on the substrate which occurs in the step of removing the anti-reflection film, which has been carried out by the conventional anti-reflection film pattern forming technique. It is to provide manufacturing method
본 발명의 제3 목적은 상기 제1 목적에 부가하여, 제1 임의 층의 제거 단계에서 발생하는 기판 위에 있는 제2 임의 층의 손상 문제를 해결할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다It is a third object of the present invention to provide a method of manufacturing a semiconductor device, in addition to the first object, which can solve the problem of damage to the second optional layer on the substrate occurring in the step of removing the first optional layer.
제1a도 및 제1b도는 종래의 반사방지막 제거 방법을 나타낸 개략적 공정 순서도.1A and 1B are schematic process flowcharts showing a conventional anti-reflective film removal method.
제2a도 내지 제2e도는 본 발명의 실시 예에 따른 반사방지막 제거 방법을 나타낸 공정 순서도.2a to 2e is a process flow chart showing a method of removing the anti-reflection film in accordance with an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
5, 105 : 반도체 기판5, 105: semiconductor substrate
10, 20, 30, 110, 120, 130 : 텅스텐 실리사이드층10, 20, 30, 110, 120, 130: tungsten silicide layer
11, 21, 34, 111, 121, 134 : 질화막층11, 21, 34, 111, 121, 134: nitride film layer
14, 24, 32, 114, 124, 132 : 다결정 실리콘층14, 24, 32, 114, 124, 132: polycrystalline silicon layer
34, 35, 134, 135 : 활성 실리콘층34, 35, 134, 135: active silicon layer
40, 140 : 다결정 실리콘 셀 패드40, 140: polycrystalline silicon cell pad
80, 180 : 층간 절연막층, 예컨대 산화막80, 180: interlayer insulating film layer, such as oxide film
90, 190 : 반사방지막(ARC)층90, 190: Anti-reflection film (ARC) layer
200 : 에치백용 포토레지스트층200: photoresist layer for etch back
상기 목적을 달성하기 위하여, 본 발명은 반도체 기판에 형성된 결과물 상에 반사방지막을 형성하는 단계, 상기 반도체 기판 상에 소정의 패턴을 형성하는 단계, 상기 소정의 패턴에 따라 콘택 홀(contact hole)을 형성하는 단계, 상기 반도체 기판 상에 포토레지스트를 도포하는 단계, 상기 도포된 포토레지스트를 에치백(etch back)공정으로 제거하는 단계, 상기 반사방지막을 제거하는 단계, 상기 콘택 홀에 매립된 상기 포토레지스트를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of forming an anti-reflection film on the resultant formed on the semiconductor substrate, forming a predetermined pattern on the semiconductor substrate, contact holes in accordance with the predetermined pattern Forming, applying a photoresist on the semiconductor substrate, removing the applied photoresist through an etch back process, removing the anti-reflection film, and filling the photo into the contact hole. It provides a method for manufacturing a semiconductor device comprising the step of removing the resist.
이하, 본 발명에 따른 반도체 장치의 제조 방법의 바람직한 실시 예를 첨부 도면 제2a도 내지 제2e도를 참조하여 상세히 설명한다.Hereinafter, a preferred embodiment of a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to FIGS. 2A to 2E.
제2a도는 다결정 실리콘(114, 124, 132), 텅스텐 실리사이드(110, 120, 130) 및 질화막(111, 121, 134)으로 이루어지는 게이트 패턴이 형성되어 있으며, 상기 게이트 전극을 중심으로 양 측벽에 스페이서(112, 113, 122, 123, 131, 133)가 형성되어 있다. 또한 스페이서(113)와 스페이서(122)에 인접한 중앙에 셀 패드용 다결정 실리콘(140)이 형성되어 있으며, 절연막(180) 및 반사방지막(190)이 형성되어 있다.2A illustrates a gate pattern including polycrystalline silicon 114, 124, and 132, tungsten silicides 110, 120, and 130, and nitride films 111, 121, and 134, and spacers formed on both sidewalls of the gate electrode. (112, 113, 122, 123, 131, 133) are formed. In addition, the cell pad polycrystalline silicon 140 is formed at the center adjacent to the spacer 113 and the spacer 122, and an insulating film 180 and an antireflection film 190 are formed.
도포된 절연막(180)은 SOG(spin-on-glass) 또는 리플로우(reflow), 화학적 기계적 연마법(chemical mechanical polishing) 등의 방식을 이용하여 평탄화 과정을 거치게 되며, 바람직한 실시 예로서 상기 절연막은 산화막이 사용될 수 있으며, 상기 반사방지막으로는 실리콘 산화질화막(SiON)이 사용될 수 있다.The coated insulating layer 180 is planarized by using a method such as spin-on-glass (SOG) or reflow, chemical mechanical polishing, or the like. An oxide film may be used, and a silicon oxynitride film (SiON) may be used as the antireflection film.
제2b도는 상기 제2a도 공정 후 콘택 홀(150, 160, 170)을 형성하는 공정을 도시한 것으로서, 상기 반사방지막 위에 포토레지스트(도면에 표시되어 있지 않음)를 도포하고 콘택 홀을 정의하기 위한 마스크를 포토리토그래피 방식으로 프린팅 하게된다. 이어서, 반응 이온 식각 방식을 이용하여 정의된 위치에 콘택 홀을 열게 된다. 상기 콘택 홀을 형성하고 나면, 층 저면으로부터 반사되는 빛을 제거하기 위해 사용되었던 반사방지막은 제거되어야 한다. 본 발명의 양호한 실시 예에 따르면, 반사방지막을 에치백 하기 전에 제2c도에 도시한 바와 같이 포토레지스트로 결과물을 전면에 도포함으로써 활성 실리콘층(134) 및 개방된 접촉구(150, 160, 170)를 보호한다.FIG. 2B illustrates a process of forming the contact holes 150, 160, and 170 after the process of FIG. 2A. A photoresist (not shown) is applied on the anti-reflection film to define the contact hole. The mask is printed by photolithography. Subsequently, the contact hole is opened at a defined position using a reactive ion etching method. After forming the contact hole, the antireflective film used to remove the light reflected from the bottom of the layer must be removed. According to a preferred embodiment of the present invention, the active silicon layer 134 and the open contacts 150, 160, 170 by applying the resultant to the entire surface with a photoresist as shown in FIG. 2C before etching back the antireflection film. Protect.
제2d도는 상기 층간 절연막 상의 포토레지스트 및 반사방지막(190)을 에치백 공정으로 제거한 후 절연막층에 형성된 콘택 홀(211, 212, 213)에 매립되어 남아있는 포토레지스트를 보여 주고 있는 단면도이다.FIG. 2D is a cross-sectional view illustrating the photoresist remaining in the contact holes 211, 212, and 213 formed in the insulating layer after removing the photoresist and the antireflection layer 190 on the interlayer insulating layer by an etch back process.
제2e도는 상기 제2d도 공정 후 결과물에 남아 있는 포토레지스트(211, 212, 213)를 제거한 후의 반도체 장치의 단면도이다. 바람직한 실시 예로서, 상기 포토레지스트 잔여물은 애싱(ashing) 또는 스트립오프(strip off) 방식으로 제거할 수 있다.FIG. 2E is a cross-sectional view of the semiconductor device after removing the photoresist 211, 212, 213 remaining in the resultant after the FIG. 2D process. In a preferred embodiment, the photoresist residue may be removed by ashing or strip off.
전술한 내용은 후술할 발명의 특허 청구 범위를 보다 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개설하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술될 것이다. 개시된 본 발명의 개념과 특정 실시 예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.The foregoing has outlined rather broadly the features and technical advantages of the present invention to better understand the claims of the invention which will be described later. Additional features and advantages that make up the claims of the present invention will be described below. It should be appreciated by those skilled in the art that the conception and specific embodiment disclosed herein may be used immediately as a basis for designing or modifying other structures for carrying out similar purposes to the present invention.
즉, 본 발명의 바람직한 제2 실시 예로서, 전술한 상기 반사방지막을 제거하는 단계는 반도체 기판 상에 형성된 임의의 특정 층을 에치백할 때 활성 실리콘층을 보호하기 위하여, 먼저 포토레지스트를 도포하여 상기 임의의 특정 층까지 에치백 공정을 진행한 후 상기 포토레지스트로 활성 실리콘층을 보호하면서, 상기 특정 층을 제거할 수 있도록 사용되어질 수 있을 것이다.That is, in the second preferred embodiment of the present invention, the step of removing the anti-reflection film described above may be performed by first applying a photoresist to protect the active silicon layer when the specific layer formed on the semiconductor substrate is etched back. The etch back process may be used to remove the specific layer while protecting the active silicon layer with the photoresist after the etch back process.
즉, 상기 상술 반도체 제조 방법은 노출되어 손상을 받을 수 있는 층은 활성 실리콘 이외에 다른 임의의 층 일 수 있고, 동시에 상기 노출된 임의의 층은 후속 공정에 의해 손상을 받아서는 아니 될 층으로 한정된다. 또한, 본원 발명의 양호한 제3 실시 예로서, 상기 포토레지스트의 에치백 공정은 임의의 특정 층을 에치백 하는 공정과 동시에 진행 될 수 있다.That is, in the above-described semiconductor manufacturing method, the exposed and damaged layer may be any layer other than active silicon, and at the same time, the exposed any layer is limited to a layer that will not be damaged by a subsequent process. . In addition, as a third preferred embodiment of the present invention, the etch back process of the photoresist may proceed simultaneously with the process of etch back any particular layer.
본 발명에서 개시된 발명 개념과 실시 예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용되어질 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 도는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능하다.The inventive concepts and embodiments disclosed in the present invention may be used by those skilled in the art as a basis for modifying or designing other structures for carrying out the same purposes of the present invention. In addition, such modifications or altered equivalent structures by those skilled in the art may be variously changed, substituted, and changed without departing from the spirit or scope of the invention described in the claims.
이상과 같이 본 발명에 따른 반도체 장치의 제조 방법은 종래의 반사방지막 제거 에치백 공정이 지니는 문제점을 제거하기 위한 반도체 장치의 제조 방법으로서, 본 발명은 반사방지막 제거를 위한 에치백 공정 단계에 앞서서 포토레지스트 막을 공정 결과물 전면에 도포한 상태에서 상기 반사방지막을 제거함으로써 상기 에치백 공정 단계에 있어서 활성 실리콘층이 과다 식각되는 것을 방지하고, 그 결과 활성 실리콘의 표면이 손상되어 접합의 누설 전류가 발생하는 것을 방지할 수 있는 장점을 지니고 있다.As described above, the method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a semiconductor device for eliminating the problems of the conventional anti-reflective film removal etchback process. By removing the anti-reflection film while the resist film is applied to the entire surface of the process result, the active silicon layer is prevented from being excessively etched in the etch-back process step, and as a result, the surface of the active silicon is damaged and a leakage current of the junction is generated. It has the advantage of preventing it.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980020759A KR20000000859A (en) | 1998-06-05 | 1998-06-05 | Method for forming a contact hole of semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980020759A KR20000000859A (en) | 1998-06-05 | 1998-06-05 | Method for forming a contact hole of semiconductor devices |
Publications (1)
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| KR20000000859A true KR20000000859A (en) | 2000-01-15 |
Family
ID=19538389
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Country Status (1)
| Country | Link |
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| KR (1) | KR20000000859A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100709448B1 (en) * | 2001-06-26 | 2007-04-18 | 주식회사 하이닉스반도체 | Method for manufacturing storage node of semiconductor device |
-
1998
- 1998-06-05 KR KR1019980020759A patent/KR20000000859A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100709448B1 (en) * | 2001-06-26 | 2007-04-18 | 주식회사 하이닉스반도체 | Method for manufacturing storage node of semiconductor device |
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