KR19990087078A - 전자 디바이스 제조 방법 - Google Patents

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KR19990087078A
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silicide
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아이안 더글라스 프렌치
마틴 존 파웰
Original Assignee
롤페스 요하네스 게라투스 알베르투스
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

평판 디스플레이 또는 대면적 전자 디바이스를 제조함에 있어서, 실리콘 막(20) 상에 절연 게이트 구조체(25, 21, 22)와 소스 및 드레인 실리사이드 부분(31, 32)을 인접하게 배치하여 자기 정렬 박막 트랜지스터(TFT)를 형성한다. 실리콘 막(20)은 트랜지스터의 채널 영역(20b)을 포함하는 트랜지스터의 본체(20a)를 제공한다. 트랜지스터는 실리콘 막(20) 아래에서 연장하는 소스 및 드레인 전극 패턴(11, 12)을 가진다. 절연 게이트 구조체(25, 21, 22)는 절연막(21, 22) 상에 도전성 게이트(25)를 배치한 형태로 형성되며, 절연 막(21, 22)과 도전성 게이트(25)는 함께 패턴화된다. 절연 게이트 구조체(25, 21, 22)와 이에 인접한 노출된 실리콘 막 영역(20c 및 20d) 상에는 실리사이드 형성 금속(30)이 부착되며, 이 금속은 그들 인접 실리콘 막 영역과 반응해서 실리사이드(31, 32)를 형성한다. 미반응 금속은 선택성 에칭제에 의해서 절연 게이트 구조체(25, 21, 22)로부터 제거됨으로써, 도전성 게이트(25)와 자기 정렬된 소스 및 드레인 실리사이드 부분(31, 32)이 남겨진다. 소스 및 드레인 전극 패턴(11, 12)과 제각기의 소스 및 드레인 실리사이드 부분(31, 32) 간에는 실리콘 막(20)의 두께에 걸친 전기적 접속(n+; 31, 32)이 형성된다.

Description

전자 디바이스 제조 방법
본 발명은 박막 트랜지스터(thin-film transistor, 이후, 'TFT'라 칭함)를 구비한 전자 디바이스의 제조 방법에 관한 것으로서, 더욱 상세하게는, 수소 첨가 비정질 실리콘(a-Si:H : hydrogenated amorphous silicon)의 완전히 자기 정렬된(fully self-aligned : FSA) 상부 게이트(top-gate) TFT를 구비한 전자 디바이스의 제조 방법에 관한 것이다. 이 전자 디바이스는 능동 매트릭스(active matrix) 액정 표시 장치(liquid-crystal display)와 같은 평판 디스플레이(flat panel display)일 수도 있거나, 대면적 영상 센서(large area image sensor), 박막 데이터 저장 장치(thin-film data store), 기억 장치(memory device))와 같은 다른 유형의 대면적 전자 디바이스(large-area electronic device)일 수도 있다. 또한, 본 발명은 그러한 방법에 의해서 제조된 전자 디바이스에 관한 것이다.
대면적 전자 디바이스 용으로 사용하기 위해 절연 기판 상에 TFT 및/또는 다른 박막 반도체 회로 요소들을 구비한 박막 회로 디바이스를 제공하는 것에 대해 상당한 관심이 집중되고 있다. 비정질 또는 다결정 반도체 막 부분으로 제조된 그들 회로 요소는, 예를 들어, 본 출원 명세서에 참고로 인용되는 미국 특허 제5,130,829호(본 출원인의 관리번호 PHB 33646)에 개시되고 있는 바와 같은 평판 디스플레이의 셀 매트릭스(cell matrix) 내의 스위칭 요소(switching elements)를 형성할 것이다. 한편, 이 미국 특허 제5,130,829호에서는, 상부 게이트(top-gate) TFT와 하부 게이트(bottom-gate) TFT가 둘다 개시되고 있다.
미국 특허 제5,300,449호에 개시되고 있는 TFT를 구비한 전자 디바이스의 제조 방법은,
(a)기판의 상에 소스 및 드레인 전극 패턴을 형성하는 단계,
(b)상기 소스 및 드레인 전극 패턴의 상에 실리콘 막을 부착하여 상기 트랜지스터의 채널 영역(channel area)을 포함하는 트랜지스터 본체(body)를 제공하는 단계,
(c)상기 실리콘 막의 채널 영역 상에 절연 게이트 구조체(insulated gate structure)를 형성하는 단계,
(d)상기 절연 게이트 구조체와 이에 인접한 상기 실리콘 막의 노출된 영역 상에 실리사이드 형성 금속(silicide-forming metal)을 부착하는 단계,
(e)상기 금속을 상기 인접한 영역의 실리콘 막과 반응시켜 실리사이드를 형성하는 단계
를 포함한다.
미국 특허 제5,130,829호에 개시된 전체 내용은 본 출원 명세서에 참고로 인용된다. 미국 특허 제5,130,829호에 개시된 바와 같은 상부 게이트 TFT 공정에서는, 능동 매트릭스 디스플레이(active matrix display)의 투명한 화소 전극(transparent pixel electrodes)에 대해 인듐 주석 산화물(ITO : indium tin oxide)을 사용하는 대신에, 그 화소 전극을 제공하기 위해 실리사이드를 실리콘 막 상에 형성한다. TFT는 디스플레이 매트릭스의 스위칭 요소를 형성한다.
본 발명에 의하면,
(a)기판 상에 소스 및 드레인 전극 패턴을 형성하는 단계,
(b)상기 소스 및 드레인 전극 패턴 상에 실리콘 막을 부착하여 트랜지스터의 채널 영역을 포함하는 트랜지스터 본체를 제공하는 단계,
(c)상기 실리콘 막의 채널 영역 상에 절연 게이트 구조체를 형성하는 단계,
(d)상기 절연 게이트 구조체와 이에 인접한 상기 실리콘 막의 노출된 영역 상에 실리사이드 형성 금속을 부착하는 단계,
(e)상기 금속을 상기 인접한 영역의 실리콘 막과 반응시켜 실리사이드를 형성하는 단계
를 포함하는 박막 트랜지스터를 구비한 전자 디바이스의 제조 방법에 있어서,
상기 절연 게이트 구조체는 상기 단계(c)에서 절연 막 상에 도전성 게이트(conductive gate)가 배치되는 형태로 형성되고 상기 절연 막과 상기 도전성 게이트는 함께 패턴화되며, 미반응(unreacted metal) 금속은 상기 단계(e) 후에 선택성 에칭제(selective etchant)에 의해 상기 절연 게이트 구조체로부터 제거됨으로써 상기 인접한 영역에 상기 도전성 게이트와 자기 정렬된 소스 및 드레인 실리사이드 부분이 남겨 지며, 상기 소스 및 드레인 전극 패턴과 제각기의 소스 및 드레인 실리사이드 부분 간에는 실리콘 막의 두께에 걸친 전기적 접속이 형성되는 것을 특징으로 하는 박막 트랜지스터를 구비한 전자 디바이스의 제조 방법이 제공된다.
따라서, 본 발명에 따르면, 접촉 저항(contact resistance)을 감소시키기 위해 금속 실리사이드를 사용하는 자기 정렬 상부 게이트 TFT를 제조할 수 있고, 또한 도전성 게이트와 소스 및 드레인 전극 패턴이 측방향으로 이격되어 있는 경우에도 완전 자기 정렬(FSA : fully self-aligned) 상부 게이트 실리콘 TFT를 제조할 수 있다.
특히 비정질 실리콘 TFT를 대형 고화질 디스플레이(high resolution displays)의 능동 매트릭스 어드레싱(addressing)에 적합하게 하기 위해서 비정질 실리콘 TFT의 성능을 개선하는 것에 대해 상당한 관심이 집중되고 있다. 특히 중요한 두 가지 특징은 게이트 라인 저항률(gate line resistivity)의 감소 및 완전 자기 정렬 TFT 구조체의 사용에 있다. 완전 자기 정렬 TFT는 소스-드레인 기생 용량(parasitic source-drain capacitance)을 감소시키고, 잔류 용량(residual capacitance)의 대면적 균일성(large area uniformity)을 향상시킨다. 디스플레이에 부가하여, 매트릭스 어드레싱방식 영상 센서(matrix-addressed large area image sensor)의 경우에는 완전 자기 정렬 TFT의 장점이 더욱 현저하다.
완전 자기 정렬 하부 게이트 TFT의 제조 방법에 대해서는 몇 가지가 제안되고 있는데, 그 일 예로서는 SID 93 Digest paper 40.2의 887∼889쪽에 "A completely self-aligned a-Si TFT"라는 제목으로 게재된 엠. 아키야마(M. Akiyama) 등의 논문이 있다. 이 논문에 개시된 전체 내용은 본 출원 명세서에 참고로 인용된다. 이 SID 93의 논문에는 하부 게이트 TFT에 대한 소스 실리사이드 부분 및 드레인 실리사이드 부분(source and drain silicide parts)의 사용에 관한 내용이 개시되고 있다.
본 발명은 바람직한 상부 게이트 구조체를 제공한다. 하부 게이트 TFT에 비해, 이 상부 게이트 TFT의 중요한 이점은 알루미늄과 같은 고 전도성의 상부 게이트 금속으로 저 저항의 게이트 라인을 제조하는 것이 용이하다는 것이다. 또한, 상부 게이트 TFT의 완전 자기 정렬 구조체가 제공될 수 있기 때문에, 상부 게이트 TFT를 대면적 전자 디바이스(large area electronics) 용으로 사용할 경우 상부 게이트 TFT의 장점들이 복합적인 상승 효과를 나타낼 것으로 기대된다. 본 발명에 따른 방법은, 하부 게이트 구조의 완전 자기 정렬 TFT에서 두 단계의 자기 정렬 단계가 사용되는 것과는 대조적으로, 단지 하나의 자기 정렬 단계만을 포함할 것이다.
소스 및 드레인 전극 패턴과 제각기의 소스 및 드레인 실리사이드 부분 간의 전기적 접속은, 채널 영역을 제공하는 실리콘 막 재료를 통과할 때의 저항값보다 작은 저항값을 갖도록 다양한 방법으로 형성될 수 있다. 가장 간단하게는, 실리사이드 자체를 연장시키고/시키거나 실리콘 막 두께에 걸친 국부적인(local) 도핑을 행하여 전기적 접속을 제공하는 것이 바람직하다.
따라서, 소스 및 드레인 전극 패턴과 제각기의 소스 및 드레인 실리사이드 부분 간의 실리콘 막 영역을 소정 도전형의 도펀트(conductivity type dopant)로 도핑하여 실리콘 막의 두께에 걸친 전기적 접속의 적어도 일부를 제공할 수도 있다. 소스 및 드레인 전극 패턴과 제각기의 소스 및 드레인 실리사이드 부분 간의 실리콘 막 영역 내로 상기한 도전형의 도펀트를 도입하는 동안 절연 게이트 구조체를 마스크(예를 들어, 주입 마스크(implantation mask))로서 사용할 수도 있다. 따라서, 도핑된 영역은 도전성 게이트와 자기 정렬될 수 있으며, 채널 영역의 도펀트에 의한 오염이 방지될 수 있다. 플라즈마 도핑이나 이온 주입이 사용될 수도 있다. 도펀트 이온은 단계(d)와 단계(e) 사이에서 실리사이드 형성 금속을 통해 도입될 수도 있고/있거나 단계(e) 후 미반응 금속의 제거 후에 소스 및 드레인 실리사이드 부분을 통해 주입될 수도 있다. 다른 예에서는, 소스 및 드레인 전극 패턴과 제각기의 소스 및 드레인 실리사이드 부분 간의 실리콘 막 영역을 소스 및 드레인 전극 패턴으로부터의 전도성 도펀트에 의해서 도핑할 수도 있다.
소스 및 드레인 전극 패턴을 트랜지스터 본체의 단부(ends)에서 노출시킬 수도 있고, 또한 소스 및 드레인 실리사이드 부분을 그들 단부 너머로 연장시켜 소스 및 드레인 전극 패턴과 접촉케 하여 실리콘 막 두께에 걸친 전기적 접속의 적어도 일부를 형성할 수도 있다. 트랜지스터 본체의 단부를 테이퍼지게(tapered) 할 수도 있는데, 이렇게 하면, 단계(d)에서 부착되는 금속 막의 연속화가 용이해 지므로 상부 표면으로부터 하부 소스 및 드레인 전극 패턴에 이르는 단부 너머 소스 및 드레인 실리사이드 부분 연장부의 연속화가 용이해 질 것이다.
본 발명에 따른 특정한 특징들은 도 1 내지 도 8에 도시된 공정 흐름도 및 개략도를 참조한 본 발명의 실시예에서 상세히 설명된다.
도 1 내지 7은 본 발명의 제조 방법에 따른 각 단계에서 대면적 전자 디바이스의 FSA 상부 게이트 박막 트랜지스터에 대한 단면도이고,
도 8은 본 발명에 따른 방법에 의해서 제조된 FSA 상부 게이트 박막 트랜지스터를 스위칭 요소로 구비하는 AMLCD 장치의 셀 구성을 도시한 평면도이다.
알아 두어야 할 것은, 이들 도면은 단지 개략적인 것일 뿐으로서 정확한 비율로 도시한 것이 아니라는 것이다. 이들 도면의 각 부분들 간의 치수 및 비율은 도면의 명료성 및 편의를 위해 과장 또는 축소시켰다.
본 발명에 따라서 제조된 이러한 FSA 상부 게이트 TFT는 예를 들어 SID(93) Digest paper 및/또는 미국 특허 제5,130,829호(도 1) 및/또는 미국 특허 제5,300,499호에 개시되고 있는 바와 같은 디스플레이 매트릭스(또는 다른 대면적 전자 디바이스)의 스위칭 요소를 형성할 것이다. 예를 들어, 도 8에는 본 발명에 따라서 제조된 평판 디스플레이의 능동 스위칭 매트릭스의 1개 셀에 대한 전체 영역이 도시된다. 이 셀은 예를 들어, 절연 기판(10) 상에 형성된 ITO의 전극 패턴(11, 12)을 포함한다. 기판(10)은 디스플레이의 배면판(back plate), 예를 들어, 유리판 또는 폴리머 막(polymer film)을 포함할 수도 있다. 패턴(11, 12)의 열(column) 도체(11)는 매트릭스 열(matrix columns)에서 스위칭 TFT의 공통 소스 라인(common source line)을 형성한다. 패턴(11, 12)의 다른 부분(12a)은 TFT의 드레인 전극을 형성한다. 이 특정의 대표적인 실시예에서, 패턴(11, 12)의 대부분(12)은 화소 전극(12b)을 형성한다. 화소 전극(12b)은 드레인 전극 부분(12a)과 일체로 되며, 또한, 본 예에서는 부분(12c)과 일체로 된다. 부분(12c)은 인접 셀의 행(row) 도체(25)와 함께 화소 저장 캐패시터의 하부 전극을 형성한다. 행 도체(25)는 매트릭스 행에서 TFT의 공통 게이트 라인(common gate line)을 형성한다. 각 셀의 스위칭 TFT는 실리콘 트랜지스터 본체(20a)를 포함한다. 도 8의 예에서, 이들 실리콘 트랜지스터 본체(20a)들은 개개의 실리콘 막 패턴 섬(island)을 형성한다. 전형적으로, 실리콘 막(20)은 예를 들어 a-Si:H로 이루어진다. 그러나, 어떤 디스플레이 및/또는 다른 대면적 전자 디바이스에 있어서는 비정질 실리콘 보다는 오히려 다결정 실리콘이 바람직할 수도 있다.
도 1 내지 도 7에는 본 발명에 따라 완전히 자기 정렬된 상부 게이트 TFT에 대한 일 예의 공정이 도시되는데, 이 공정은 다음과 같은 단계, 즉,
(a)기판(10) 상에 소스 및 드레인 전극 패턴(11, 12)을 형성하는 단계(도 1),
(b)상기 소스 및 드레인 전극 패턴(11, 12) 상에 실리콘 막(20)을 부착하여 상기 TFT의 채널 영역(20b)을 포함하는 트랜지스터 본체(20a)를 제공하는 단계(도 2 및 7),
(c)상기 실리콘 막(20)의 채널 영역(20b) 상에 절연 게이트 구조체(25, 22, 21)를 형성하는 단계(도 2 내지 5),
(d)상기 절연 게이트 구조체(25, 22, 21)와 이에 인접한 상기 실리콘 막(20)의 노출된 영역(20c, 20d) 상에 실리사이드 형성 금속(30)을 부착하는 단계(도 6),
(e)상기 금속(30)을 상기 인접한 실리콘 막의 영역(20c, 20d)과 반응시켜 실리사이드(31, 32)를 형성하는 단계(도 7)
를 포함한다.
본 발명에 따른 이 방법에서는, 절연 게이트 구조체(25, 22, 21)를 단계(c)에서 절연막(22, 21) 상에 도전성 게이트(25)를 배치시켜 형성하되 절연막(22, 21)을 도전성 게이트(25)와 함께 패턴화하고; 미반응 금속을 단계(e) 후 선택적 에칭제에 의해서 절연 게이트 구조체(25, 22, 21)로부터 제거하여 도전성 게이트(25)와 함께 자기 정렬되는 소스 및 드레인 실리사이드 부분(31, 32)이 상기한 인접 영역(20c, 20d)에 제각기 남겨 지도록 한다. 또한, (예를 들어, 영역(20c, 20d)을 도핑하고/하거나 실리사이드(31, 32)를 트랜지스터 본체(20a)의 단부 너머로 연장시켜) 소스 및 드레인 전극 패턴과 제각기의 소스 및 드레인 실리사이드 부분(31, 32) 간의 실리콘 막 두께에 걸친 전기적 접속을 형성한다. 따라서, 채널이 원래 부착시킨 도핑되지 않은 진성 전도율(intrinsic conductivity)(i)의 a-Si:H로 구성되는 일이 있을 지라도, 영역(20c, 20d)은 예를 들어 n-채널 TFT의 경우 인(phosphorus) 또는 비소(arsenic)에 의해 고농도(n+)로 도핑될 수도 있다.
게이트 라인(25)의 하부에 비정질 실리콘(a-Si)을 형성하지 않는 것이 바람직한 경우에는, 단계(c)에서 게이트 절연체(21, 22)를 두 단계로 부착한다. 특히 바람직한 것은 금속(Cr) 부착과 실리사이드 형성(단계(d) 및 (e))과 함께 이온 주입 또는 플라즈마 도핑을 사용해서 접촉 저항(contact resistance)을 감소시키는 것이다. 도 3에서와 같이 a-Si:H 섬(20a)에 대해 테이퍼 에칭(Taper-etching)을 행하여 접촉 저항을 감소시킬 수도 있다. 실리사이드 층(31, 32)은 소스 및 드레인 전극(11, 12)으로부터 채널(20b)로의 측방향 전도를 제공하며, 인접 영역(20c, 20d)의 n+ 도핑은 TFT 채널(20b) 내로의 주입이 양호하게 되도록 한다.
공정 단계의 바람직한 순서를 도 1 내지 도7에 도시한다. 도 1에 도시된 전극 패턴(11, 12)은 공지된 포토리소그래픽(photholithographic) 기법과 에칭 기법에 의해서 절연 기판(10) 상에 부착되는 전극 재료 막으로 형성한다. 그 다음 도핑되지 않은 실리콘 막(20)을 부착하고, 이어서 (예를 들어 질화 실리콘의) 제 1 절연막(21')을 부착한다. 그 결과의 형성된 구조체를 도 2에 도시한다. 그 다음, 막(20, 21')을 포토리소그래픽 기법과 에칭 기법에 의해서 패턴화하여 절연 막(21")으로 피복된 트랜지스터 본체(20a)를 형성한다. 에칭제를 사용해서 실리콘 막(20)의 에지를 테이퍼지게 함으로써 테이퍼진 소스 단부(20e) 및 드레인 단부(20f)를 가진 트랜지스터 본체(20a)를 제공할 수도 있다. 도 3에 도시한 바와 같이, 소스 전극 패턴(11)과 드레인 전극 패턴(12)은 트랜지스터 본체의 단부(20e, 20f)에서 노출된다.
이제, 2개의 추가적인 막 예를 들어 (질화 실리콘과 같은 재료로 이루어진) 제 2 절연 막(22')과 (알루미늄과 같은 재료로 이루어진) 도전성 게이트 막(25')을 부착한다. 그 결과적인 구조체를 도 4에 도시한다. 이제, 그들 막(25', 22' 및 21')을 포토리소그래픽 기법과 에칭 기법에 의해서 패턴화하여 도 5에 도시한 절연 게이트 구조체(25, 22, 21)를 형성한다. 알루미늄 막(25')과 질화 실리콘 막(21'과 22')에 대해서는 제각기 별개의 에칭제를 사용하나, 이들 재료에 대한 에칭 처리에서는 알루미늄 막(25') 상에 공통적인 포토리소그래픽 마스크를 사용해서 도전성 게이트(25)와 게이트 절연체(21, 22)의 패턴을 규정한다. 게이트 절연체(21, 22)를 에칭하는 동안, 그 위에 놓인(overlying) 게이트(25)도 마스크로서 작용할 수도 있다. 따라서, 게이트 절연체(21, 22)는 게이트(25)와 함께 패턴화된다. 도 5에서는 게이트(25) 및 게이트 절연체(21, 22)가 동일한 패턴을 갖는 상태로 도시된다. 그러나, 에칭 조건은 게이트절연체(21, 22)가 게이트(25)보다 약간 더 넓은 유사 패턴을 갖게 하는 것일 수도 있다.
이제, 도 6에 도시한 바와 같이, 실리사이드 형성 금속(예를 들어, 크롬)을 부착한다. 그 결과의 형성된 크롬 막(30)을 절연 게이트 구조체(25, 22, 21), 이에 인접한 트랜지스터 본체(20a)의 노출된 영역(20c, 20d)(및 그의 단부(20e, 20f)), 그리고 전극 패턴(11, 12) 및 기판(10)의 노출된 영역 상에 확장시킨다. 다음, 그 박막형 구조체를 트랜지스터 본체(20a)의 노출된 실리콘과 함께 가열하여 실리사이드 영역(31, 32)을 형성할 수도 있다. 이어서, 크롬 에칭제를 사용하여 미반응된 크롬을 제거해서 도 7의 TFT 구조체 내에 실리사이드 영역(31, 32)을 남긴다. 이러한 TFT 구조체에서는, 소스 실리사이드 부분(31)과 드레인 실리사이드 부분(32)을 단부(20e, 20f) 상에 연장시켜서 소스 전극 패턴(11) 및 드레인 전극 패턴(12)과 접촉케 한다. 또한, TFT가 그의 영역(20c, 20d)에 도핑된 소스 영역과 드레인 영역을 갖게 할 수도 있는데, 이들 도핑된 구역도 실리콘 막(20)의 두께에 걸친 전기적 접속의 적어도 일부를 제공한다.
예를 들어 상부 게이트 구조체(25, 22, 21)로 그 밑에 놓인 (진성) 채널 영역(20b)을 마스킹한 상태에서 플라즈마 도핑에 의해 상기한 도핑된 소스 영역 및 드레인 영역(20c 및 20d)을 형성할 수도 있다. 이와 달리, 예를 들어 상부 게이트 구조체(25, 22, 21)를 주입 마스크(implantation mask)로서 사용하여 이온 주입에 의해서 상기한 도핑된 소스 영역 및 드레인 영역(20c 및 20d)을 형성할 수도 있다. 이같은 주입은 실리사이드 형성 금속의 부착 전에 즉 도 5와 도 6 사이에서 수행할 수도 있다. 하지만, 그러한 주입을 실리콘 형성 금속을 통해서 수행하고/하거나(즉, 도 6의 단계에서 행하고/하거나) 실리사이드를 통해서 수행하는 것이 (공정의 신뢰성 및 실리사이드의 양호한 품질 면에서) 특히 바람직하다.
한 가지 유형의 방법에서는, 실리사이드 형성 금속의 상부층(30)을 통해서 비정질 실리콘 막 또는 다결정 실리콘 막(20) 내로 이온(예를 들면, 도펀트 이온 또는 실리사이드 형성 금속의 이온)을 주입해서 어떠한 어닐링(가열)의 단계도 필요없이 금속(30)을 가진 고품질의 실리사이드(31, 32)를 형성한다.
다른 유형의 방법에서는, 이온을 주입하기 전에 비정질 실리콘 막 또는 다결정 실리콘 막(20)을 금속(30)과 함께 가열하여 금속(30)을 가진 고품질의 실리사이드를 형성하고, 그 다음 미반응된 실리사이드 형성 금속을 제거한 후에 실리사이드 상부층(31, 32)을 통해서 비정질 실리콘 막 또는 다결정 실리콘(20) 내로 이온(예를 들면, 도펀트 이온 또는 실리사이드 형성 금속의 이온)을 주입한다.
본 발명자들의 실험 결과, 상기한 두 가지 유형의 방법에서, 이온을 주입하지 않은 재료(20) 상에 실리사이드를 형성하는 것이 이온을 미리 주입한 재료(20)를 실리사이드화하는 것보다 양질의 실리사이드를 얻을 수 있었다.
상술한 실시예에서는, 크롬을 실리사이드 형성에 적합한 재료로서 사용하였지만, 본 발명에 따른 디바이스 및 그의 제조 방법에서는 크롬 실리사이드 대신에 다른 금속, 예를 들어, 몰리브덴(Mo), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 금(Au) 및 다른 재료의 실리사이드를 사용할 수도 있다.
TFT가 도핑된 소스 및 드레인 영역을 갖는 경우, 그들 도핑된 영역은, 예를 들어, 유럽 특허 출원 제 0 221 361호에서 설명하고 있는 바와 같이 또한 일본 교토에서 1989년 10월 16일부터 18일까지 개최된 제 9회 국제 디스플레이 학술 연구 회의(Proceedings of the 9th International Display Research Conference)의 회보인 Japan Display '89의 506쪽 내지 509쪽에 실린 "An Ohmic Contact Formation Method For Fabricating α-Si TFTs on Large Size Substrate"라는 제목의 유카와(Yukawa) 등의 논문에서 설명하고 있는 바와 같이, 하부 소스 및 드레인 전극 패턴(11 및 12)으로부터 실리콘 막(20)을 (예를 들어, 그의 부착 중에) 도핑해서 형성할 수도 있다. 유럽 특허 출원 제 0 221 361호 및 Japan Display '89의 전체 내용은 본 출원 명세서에 참고로 인용된다. 따라서, 소스 및 드레인은 실리사이드 막이 형성된 상부 표면으로부터의(또는 이 표면을 통한) 도핑 대신에 실리콘 막의 하부로부터 도핑될 수도 있고/있거나 실리사이드 막이 형성된 상부 표면으로부터의(또는 이 표면을 통한) 도핑에 부가하여 실리콘 막의 하부로부터 도핑될 수도 있다.
본 발명의 범주 내에서 다른 많은 변형 및 변경이 가능하다. 따라서, TFT가 (예를 들어, 영역(20c 및 20d)에서의 막(20) 두께에 걸친) 도핑된 소스 영역 및 드레인 영역을 포함하는 것이 바람직할 지라도, 그러한 도핑 영역을 생략할 수도 있다. 이 경우에는, 적절한 주입을 위해 금속 실리사이드 부분(31, 32)과 TFT 채널(20b)을 직접 접촉시키는 것이 바람직하다. 그 결과, 실제 사용에 있어서, 어느 정도의 성능 저하가 예상될 수도 있지만, 그 변형 구조(이 구조는 실리사이드 부분(31, 32)에 의해서 동평면(co-planner) TFT로 효과적으로 변환된다.)는 n 채널 a-Si TFT의 경우 여전히 충분히 높은 온(ON) 전류를 제공한다. 따라서, 이러한 TFT는 누설 전류(leakage current)가 실리콘 막(20)의 큰 페르미 준위(bulk Fermi level)에 의해서 제어되는 다수 캐리어(majority carrier) 디바이스이다. 도 3에서는 트랜지스터 본체(20)에 대해서 테이퍼진 단부(20e, 20f)를 도시했지만, 이들 테이퍼진 단부(20e, 20f)를 거의 테이퍼지지 않은 형태로 형성할 수도 있다. 이들 테이퍼지지 않은 단부(20e, 20f)의 노출된 실리콘을 부착된 금속(30)과 접촉시키면, 막(20)의 상부 표면으로부터 하부 전극 패턴(11, 12)에 이르는 실리사이드 접속이 여전히 형성될 수 있다. 또한, 본 발명에 따라 실리사이드 형성 단계 후에 에칭에 의해서 트랜지스터 본체를 규정하는 것도 가능한데, 이때 트랜지스터 본체(20a)의 단부 상에는 어떠한 실리사이드도 형성되지 않는다. 이 경우, 영역(20c 및 20d)에서 실리콘 막의 두께를 통해 연장하는 도핑된 소스 및 드레인 영역에 의해서 (트랜지스터 본체(20a)의 상부 표면에만 있는) 소스 및 드레인 실리사이드 부분(31. 32)과 하부 표면의 소스 및 드레인 전극 패턴(11, 12)이 전기적으로 접속될 수 있다.
다른 변형 및 변경도 당업자에게는 자명할 것이다. 이러한 변형 및 변경에는, 능동 매트릭스 액정 디스플레이 및 다른 대면적 전자 디바이스, TFT 및 다른 박막 회로 요소의 구성 및 회로, 그리고 다른 반도체 디바이스의 제조 방법에서 이미 알려진 다른 특징들이 포함될 수도 있고, 또한, 본 출원 명세서에서 이미 설명한 특징 대신에 사용될 수 있거나 그 특징에 부가하여 사용될 수 있는 다른 특징들이 포함될 수도 있다. 본 출원의 특허청구범위에는 특정한 특징들의 조합을 기재하고 있으나, 당연하듯이, 본 출원서의 개시 범위에는, 본 명세서에서 명시적 또는 암시적으로 개시하고 있는 어떤 모든 새로운 특징 또는 새로운 특징들의 조합과 더불어 상기한 모든 변형, 변경 및 종합이 본 출원 명세서에 개시된 주요 발명적 개념에 관한 것이던지 그렇지 않던 간에 또한 본 발명의 주요 발명적 개념과 동일한 어떤 또는 모든 기법상의 문제를 완화시키던지 그렇지 않던 간에 포함된다. 본 출원인은 본 출원의 진행 중에 또는 이 출원으로부터 파생된 또는 이 출원을 우선권 주장하는 어떤 다른 출원의 진행 중에 특허 청구범위에 그러한 특징 및/또는 그러한 특징들의 조합을 기재하고자 한다.

Claims (10)

  1. (a) 기판 상에 소스 및 드레인 전극 패턴을 형성하는 단계,
    (b) 상기 소스 및 드레인 전극 패턴 상에 실리콘 막을 부착하여 박막 트랜지스터의 채널 영역을 포함하는 트랜지스터 본체를 제공하는 단계,
    (c) 상기 실리콘 막의 채널 영역 상에 절연 게이트 구조체를 형성하는 단계,
    (d) 상기 절연 게이트 구조체와 이에 인접한 상기 실리콘 막의 노출된 영역 상에 실리사이드 형성 금속을 부착하는 단계,
    (e) 상기 금속을 상기 인접한 영역의 실리콘 막과 반응시켜 실리사이드를 형성하는 단계
    를 포함하는 박막 트랜지스터를 구비한 전자 디바이스의 제조 방법에 있어서,
    상기 절연 게이트 구조체는 상기 단계(c)에서 절연 막 상에 도전성 게이트(conductive gate)가 배치되는 형태로 형성되고 상기 절연 막과 상기 도전성 게이트는 함께 패턴화되며, 미반응(unreacted metal) 금속은 상기 단계(e) 후에 선택성 에칭제(selective etchant)에 의해 상기 절연 게이트 구조체로부터 제거됨으로써 상기 인접한 영역에 상기 도전성 게이트와 자기 정렬된 소스 및 드레인 실리사이드 부분이 남겨 지며, 상기 소스 및 드레인 전극 패턴과 제각기의 소스 및 드레인 실리사이드 부분 간에는 실리콘 막의 두께에 걸친 전기적 접속이 형성되는 것을 특징으로 하는 박막 트랜지스터를 구비한 전자 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 소스 및 드레인 전극 패턴과 제각기의 소스 및 드레인 실리사이드 부분 간의 실리콘 막 영역을 도전형 도펀트로 도핑하여 상기 실리콘 막의 두께에 걸친 전기적 접속의 적어도 일부를 제공하는 것을 특징으로 하는 박막 트랜지스터를 구비한 전자 디바이스의 제조 방법.
  3. 제 2 항에 있어서,
    상기 소스 및 드레인 전극 패턴과 제각기의 소스 및 드레인 실리사이드 부분 간의 실리콘 막 영역을 상기 도전형 도펀트로 도핑하는 동안 상기 절연 게이트 구조체를 마스크로서 사용하는 것을 특징으로 하는 박막 트랜지스터를 구비한 전자 디바이스의 제조 방법.
  4. 제 3 항에 있어서,
    상기 단계(d)와 단계(e) 사이에서 상기 실리사이드 형성 금속을 통해서 상기 도전형 도펀트의 이온을 주입하는 것을 특징으로 하는 박막 트랜지스터를 구비한 전자 디바이스의 제조 방법.
  5. 제 3 항에 있어서,
    상기 단계(e)의 완료 후 미반응 금속을 제거하고 나서 상기 소스 및 드레인 실리사이드 부분을 통해서 상기 도전형 도펀트의 이온을 주입하는 것을 특징으로 하는 박막 트랜지스터를 구비한 전자 디바이스의 제조 방법.
  6. 제 2 항에 있어서,
    상기 소스 및 드레인 전극 패턴과 제각기의 소스 및 드레인 실리사이드 부분 간의 실리콘 막 영역을 상기 소스 및 드레인 전극 패턴으로부터 상기 도전형 도펀트로 도핑하는 것을 특징으로 하는 박막 트랜지스터를 구비한 전자 디바이스의 제조 방법.
  7. 제 1 내지 6 항 중의 어느 한 항에 있어서,
    상기 트랜지스터 본체의 단부에서 상기 소스 및 드레인 전극 패턴을 노출시키고, 상기 소스 및 드레인 실리사이드 부분을 상기 단부 위로 연장시켜 상기 소스 및 드레인 전극 패턴과 접촉시키고 상기 실리콘 막의 두께에 걸친 전기적 접속의 적어도 일부를 형성하는 것을 특징으로 하는 박막 트랜지스터를 구비한 전자 디바이스의 제조 방법.
  8. 제 7 항에 있어서,
    상기 트랜지스터 본체의 단부를 테이퍼지게(tapered)하고, 상기 소스 및 드레인 실리사이드 부분을 상기 테이퍼진 단부의 위로 연장시키는 것을 특징으로 하는 박막 트랜지스터를 구비한 전자 디바이스의 제조 방법.
  9. 제 1 내지 6 항 중의 어느 한 항에 있어서,
    상기 도전성 게이트와 소스 및 드레인 전극 패턴이 측방향 이격되는 상태로 상기 채널 영역 상에 상기 절연 게이트 구조체를 형성하는 것을 특징으로 하는 박막 트랜지스터를 구비한 전자 디바이스의 제조 방법.
  10. 제 1 항에 있어서,
    상기 트랜지스터를 디바이스 매트릭스의 스위칭 요소로서 상기 기판 상에 다수개 형성하는 것을 특징으로 하는 박막 트랜지스터를 구비한 전자 디바이스의 제조 방법.
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