KR19990082992A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

소스/드레인으로 이루어지는 p+형 영역상에는 실리사이드막이 형성되어 있다. 실리콘 산화막은 실리사이드막을 노출시키는 콘택트 홀을 갖는다. 콘택트 홀을 통하여, p+형 영역에 B를 이온 주입한다. 실리사이드막상에 Ti막을 형성한다. Ti막 형성후, 주입된 이온을 780 내지 900℃에서 어닐하여 소스/드레인을 구성하는 다른 p+형 영역을 형성한다.

Description

반도체 장치의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관하는 것으로서, 보다 자세하게는 불순물 영역과 배선막을 전기적으로 접속하는 구조의 제조 방법에 관하는 것이다.
전계 효과 트랜지스터의 소스/드레인과 상층의 배선막과의 전기적 접속은 일반적으로 콘택트 홀을 사용하여 행하여진다. 즉, 소스/드레인상에 우선 층간 절연막을 형성하여 층간 절연막을 선택적으로 에칭 제거하며 소스/드레인을 노출시키는 콘택트 홀을 형성하여, 다음에 층간 절연막 및 콘택트 홀내에 배선막을 형성한다. 반도체 장치의 미세화 요청에 따라, 소스/드레인의 치수가 작게 이루어진다. 이 때문에, 콘택트 홀의 저면이 완전하게 소스/드레인의 위에 위치하지 않고 어긋나는 경우가 있다. 즉, 필드 산화막의 단부와 소스/드레인과의 경계상에, 콘택트 홀이 위치하는 것이다. 콘택트 홀 형성을 위한 에칭에 의해, 이 필드 산화막의 단부는 깎이며 실리콘 기판의 주표면이 노출된다. 상기 노출되는 주표면과 배선막이 전기적으로 접속되면, 배선막으로부터의 전류가 실리콘 기판에 누전되는 문제가 발생한다. 따라서, 콘택트 홀 형성 후, 콘택트 홀을 통해서 실리콘 기판의 주표면에 이온 주입을 실시하여, 소스/드레인과 적어도 일부가 겹치는 소스/드레인과 같은 도전형 불순물 영역을 형성한다. 이러한 기술은 예를 들면 일본특허 공보 제(평) 61204173호 공보에 개시되어 있다.
발명의 목적은 반도체 기판에의 누전 전류의 값을 보다 확실하게 내릴 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은 반도체 기판의 주표면에 제 1 도전형의 제 1 불순물 영역을 형성하는 공정과, 제 1 불순물 영역 위에 실리사이드막을 형성하는 공정과, 실리사이드막을 노출시키는 구멍부를 갖는 절연막을 주표면 위에 형성하는 공정과, 구멍부를 통해서 제 1 도전형의 이온을 주표면에 주입하여 제 1 불순물 영역과 적어도 일부가 겹치는 제 1 도전형의 제 2 불순물 영역을 형성하는 공정과, 제 2 불순물 영역을 780 내지 900℃에서 어닐하여 제 2 불순물 영역을 활성화하는 공정과, 절연막의 위 및 구멍부내에 실리사이드막과 전기적으로 접속되는 배선막을 형성하는 공정을 구비한다.
본 발명의 발명자는 제 2 불순물 영역을 780 내지 900℃에서 어닐하면, 반도체 기판에의 누전 전류의 값이, 그 온도 범위 이외의 어닐과 비교하여, 낮은 값이 되는 것이 실험에 의해 확인되었다. 따라서, 본 발명에 의하면 반도체 기판에의 누전 전류의 값을 보다 확실하게 내릴 수 있어 반도체 장치의 성능을 향상시킬 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은 제 1 불순물 영역을 형성하는 공정전에 그 단부가 제 1 불순물 영역과 접하여, 제 1 불순물 영역을 다른 불순물 영역과 전기적으로 분리하는 소자 분리 절연막을 형성하는 공정을 구비하는 것이 바람직하다.
본 발명에 따른 반도체 장치의 제조 방법은 구멍부가 소자 분리 절연막의 단부와 제 1 불순물 영역과의 경계 위에 위치하는 경우에 적용하는 것이 바람직하다.
제 1 도전형은 p형인 것이 바람직하다. 본 발명에 의하면 제 1 도전형이 n형 보다도 p형 쪽이 반도체 기판에의 누전 전류의 값을 효과적으로 내릴 수 있다. 특히, 제 2 불순물 영역을 850 내지 900℃에서 어닐하는 것이 바람직하다. 이것은 후에 설명한다. 제 1 도전형의 이온으로서는, B, BF2등이 있다. BF2의 이온 주입은, BF2을 10KeV 내지 50KeV, 5×1013atom/㎠ 내지 1×1015atom/㎠의 조건에서 이온 주입을 실시하며, 어닐은 10 내지 60초의 램프 어닐로 하는 것이 바람직하다. B의 이온 주입의 조건은 10KeV 내지 20KeV이다. 다른 조건은 BF2의 조건과 같다.
제 1 불순물 영역으로서는 예를 들면 전계 효과 트랜지스터의 소스/드레인이 있다.
본 발명에 따른 반도체 장치의 제조 방법은 배선막을 형성하는 공정전에 구멍부에서 노출하는 실리사이드막의 위에, 고융점 금속막을 형성하는 공정을 구비하는 것이 바람직하다. 고융점 금속막으로서는, Ti, TiN, TiW, TaN, Nb를 포함하는 것이 바람직하다. 고융점 금속막으로서 Ti막을 사용한 경우, 어닐을 질소 분위기로 하며, 고융점 금속막의 위에 TiN막을 형성하는 것이 바람직하다.
본 발명에 따른 반도체 장치의 제조 방법은 고융점 금속막의 형성 후에 어닐을 실시하는 것이 바람직하다. 이것에 의하면, 실리사이드막(예를 들면, TiSi막)의 표면이 산화되지 않기 때문에 콘택트 저항을 저저항화할 수 있다.
또한, 어닐 후, 고융점 금속막을 형성해도 좋다. 이에 따라서, 실리사이드막(예를 들면, TiSi막)의 표면이 산화되기 때문에 고융점 금속막의 형성 전에 산화층을 제거할 처리가 필요하게 된다. 이러한 처리법으로서는 예를 들면 역 스패터링(RF 에칭)이 있다.
도 1은 본 발명에 따른 반도체 장치 제조 방법의 일 실시예의 제 1 공정도.
도 2는 본 발명에 따른 반도체 장치 제조 방법의 일 실시예의 제 2 공정도.
도 3은 본 발명에 따른 반도체 장치 제조 방법의 일 실시예의 제 3 공정도.
도 4는 본 발명에 따른 반도체 장치 제조 방법의 일 실시예의 제 4 공정도.
도 5는 본 발명에 따른 반도체 장치 제조 방법의 일 실시예의 제 5 공정도.
도 6은 콘택트 홀의 위치 관계를 설명하기 위한 반도체 장치의 부분 단면도.
도 7a 및 도 7b는 어닐 온도가 730℃, 이온 주입을 실시하지 않는 경우에 있어서의 접합 누전의 값을 도시하는 그래프.
도 8a 및 도 8b는 어닐 온도가 730℃, 이온 주입을 실시하는 경우에 있어서의 접합 누전의 값을 도시하는 그래프.
도 9a 및 도 9b는 어닐 온도가 780℃, 이온 주입을 실시하는 경우에 있어서의 접합 누전의 값을 도시하는 그래프.
도 10a 도 10b는 어닐 온도가 800℃, 이온 주입을 실시하는 경우에 있어서의 접합 누전의 값을 도시하는 그래프.
도 11a 및 도 11b는 어닐 온도가 850℃, 이온 주입을 실시하는 경우에 있어서의 접합 누전의 값을 도시하는 그래프.
도 12a 및 도 12b는 어닐 온도가 900℃, 이온 주입을 실시하는 경우에 있어서의 접합 누전의 값을 도시하는 그래프.
도 1 내지 도 6을 사용하여 본 발명에 따른 반도체 장치의 제조 방법의 일 실시예를 설명한다. 도 1을 참조하여 반도체 기판의 일례인 실리콘 기판(10)의 주표면에 소자 분리 절연막의 일례인 필드 산화막(12 및 14)의 간격을 두어 형성한다. 필드 산화막(12, 14)의 형성 방법으로서는, 예를 들면 LOCOS법이 있다. 필드 산화막(12)과 필드 산화막(14)과의 사이에 있는 실리콘 기판(10)의 주표면에 MOS 트랜지스터가 형성된다. 우선 실리콘 기판(10)의 주표면에 게이트 산화막(18)을 형성한다. 게이트 산화막(18)의 형성 방법으로서는 예를 들면 열산화가 있다. 게이트 산화막(18)의 위에 폴리 실리콘막 또는 폴리 실리콘막과 실리사이드막을 적층한 구조의 막으로 이루어지는 게이트 전극(16)을 형성한다. 게이트 전극(16) 및 필드 산화막(12 및 14)을 마스크로서, 실리콘 기판(10)에 BF2를 이온 주입하여, 게이트 전극(16)을 끼우도록 p-형 영역(20 및 22)을 형성한다. 다음에 게이트 전극(16)의 측면에 실리콘 산화막으로 이루어지는 사이드 벽 절연막(24, 26)을 형성한다. 사이드 벽 절연막(24, 26)의 형성 방법으로서는 이하 방법을 예시할 수 있다. 우선, CVD법으로 게이트 전극(16)을 덮는 실리콘 산화막을 형성한다. 다음에, 이러한 실리콘 산화막을 반응성 이온 에칭을 사용하여 에칭한다. 이들의 공정에 의해 사이드 벽 절연막(24, 26)을 형성할 수가 있다.
사이드 벽 절연막(24 및 26) 및 필드 산화막(12 및 14)을 마스크로서, 실리콘 기판(10)에 BF2를 이온 주입하여 p+형 영역(28 및 30)을 형성한다. 그리고 실리콘 기판(10)의 주표면에 예를 들면, Ti막을 스패터링에 의해 형성한다. 이 Ti막을 N2또는 불활성 가스 분위기에서 어닐함으로서 p+형 영역(28 및 30)상에 각각 티탄 실리사이드막(32 및 34)을 형성한다.
도 2를 참조하여 실리콘 기판(10)의 주표면 전면에 예를 들면 CVD법을 사용하여 절연막의 일례인 실리콘 산화막(40)을 형성한다. 실리콘 산화막 대신에, PSG막, SOG막 또는 BPSG막의 한층막을 절연막으로 해도 되며, 실리콘 산화막, PSG막, SOG막 또는 BPSG막을 임의로 조합시킨 다층막을 절연막으로 해도 된다. 그리고, 실리콘 산화막(40)을 선택적으로 에칭 제거하여 티탄 실리사이드막(32)을 노출시키는 콘택트 홀(36) 및 티탄 실리사이드막(34)을 노출시키는 콘택트 홀(38)을 형성한다. 콘택트 홀(36 및 38)이 구멍부의 일례이다. 콘택트 홀 형성시에 불가피하게 발생하는 마스크 어긋남으로 인해, 콘택트 홀(36)의 저면은 필드 산화막(12)의 단부와 p+형 영역(28)과의 경계상에 위치하고 있다. 다음에, 콘택트 홀(36 및 38)을 통해서 BF2를 실리콘 기판(10)의 주표면에 주입하여 불순물 영역(42 및 44)을 형성한다.
도 3을 참조하여 실리콘 산화막(40)의 위 및 콘택트 홀(36 및 38)의 위에 Ti막(46)을 형성한다. 다음에, 온도 780 내지 900℃의 조건에서, 불순물 영역(42 및 44)을 어닐함으로서 도 4에 도시하는 바와 같이, 불순물 영역(42 및 44)을 활성화시킨다. 이러한 활성화에 의해 p+형 영역(28)의 아래에는 새롭게 p+형 영역(48)이 형성되며, p+형 영역(30)의 아래에는 새롭게 p+형 영역(50)이 형성된다. 상기 어닐의 분위기는 질소 분위기이다. 따라서, Ti막(46)상에는 TiN막이 형성되어 있다.
도 5을 참조하여 Ti막(46)의 위에, 예를 들면 스패터링법을 사용하여 알루미늄막을 형성하여 소정의 패터닝을 실시한다. 이에 따라서, 소스/드레인과 전기적으로 접속되는 알루미늄 배선(52 및 54)이 형성된다. 또한 알루미늄 배선 대신에 알루미늄에 Cu 등을 혼합한 알루미늄 합금 배선을 사용해도 된다.
다음에 780 내지 900℃의 어닐이 반도체 기판에 누전 전류의 값을 내리는 데 효과적인 것을 실험 결과에 의해서 설명한다. 도 7a, 도 7b 내지 도 12a, 도 12b는 이러한 실험 결과를 나타내는 그래프이다. 접합 누전이란 소스/드레인과 반도체 기판과의 PN접합에 역 바이어스의 전압을 인가하였을 때에 흐르는 전류의 값이다. 여기서는, 소스/드레인이 N형인 경우는 소스/드레인에 +5V를 인가하여 반도체 기판을 0V로 하였다. 소스/드레인이 p형의 경우는 소스/드레인에 -5V를 인가하여 반도체 기판을 0V로 하였다. 거리란 도 6에 도시되는 바와 같이, 필드 산화막(12)의 단부(12a)의 위치를 기준, 즉 0으로 하여 콘택트 홀(36)의 단면(36a)이 기준으로부터 어느 정도 떨어져 있는지를 나타낸다. 마이너스인 때는 단면(36a)이 필드 산화막(12)의 위에 위치하고 있는 것을 의미하며, 플러스인 때는, 콘택트 홀(36)이 완전하게 불순물 영역(29)의 위에 위치하고 있는 것을 의미한다. 불순물 영역(29)이 n형인 때, 이온 주입의 조건은 P, 50KeV, 5.00E13/㎠으로 하였다. 불순물 영역(29)이 p형인 때, 이온 주입의 조건은, BF2, 40KeV, 6.30E14/㎠로 하였다. 두께 8.5nm의 Ti막과 그 위에 위치하고 있는 두께 100nm의 TiN막으로 구성되는 막을 고융점 금속막으로서 사용하였다. Ti막 및 TiN막은 반응성 스패터링에 의해 형성되었다. 상기 실시예에서는 TiN막은 어닐로 형성한다고 설명하였다. 상기 실험에서는 TiN막을 반응성 스패터링에 의해 형성하였다. 어닐 분위기는 질소 분위기로 하였다. 불순물 영역(29)상에는 실리사이드막이 형성되어 있다.
도 7a 및 도 7b는 어닐의 온도가 730℃의 결과를 나타내는 그래프이다. 단지, 이러한 경우만 이온 주입은 실시되지 않는다. 도 7a는 불순물 영역(29)이 n형이고 도 7b는 불순물 영역(29)이 p형인 경우를 나타내고 있다. 이하, 부호(A)에서 나타내는 그래프는 불순물 영역(29)이 n형인 경우를 나타내며, 부호(B)에서 나타내는 그래프는 불순물 영역(29)이 p형인 경우를 나타내고 있다. 도 8a 및 도 8b는 어닐온도가 730℃인 경우의 결과를 나타내는 그래프이며, 도 9a 및 도 9b는 어닐 온도가 78O℃인 경우의 결과를 나타내는 그래프이고, 도 10a 및 도 10b 어닐 온도가 800℃의 결과를 나타내는 그래프이며, 도 11a 및 도 11b 어닐 온도가 850℃의 결과를 나타내는 그래프이고, 도 12a 및 도 12b는 어닐 온도가 900℃의 결과를 나태내는 나타내는 그래프이다.
도 7 내지 도 12을 참조하여, 거리가 플러스인 경우는 콘택트 홀(36)이 불순물 영역(29)의 위에 완전하게 위치하므로 어떤 경우라도 접합 누전의 값은 낮은 값으로 이루어진다. 거리가 마이너스인 경우 접합 누전에 차이가 발생한다. 730℃와 그 이외의 온도의 경우를 비교하면, 730℃보다 높은 온도로 어닐한 경우의 쪽이 누전 전류의 값이 저하되는 것이 판명된다. 불순물 영역이 p형인 때의 쪽이 n형인 때보다도 누전 전류의 값을 내릴 수 있다. 특히, 불순물 영역이 p형 중, 850 내지 900℃에서 어닐한 경우 이러한 효과가 크다.

Claims (12)

  1. 반도체 기판의 주표면에 제 1 도전형의 제 1 불순물 영역을 형성하는 공정과,
    상기 제 1 불순물 영역의 위에, 실리사이드막을 형성하는 공정과,
    상기 실리사이드막을 노출시키는 구멍부를 갖는 절연막을 상기 주표면의 위에 형성하는 공정과,
    상기 구멍부를 통해서, 제 1 도전형의 이온을 상기 주표면에 주입하여 상기 제 1 불순물 영역과 적어도 일부가 겹치는 제 1 도전형의 제 2 불순물 영역을 형성하는 공정과,
    상기 제 2 불순물 영역을 780 내지 900℃에서 어닐하여 상기 제 2 불순물 영역을 활성화시키는 공정과,
    상기 절연막의 위 및 상기 구멍부내에 상기 실리사이드막과 전기적으로 접속되는 배선막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 불순물 영역을 형성하는 공정 전에 그 단부가 상기 제 1 불순물 영역과 접하며, 상기 제 1 불순물 영역을 다른 불순물 영역과 전기적으로 분리하는 소자 분리 절연막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 구멍부는 상기 소자 분리 절연막의 단부와 상기 제 1 불순물 영역과의 경계 위에 위치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 배선막을 형성하는 공정 전에 상기 구멍부에 있어서 노출하고 있는 상기 실리사이드막 위에 고융점 금속막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 고융점 금속막은 Ti, TiN, TiW, TaN 및 Nb 중, 적어도 어느 것인가 하나를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 4 항에 있어서,
    상기 어닐을 질소 분위기에서 행하는 반도체 장치의 제조 방법.
  7. 제 4 항에 있어서,
    상기 고융점 금속막의 형성 후, 상기 어닐을 행하는 반도체 장치의 제조 방법.
  8. 제 4 항에 있어서,
    상기 고융점 금속막 형성 전에, 상기 어닐을 행하는 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 제 1 불순물 영역은 소스/드레인을 포함하는 반도체 장치의 제조 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 1 도전형은 p형인 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 1 도전형의 이온은 B 및 BF2중 적어도 어느 것인가 한쪽을 포함하는 반도체 장치의 제조 방법.
  12. 제 10 항에 있어서,
    상기 어닐 온도는 850 내지 900℃인 반도체 장치의 제조 방법.
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