KR19990080864A - 이에스디(esd) 보호 회로 - Google Patents
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Abstract
본 발명은 저전압 파괴 접합 다이오드와 게이트가 커플링(Coupling)된 구조의 다수개의 트랜지스터로 구성하여 트리거링전압을 낮추므로 ESD 펄스로 부터 소자를 보호하는 신뢰성을 향상시키기 위한 ESD 보호 회로에 관한 것이다.
본 발명의 ESD 보호 회로는 ESD펄스로 부터 소자를 보호하기 위한 회로로 소자의 패드부, 상기 패드부에 연결되며 상기 패드부로 부터 발생된 ESD 펄스를 방전시키는 다수 개의 트랜지스터의 ESD 보호용 트랜지스터부와, 상기 패드부와 ESD 보호용 트랜지스터부의 게이트들에 연결되며 상기 ESD 보호용 트랜지스터부의 게이트 커플링 효과를 향상시키는 저전압 파괴 접합 다이오드부를 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 ESD(Elector Static Discharge) 보호 회로에 관한 것으로, 특히 ESD펄스로부터의 소자의 보호에 대한 신뢰성을 향상시키는 ESD 보호 회로에 관한 것이다.
현재 사용중인 ESD 보호 회로는 기생 바이폴라 트랜지스터의 특성을 이용하는 것으로 NMOS의 드레인이 패드(Pad)에 연결되고 소오스는 접지전압(VSS)에 연결되며 게이트는 상기 소오스에 연결된 상태에서 패드를 통해 ESD 펄스(Pulse)가 상기 NMOS에 인가되면 기생 바이폴라 트랜지스터가 작동하여 ESD 전류를 VSS로 방전시킨다.
상기 기생 바이폴라 트랜지스터는 드레인과 소오스의 분리를 게이트로 하는 FPD(Field Plated Diode)와 필드산화막으로 하는 FOD(Field Oxide Device)가 있으며, 정상 동작 전압, 전류 레벨(Level)에서는 동작을 하지 않고 또한 내부 회로의 게이트 산화막의 파괴전압 이전에 동작하여야 한다.
즉, ESD 보호 회로의 트리거링(Triggering)전압 즉 애벌랜치(Avalanche)가 발생되는 전압이 게이트 산화막의 파괴전압보다 낮아야 하는데 일반적으로 FPD가 FOD보다 낮은 트리거링전압을 갖는다.
도 1은 종래의 ESD 보호 회로를 나타낸 블록도이고, 도 2는 종래의 ESD 보호 회로를 나타낸 구조 단면도이다.
종래의 ESD 보호 회로는 도 1에서와 같이, 패드부(11), ESD 보호용 NMOS(12)와, 내부회로부(13)로 구성된다.
여기서, 상기 ESD 보호용 NMOS(12)는 FPD로 도 1 및 도 2에서와 같이, 격리영역과 활성영역이 정의된 p형 기판(14), 상기 격리영역의 기판(14)에 형성된 다수개의 필드 산화막(15), 상기 활성영역 일정부위의 기판(14) 표면내에 형성되어 상기 패드부(11)와 내부회로부(13)에 연결된 n형 드레인(16), 상기 드레인(16)과 간격을 갖으며 상기 활성영역의 기판(14) 표면내에 형성되어 VSS에 연결된 n형 소오스(17), 상기 드레인(16)과 소오스(17) 사이의 기판(14)상에 게이트 산화막을 개재하면서 형성되어 상기 드레인(16)과 소오스(17)의 격리 역할을 하며 상기 소오스(17)에 연결된 게이트(18)로 구성된다.
상기와 같은 구조를 갖는 종래의 ESD 보호 회로의 동작은 다음과 같다.
먼저, 상기 패드부(11)에 양의 고전압 즉 ESD 펄스가 인가되면 상기 패드부(11)에 연결된 드레인(16)과 상기 기판(14)간에 역전계가 형성되고, 이로 인해 애벌랜치에 의한 정공이 상기 기판(14)에 주입된다.
그리고, 상기 기판(14)에 정공이 계속해서 주입되면 상기 기판(14)과 소오스(17)는 순방향 접합이 되어 상기 기판(14)을 베이스(A)로 하는 기생 npn 바이폴라 트랜지스터가 형성되므로 전류가 상기 패드부(11)에서 VSS로 방전되어 ESD 펄스로부터 상기 내부회로부(13)의 게이트 산화막이 손상을 받지 않는다.
그러나 종래의 ESD 보호 회로는 고집적 및 저전력화에 따라 내부회로의 게이트 산화막 두께가 감소되므로 게이트 산화막의 파괴전압이 감소되어 ESD 보호 회로의 트리거링전압이 게이트 산화막의 파괴전압 이상이 되므로 내부회로의 게이트 산화막이 ESD 펄스에 의해 파괴된다는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 저전압 파괴 접합 다이오드와 게이트가 커플링(Coupling)된 구조의 다수개의 트랜지스터로 구성하여 트리거링전압을 낮추므로 ESD 펄스로 부터 소자를 보호하는 신뢰성을 향상시키는 ESD 보호 회로를 제공하는데 그 목적이 있다.
도 1은 종래의 ESD 보호 회로를 나타낸 블록도
도 2는 종래의 ESD 보호 회로를 나타낸 구조 단면도
도 3은 본 발명의 실시예에 따른 보호 회로를 나타낸 블록도
도 4는 본 발명의 실시예에 따른 보호 회로를 나타낸 구조 단면도
도면의 주요부분에 대한 부호의 설명
31: 패드부 33: 내부회로부
34: 저전압 파괴 접합 다이오드부 35: ESD 보호용 트랜지스터부
36: 기판 37: 필드 산화막
38: n형 웰 39: 고농도n형 영역
40: 고농도p형 영역 41: 저항
42: 제 1 NMOS 43: 제 2 NMOS
44: 드레인 45: 소오스
46: 게이트
본 발명의 ESD 보호 회로는 ESD펄스로 부터 소자를 보호하기 위한 회로로 소자의 패드부, 상기 패드부에 연결되며 상기 패드부로 부터 발생된 ESD 펄스를 방전시키는 다수 개의 트랜지스터의 ESD 보호용 트랜지스터부와, 상기 패드부와 ESD 보호용 트랜지스터부의 게이트들에 연결되며 상기 ESD 보호용 트랜지스터부의 게이트 커플링 효과를 향상시키는 저전압 파괴 접합 다이오드부를 포함하여 구성됨을 특징으로 한다.
상기와 같은 본 발명에 따른 ESD 보호 회로의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명의 실시예에 따른 ESD 보호 회로는 ESD펄스로 부터 소자를 보호하기 위한 회로로 도 3에서와 같이, 패드부(31), ESD 보호부와, 내부회로부(33)로 구성된다.
여기서, 상기 ESD 보호부는 도 3 및 도 4에서와 같이, 저전압 파괴 접합 다이오드(Diode)부(34)와 ESD 보호용 트랜지스터부(35)로 구성된다.
상기 저전압 파괴 접합 다이오드부(34)는 상기 패드부(31)와 연결된 접합 다이오드(50)와 상기 접합 다이오드(50)와 VSS사이에 형성된 저항(41)으로 구성된다.
여기서, 상기 접합 다이오드(50)는 상기 저전압 파괴 접합 다이오드부(34)와 ESD 보호용 트랜지스터부(35)가 각각 형성될 영역 그리고 격리영역이 정의된 p형 기판(36), 상기 격리영역의 기판(36)에 형성된 다수개의 필드 산화막(37), 상기 저전압 파괴 접합 다이오드부(34)가 형성될 영역의 기판(36) 표면내에 형성되며 일반적인 pn 다이오드의 n형 웰보다 농도가 높은 n형 웰(38), 상기 n형 웰(38) 표면내의 일정부위에 형성되어 상기 패드부(31)와 내부회로부(33)에 연결된 고농도n형 영역(39)과, 상기 n형영역(39)과 간격을 갖으며 상기 n형 웰(38) 표면내에 형성되어 VSS에 연결된 고농도p형 영역(40)으로 구성된다.
또한, 상기 ESD 보호용 트랜지스터부(35)는 FPD로 상기 ESD 보호용 트랜지스터부(35)가 형성될 영역 일정부위의 기판(36) 표면내에 형성되어 상기 패드부(31), 내부회로부(33)와, 고농도n형 영역(39)에 연결된 n형 드레인(44), 상기 드레인(44)과 간격을 갖으며 상기 ESD 보호용 트랜지스터부(35)가 형성될 영역의 기판(36) 표면내에 형성되어 VSS에 연결된 n형 소오스(45), 상기 드레인(44)과 소오스(45) 사이의 기판(36)상에 게이트 산화막을 개재하면서 형성되어 상기 드레인(44)과 소오스(45)간의 격리 역할을 하며 상기 고농도p형 영역(40)에 연결된 게이트(46)로 구성된 같은 구조의 제 1, 제 2 NMOS(42,43)로 구성된다.
상기와 같은 구조를 갖는 본 발명의 실시예에 따른 ESD 보호 회로의 동작은 다음과 같다.
상기 패드부(31)에 양의 고전압 즉 ESD 펄스가 인가되면 상기 기판(36)과 상기 패드부(31)에 연결된 드레인(44)간에 역전계가 형성되고, 이로 인해 애벌랜치로 정공이 상기 기판(36)에 주입된다.
그리고, 상기 기판(36)에 정공이 계속해서 주입되면 상기 기판(36)과 소오스(45)는 순방향 접합이 되어 상기 기판(36)을 베이스(B)로 하는 npn 바이폴라 트랜지스터가 형성되므로 전류가 상기 패드부(31)에서 VSS로 방전되어 ESD 펄스로부터 상기 내부회로부(33)의 게이트 산화막이 손상을 받지 않는다.
여기서, 상기 트리거링전압을 고집적 및 저전력화에도 상기 내부회로부(33) 게이트 산화막의 파괴전압 이하로 낮추기 위하여 상기 저전압 파괴 접합 다이오드부(34)는 상기 n형 웰(38)과 고농도p형 영역(40)으로 파괴전압이 높지만, 상기 n형 웰(38)이 일반적인 pn 다이오드의 n형 웰보다 농도가 높기 때문에 파괴전압이 낮아져 상기 내부회로부(33) 게이트 산화막의 파괴전압 이하까지 낮아진다.
상기 저전압 파괴 접합 다이오드부(34)의 접합 파괴전류가 제 1, 제 2 NMOS(42,43)의 커플링 게이트(46)로 주입되면 상기 게이트(46)의 커플링효과가 향상되어 즉 상기 게이트(46)의 전위가 상승되기 때문에 ESD 보호용 트랜지스터부(35)의 트리거링전압이 상기 내부회로부(33) 게이트 산화막의 파괴전압 이하로 낮아진다.
그리고, 상기 게이트(46)에 형성된 전위는 pn다이오드와 VSS간에 존재하는 수 ㏀의 저항(41)을 통해 제거한다.
본 발명의 ESD 보호 회로는 게이트 커플링 효과를 향상시키도록 저전압 파괴 접합 다이오드의 접합 파괴전류를 이용하여 ESD 보호용 트랜지스터의 게이트를 커플링시키므로, 게이트의 전위가 커플링에 의해 상승되어 ESD 보호용 트랜지스터의 트리거링전압이 고집적 및 저전력화에도 상기 내부회로부(33) 게이트 산화막의 파괴전압 이하로 낮아지므로 ESD 펄스로 부터의 소자 보호에 대한 신뢰성을 향상시키는 효과가 있다.
Claims (4)
- ESD펄스로 부터 소자를 보호하기 위한 회로로소자의 패드부;상기 패드부에 연결되며 상기 패드부로 부터 발생된 ESD 펄스를 방전시키는 다수 개의 트랜지스터의 ESD 보호용 트랜지스터부;상기 패드부와 ESD 보호용 트랜지스터부의 게이트들에 연결되며 상기 ESD 보호용 트랜지스터부의 게이트 커플링 효과를 향상시키는 저전압 파괴 접합 다이오드부를 포함하여 구성됨을 특징으로 하는 ESD 보호 회로.
- 제 1 항에 있어서,상기 저전압 파괴 접합 다이오드부는 상기 패드부와 연결된 접합 다이오드와 상기 접합 다이오드와 VSS사이에 형성된 저항으로 구성됨을 특징으로 하는 ESD 보호 회로.
- 제 2 항에 있어서,상기 접합 다이오드는 상기 저전압 파괴 접합 다이오드부가 형성될 영역의 기판 표면내에 형성되며 일반적인 pn 다이오드의 n형 웰보다 농도가 높은 n형 웰, 상기 n형 웰 표면내의 일정부위에 형성되어 상기 패드부와 내부회로부에 연결된 고농도n형 영역과, 상기 n형영역과 간격을 갖으며 상기 n형 웰 표면내에 형성되어 VSS에 연결된 고농도p형 영역으로 구성됨을 특징으로 하는 ESD 보호 회로.
- 제 1 항 또는 제 3 항에 있어서,상기 ESD 보호용 트랜지스터부는 FPD로 상기 ESD 보호용 트랜지스터부가 형성될 영역 일정부위의 기판 표면내에 형성되어 상기 패드부, 내부회로부와, 고농도n형 영역에 연결된 n형 드레인, 상기 드레인과 간격을 갖으며 상기 ESD 보호용 트랜지스터부가 형성될 영역의 기판 표면내에 형성되어 VSS에 연결된 n형 소오스, 상기 드레인과 소오스 사이의 기판상에 게이트 산화막을 개재하며 형성되어 상기 고농도p형 영역에 연결된 게이트로 구성된 같은 구조의 제 1, 제 2 NMOS로 구성됨을 특징으로 하는 ESD 보호 회로.
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