KR19990074362A - How to form self-aligned contacts - Google Patents
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Abstract
게이트 패턴의 측벽에 발생하는 침해를 방지하고, 공정을 단순화시킬 수 있는 자기 정렬형 콘택 형성방법에 관해 개시한다. 이를 위하여 본 발명은, 반도체 기판에 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴 위에 폴리실리콘층을 적층하는 단계와, 상기 폴리실리콘층이 형성된 결과물에 콘택이 형성될 영역을 덮는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴이 형성된 결과물에 산소 이온 주입을 진행하는 단계와, 상기 이온주입된 산소와 폴리실리콘의 실리콘을 결합시켜 산화막을 형성함으로써 자기정렬형 콘택을 형성하는 단계를 구비하는 것을 특징으로 하는 자기 정렬형 콘택 형성방법을 제공한다.A method of forming a self-aligned contact that can prevent an invasion occurring on sidewalls of a gate pattern and simplify a process. To this end, the present invention comprises the steps of forming a gate pattern on a semiconductor substrate, laminating a polysilicon layer on the gate pattern, and forming a photoresist pattern covering a region where a contact is to be formed on the resultant product on which the polysilicon layer is formed. And implanting oxygen ions into the product on which the photoresist pattern is formed, and forming a self-aligned contact by combining an ion-implanted oxygen with silicon of polysilicon to form an oxide film. A self-aligned contact forming method is provided.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 자기 정렬형 콘택(SAC: Self Align Contact) 형성방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a self-aligned contact (SAC).
반도체 소자의 제조공정에 있어서 자기정렬형 콘택(Self Align Contact) 기술은 미세한 패턴을 간단하고 확실하게 형성시키는 기술로, 패턴 형성을 위한 공정 마진을 고려하지 않아도 된다. 따라서, 기술적 숙련이나 고정밀도를 갖는 장치를 사용하지 않고도 미세한 패턴을 형성시킬 수 있다. 이러한 자기 정렬형 콘택 형성방법은 일반적인 콘택 형성기술에 대하여, ① 마스크 맞춤의 여유를 가지지 않고 정밀도가 높은 미세 패턴을 실현할 수 있으며, ② 마스크 맞춤 편차에 이한 반도체 소자의 성능 및 수율 저하가 없는 장점이 있으며, ③ 마스크의 사용 빈도를 줄여서 공정을 단순화할 수 있는 효과가 있다.In the fabrication process of a semiconductor device, a self-aligned contact technology is a technique for forming a fine pattern simply and reliably, and it is not necessary to consider the process margin for pattern formation. Therefore, it is possible to form a fine pattern without using a device having technical skill or high precision. The self-aligned contact forming method can achieve a fine pattern with high precision without the margin of mask fitting, and the advantages of the performance and yield of the semiconductor device due to the deviation of mask alignment are not reduced. And, ③ has the effect of simplifying the process by reducing the frequency of use of the mask.
도 1 내지 도 4는 종래기술에 의한 자기 정렬형 콘택(SAC) 형성방법을 설명하기 위해 도시한 단면도들이다.1 to 4 are cross-sectional views illustrating a method for forming a self-aligned contact (SAC) according to the prior art.
도 1을 참조하면, 소자 분리가 진행된 반도체 기판(51)에 게이트 산화막으로 제1 절연막(53)을 형성한다. 이어서, 폴리실리콘과 같은 제1 도전층(55) 재질을 사용하여 게이트 전극을 형성하고, 게이트 전극을 마스크로 사용하여 게이트 전극 위에 제2 절연막 패턴(57)을 형성한다. 이때, 게이트 전극 위에 있는 제2 절연막 패턴(57)은 질화막(SiN) 또는 한 개의 질화막을 포함하는 복합막이다. 이어서, 제2 절연막 패턴(57)이 형성된 결과물에 게이트 스페이서로 사용될 제3 절연막(59)을 일정 두께로 침적한 후, 이방성 식각을 진행하여 게이트 전극(55) 및 제2 절연막 패턴(57)의 양측벽에 게이트 스페이서(gate spacer)를 형성한다. 이어서, 게이트 스페이서가 형성된 반도체 기판 전체를 덮는 제4 절연막(61)을 질화막(SiN)을 사용하여 70∼200Å의 두께로 형성한다. 상기 제4 절연막(61)은 후속되는 자기 정렬형 콘택을 형성할 때, 식각저지층(Etching stopper)의 역할을 한다.Referring to FIG. 1, a first insulating layer 53 is formed of a gate oxide layer on a semiconductor substrate 51 on which device isolation is performed. Subsequently, a gate electrode is formed using a material of the first conductive layer 55 such as polysilicon, and a second insulating layer pattern 57 is formed on the gate electrode using the gate electrode as a mask. In this case, the second insulating film pattern 57 on the gate electrode is a composite film including a nitride film (SiN) or one nitride film. Subsequently, the third insulating film 59 to be used as the gate spacer is deposited on the resultant on which the second insulating film pattern 57 is formed, and then anisotropic etching is performed to form the gate electrode 55 and the second insulating film pattern 57. Gate spacers are formed on both side walls. Subsequently, a fourth insulating film 61 covering the entire semiconductor substrate on which the gate spacers are formed is formed to a thickness of 70 to 200 Å using a nitride film SiN. The fourth insulating layer 61 serves as an etching stopper when forming a subsequent self-aligned contact.
도 2를 참조하면, 상기 제4 절연막이 형성된 반도체 기판에 층간 절연막으로서 제5 절연막(63)을 산화막 및 그 복합막을 사용하여 형성한다. 계속해서, 제4 절연막(63)이 형성된 결과물에 포토레지스트막을 도포하고 노광 및 현상(Exposure & Development ) 공정을 진행하여 콘택이 형성될 영역을 노출시키는 포토레지스트 패턴(65)을 형성한다.Referring to FIG. 2, a fifth insulating film 63 is formed on the semiconductor substrate on which the fourth insulating film is formed using an oxide film and a composite film thereof as an interlayer insulating film. Subsequently, a photoresist film is applied to the resultant on which the fourth insulating film 63 is formed, and an exposure and development process is performed to form a photoresist pattern 65 exposing a region where a contact is to be formed.
도 3을 참조하면, 상기 포토레지스트 패턴을 이용하여 건식식각을 진행하여 콘택홀(67)을 형성한다. 이때, 콘택홀을 형성하는 방법은 제5 절연막(63)을 구성하는 산화막과, 게이트 스페이서인 제3 절연막(59) 및 제4 절연막(61)을 구성하는 질화막과의 식각선택비를 이용하여 건식식각 방식으로 진행한다. 이때, 제4 절연막(61)은 식각저지층의 역할을 수행한다.Referring to FIG. 3, dry etching is performed using the photoresist pattern to form a contact hole 67. In this case, the method of forming the contact hole may be performed using an etching selectivity between an oxide film constituting the fifth insulating film 63 and a nitride film constituting the third insulating film 59 and the fourth insulating film 61 as gate spacers. Proceed by etching. In this case, the fourth insulating layer 61 serves as an etch stop layer.
도 4를 참조하면, 상기 콘택홀(67)이 형성된 반도체 기판에서 식각저지층으로 사용되었던 제4 절연막(61)을 에치백(etchback)하여 제거한다. 이때, 제4 절연막(61)이 게이트 패턴을 제외한 반도체 기판 표면에 잔류하는 것을 방지하기 위해 오버에칭이 주로 진행된다. 그러나 상기 제4 절연막(61)을 에치백하기 위한 식각은 반도체 기판 표면의 제4 절연막(61)을 제거할 뿐만 아니라, 게이트 스페이서를 구성하는 제3 절연막(59) 및 게이트 전극(55) 위의 제2 절연막 패턴(57)의 측벽에 심한 침해(attack)를 초래하여 트랜지스터의 전기적 특성을 떨어뜨리는 문제점이 있다.Referring to FIG. 4, the fourth insulating layer 61 used as an etch stop layer is removed from the semiconductor substrate on which the contact hole 67 is formed. In this case, overetching is mainly performed to prevent the fourth insulating layer 61 from remaining on the surface of the semiconductor substrate except for the gate pattern. However, etching to etch back the fourth insulating layer 61 not only removes the fourth insulating layer 61 on the surface of the semiconductor substrate, but also on the third insulating layer 59 and the gate electrode 55 constituting the gate spacer. There is a problem in that the electrical characteristics of the transistor are degraded by causing a serious attack on the sidewall of the second insulating layer pattern 57.
본 발명이 이루고자 하는 기술적 과제는 자기 정렬형 콘택을 형성하는 공정에서 게이트 패턴의 측벽 침해(Attack)를 방지하고, 공정 단계를 단순화시킬 수 있는 자기 정렬형 콘택 형성방법을 제공하는데 있다.An object of the present invention is to provide a method for forming a self-aligned contact that can prevent sidewall attack of the gate pattern in the process of forming a self-aligned contact and simplify the process step.
도 1 내지 도 4는 종래기술에 의한 자기 정렬형 콘택(SAC) 형성방법을 설명하기 위해 도시한 단면도들이다.1 to 4 are cross-sectional views illustrating a method for forming a self-aligned contact (SAC) according to the prior art.
도 5 내지 도 8은 본 발명에 의한 자기 정렬형 콘택(SAC) 형성방법을 설명하기 위해 도시한 단면도들이다.5 to 8 are cross-sectional views illustrating a method of forming a self-aligned contact (SAC) according to the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100: 반도체 기판, 102: 제1 절연막(게이트 산화막),100: semiconductor substrate, 102: first insulating film (gate oxide film),
104: 필드산화막, 106: 제1 도전막(게이트 전극),104: field oxide film, 106: first conductive film (gate electrode),
108: 제2 절연막 패턴, 110: 제3 절연막(게이트 스페이서),108: second insulating film pattern, 110: third insulating film (gate spacer),
112: 폴리실리콘층, 114: 포토레지스트 패턴,112: polysilicon layer, 114: photoresist pattern,
116: 층간절연막, 118: 제2 도전층.116: interlayer insulating film, 118: second conductive layer.
상기 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판에 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴 위에 폴리실리콘층을 적층하는 단계와, 상기 폴리실리콘층이 형성된 결과물에 콘택이 형성될 영역을 덮는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴이 형성된 결과물에 산소 이온 주입을 진행하는 단계와, 상기 이온주입된 산소와 폴리실리콘의 실리콘을 결합시켜 산화막을 형성함으로써 자기정렬형 콘택을 형성하는 단계를 구비하는 것을 특징으로 하는 자기 정렬형 콘택 형성방법을 제공한다.According to an aspect of the present invention, there is provided a method of forming a gate pattern on a semiconductor substrate, stacking a polysilicon layer on the gate pattern, and covering a region where a contact is to be formed on a resultant product on which the polysilicon layer is formed. Forming a photoresist pattern, implanting oxygen ions into the resulting photoresist pattern, and forming an oxide film by combining the ion-implanted oxygen with silicon of polysilicon to form a self-aligned contact; It provides a method for forming a self-aligned contact, characterized in that it comprises a step.
상기 게이트 패턴을 형성하는 방법은, 소자분리가 진행된 반도체 기판에 제1 절연막인 게이트 산화막을 형성하고, 상기 게이트 산화막 위에 게이트 전극을 형성하고, 상기 게이트 전극 위에 제2 절연막 패턴을 형성하고, 상기 게이트 전극 및 제2 절연막 패턴의 양측면에 제3 절연막으로 구성된 게이트 스페이서를 형성하여 만드는 것이 적합하다.The gate pattern forming method may include forming a gate oxide film, which is a first insulating film, on a semiconductor substrate on which device isolation is performed, forming a gate electrode on the gate oxide film, forming a second insulating film pattern on the gate electrode, and forming the gate It is suitable to form a gate spacer made of a third insulating film on both sides of the electrode and the second insulating film pattern.
이때, 상기 게이트 전극 위의 제2 절연막 패턴은 질화막 또는 질화막을 포함하는 복합막을 사용하여 1000∼2000Å의 두께로 만드는 것이 적합하고, 게이트 스페이서로 사용되는 제3 절연막은 질화막을 사용하여 형성하는 것이 적당하다.At this time, the second insulating film pattern on the gate electrode is suitably made to have a thickness of 1000 ~ 2000Å by using a nitride film or a composite film including the nitride film, and the third insulating film used as the gate spacer is preferably formed using a nitride film Do.
본 발명의 바람직한 실시예에 의하면, 상기 폴리실리콘층은 불순물이 도핑(dopping)되어 전도성을 갖는 물질로서 3000∼7000Å의 두께로 형성하는 것이 적합하다.According to a preferred embodiment of the present invention, the polysilicon layer is suitably formed to a thickness of 3000 ~ 7000 Å as a material having a conductivity doped (doping).
바람직하게는, 상기 산소 이온주입을 진행하는 방법은 산소이온이 상기 폴리실리콘층의 전체에만 침투하도록 하는 것이 적합하며, 산소와 실리콘을 결합시키는 방법은 급속 열처리(RTA: Rapid Thermal Annealing), 700∼1100℃ 온도에서 열처리(Annealing), 레이저 조사 등을 이용할 수 있다.Preferably, the method of performing oxygen ion implantation is suitable to allow oxygen ions to penetrate the entire polysilicon layer only, and the method of combining oxygen and silicon is rapid thermal annealing (RTA), 700 to Annealing, laser irradiation, or the like may be used at a temperature of 1100 ° C.
또한, 본 발명의 바람직한 실시예에 의하면, 상기 폴리실리콘층을 적층하는 단계 후에 화학기계적 연마(CMP: Chemical Mechanical Polishing) 및 에치백(etchback)등의 방법을 사용하여 평탄화하는 단계를 추가로 진행하는 것이 적합하다.In addition, according to a preferred embodiment of the present invention, after the step of laminating the polysilicon layer to further planarize by using a method such as chemical mechanical polishing (CMP: chemical mechanical polishing) and etchback (etchback) Is suitable.
본 발명에 따르면, 콘택홀을 형성하기 않고 자기정렬형 콘택을 형성하여 게이트 패턴의 측벽에서 발생하는 침해(attack)를 방지할 수 있고, 공정 단계를 단순하게 축소시킬 수 있다.According to the present invention, it is possible to form a self-aligned contact without forming a contact hole, to prevent attack occurring on the sidewall of the gate pattern, and to simplify the process step.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
당 명세서에서 말하는 게이트 패턴은 가장 넓은 의미로 사용하고 있으며 실시예에 도시된 특정 형상만을 한정하는 것이 아니다. 따라서, 본 발명은 그 정신 및 필수의 특징사항으로부터 이탈하지 않고 다른 방식으로 실시할 수 있다. 그러므로, 아래의 바람직한 실시예에서 기재한 내용은 예시적인 것이며 한정하는 의미가 아니다.The gate pattern used in the present specification is used in the broadest sense and does not limit only the specific shape shown in the embodiment. Accordingly, the present invention can be practiced in other ways without departing from its spirit and essential features. Therefore, the content described in the following preferred embodiments is exemplary and not intended to be limiting.
도 5 내지 도 8은 본 발명에 의한 자기 정렬형 콘택(SAC) 형성방법을 설명하기 위해 도시한 단면도들이다.5 to 8 are cross-sectional views illustrating a method of forming a self-aligned contact (SAC) according to the present invention.
도 5를 참조하면, 반도체 기판(100)에 소자분리 공정(field isolation process)을 진행하여 필드산화막(field oxide, 104)을 정의하고, 게이트 산화막인 제1 절연막(102)을 형성한다. 이어서, 게이트 산화막(102) 위에 폴리실리콘(polysilicon)과 같은 제1 도전막을 적층하고, 패터닝(pattern)하여 게이트 전극(106)을 형성한 후, 상기 게이트 전극(106)을 마스크로 게이트 전극(106) 위에 질화막 또는 질화막의 복합막을 재질로 하는 제2 절연막 패턴(108)을 1000∼2000Å의 두께로 형성한다. 계속해서 상기 제2 절연막 패턴(108)이 형성된 결과물에 질화막으로 구성된 제3 절연막을 적층하고 이방성 식각을 진행하여 게이트 전극(106) 및 제2 절연막 패턴(108)의 양측벽에 게이트 스페이서(110)를 형성한다. 따라서, 게이트 전극(106), 제2 절연막 패턴(108) 및 게이트 스페이서(110)로 구성된 게이트 패턴이 형성된다.Referring to FIG. 5, a field isolation process is performed on a semiconductor substrate 100 to define a field oxide layer 104, and a first insulating layer 102 that is a gate oxide layer is formed. Subsequently, a first conductive film such as polysilicon is stacked on the gate oxide film 102, and patterned to form the gate electrode 106, and then the gate electrode 106 is masked using the gate electrode 106 as a mask. ), A second insulating film pattern 108 made of a nitride film or a composite film of a nitride film is formed to have a thickness of 1000 to 2000 GPa. Subsequently, a third insulating film made of a nitride film is stacked on the resultant product having the second insulating film pattern 108 formed thereon, and anisotropic etching is performed to form gate spacers 110 on both sidewalls of the gate electrode 106 and the second insulating film pattern 108. To form. Thus, a gate pattern composed of the gate electrode 106, the second insulating layer pattern 108, and the gate spacer 110 is formed.
도 6을 참조하면, 상기 게이트 패턴이 형성된 결과물에 불순물이 도핑(dopping)되어 전도성을 갖는 폴리실리콘층(112)을 3000∼7000Å의 두께로 적층(deposition)한다. 상기 폴리실리콘층(112)에는 도전성을 갖게 만드는 일부 불순물도 포함되어 있지만 도면에는 도시하지 않았고, 이해를 돕기 위해 실리콘 원자만을 도시하였다. 종래기술에서는 산화막을 층간절연막으로 사용하였지만, 본 발명에서는 폴리실리콘층(112)을 사용하여 층간절연막(Inter Layer Dielectric)인 산화막과 콘택(contact)을 연결하는 제2 도전층으로 함께 형성하는 방식은 본 발명의 가장 핵심적인 사상이라 할 수 있다.Referring to FIG. 6, an impurity is doped into a resultant product on which the gate pattern is formed to deposit a conductive polysilicon layer 112 to a thickness of 3000 to 7000 Å. The polysilicon layer 112 includes some impurities that make it conductive, but is not illustrated in the drawings, and only silicon atoms are shown for clarity. In the prior art, an oxide film is used as an interlayer insulating film. However, in the present invention, the polysilicon layer 112 is used to form an oxide film, which is an interlayer dielectric, and a second conductive layer connecting contacts. The core idea of the present invention.
이어서, 상기 폴리실리콘층(112) 위에 콘택이 형성될 영역만을 덮는 포토레지스트 패턴(114)을 형성한다. 여기서, 종래기술에서는 콘택이 형성될 영역을 노출시키는 포토레지스트 패턴을 형성하였지만, 본 발명에서는 이와는 반대되는 포토레지스트 패턴(114)을 형성하는 것을 주목할 점이다.Next, a photoresist pattern 114 is formed on the polysilicon layer 112 to cover only a region where a contact is to be formed. Here, in the related art, although the photoresist pattern exposing the region where the contact is to be formed is formed, it is to be noted that the present invention forms the photoresist pattern 114 opposite thereto.
도 7을 참조하면, 상기 포토레지스트 패턴(114)이 형성된 결과물에 이온주입 기술을 이용하여 산소이온을 이온주입한다. 이때, 산소 이온은 포토레지스트 패턴(114)에 의해 차단되는 영역을 제외한 상기 폴리실리콘층(112)의 전면에만 고르게 분포한다. 그리고 포토레지스트 패턴에 의해 차단되어 콘택이 형성되는 영역에는 오직 실리콘 원자만이 분포하게 된다.Referring to FIG. 7, oxygen ions are implanted into the resultant on which the photoresist pattern 114 is formed using ion implantation technology. At this time, the oxygen ions are evenly distributed only on the entire surface of the polysilicon layer 112 except for the region blocked by the photoresist pattern 114. Only silicon atoms are distributed in the region blocked by the photoresist pattern to form a contact.
도 8을 참조하면, 상기 산소이온 주입이 진행된 결과물에 급속열처리(RTA), 열처리(annealing), 레이저 조사 등을 수행하여 이온주입된 산소(O2)와 폴리실리콘의 실리콘(Si) 원자를 결합하여 산화막(SiO2)을 형성한다. 따라서, 포토레지스트 패턴에 의해 노출된 영역에는 이온주입된 산소이온과 폴리실리콘층의 실리콘 원자가 결합하여 층간절연막(116)인 산화막(SiO2)이 형성된다. 반면에, 포토레지스트 패턴에 의해 차단되어 산소이온이 주입되지 않았던 콘택이 형성되는 영역에는 도전성을 띤 폴리실리콘층, 즉 제2 도전층(118)이 그대로 잔류하게 되어 콘택을 연결하는 도전층으로 작용한다.Referring to FIG. 8, the ion-implanted oxygen (O 2 ) and polysilicon (Si) atoms are combined by performing rapid heat treatment (RTA), annealing, and laser irradiation on the resultant of the oxygen ion implantation. An oxide film (SiO 2 ) is formed. Therefore, in the region exposed by the photoresist pattern, the ion implanted oxygen ions and the silicon atoms of the polysilicon layer are bonded to form an oxide film SiO 2 , which is an interlayer insulating film 116. On the other hand, the conductive polysilicon layer, ie, the second conductive layer 118, remains in the region where the contact is blocked by the photoresist pattern and the oxygen ion is not implanted, thereby remaining as a conductive layer connecting the contacts. do.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications can be made by those skilled in the art within the technical spirit to which the present invention belongs.
따라서, 상술한 본 발명에 따르면, 콘택홀을 형성하지 않고 곧바로 자기 정렬형 콘택을 형성하여 첫째, 콘택홀을 식각하는 과정에서 발생되었던 게이트 패턴에 대한 침해(attack) 문제를 해결하고, 둘째, 복잡한 공정 단계를 단순화시켜 효율적으로 자기 정렬형 콘택을 형성하는 것이 가능하다.Therefore, according to the present invention described above, directly forming a self-aligned contact without forming a contact hole, firstly, to solve the problem of attack on the gate pattern generated in the process of etching the contact hole, and secondly, It is possible to simplify the process steps to form self-aligned contacts efficiently.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010063268A (en) * | 1999-12-22 | 2001-07-09 | Hynix Semiconductor Inc | Method for manufacturing semiconductor device |
-
1998
- 1998-03-10 KR KR1019980007906A patent/KR19990074362A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010063268A (en) * | 1999-12-22 | 2001-07-09 | Hynix Semiconductor Inc | Method for manufacturing semiconductor device |
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| WITN | Withdrawal due to no request for examination |