KR20050064012A - Method for manufacturing semiconductor devices - Google Patents
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Abstract
본 발명은 실리사이드 영역 및 비실리사이드 영역을 구비하는 소자에 있어서, 소스/드레인 형성이 완료된 상태에서 실리사이드 공정 진행시 상기 소스/드레인의 전기적 특성 손상을 최소화할 수 있는 반도체 소자의 제조방법에 관한 것으로서,The present invention relates to a method for fabricating a semiconductor device having a silicide region and a non-silicide region, which can minimize damage to electrical characteristics of the source / drain during a silicide process in a state where source / drain formation is completed.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판의 실리사이드 영역과 비실리사이드 영역을 정의하는 단계;와, 상기 기판 전면 상에 게이트 절연막을 형성하는 단계;와, 상기 각각의 영역의 게이트 절연막 상에 게이트 전극을 형성하는 단계;와, 상기 각각의 게이트 전극 좌우의 기판 내부에 소스/드레인을 형성하는 단계;와, 상기 게이트 전극 및 게이트 절연막을 포함한 기판 전면 상에 버퍼 산화막을 형성하는 단계;와, 상기 버퍼 산화막 상에 300∼500℃ 정도의 온도 범위에서 층간절연막을 형성하는 단계;와, 상기 실리사이드 영역의 층간 절연막, 버퍼 산화막 및 게이트 절연막을 식각하여 게이트 전극 표면 및 소스/드레인 영역의 기판을 노출시키는 단계;와, 상기 노출된 게이트 전극 및 소오스/드레인 영역의 기판 상에 실리사이드층을 형성시키는 단계를 포함하여 이루어지는 것을 특징으로 한다.A semiconductor device manufacturing method according to the present invention comprises the steps of defining a silicide region and a non-silicide region of the semiconductor substrate; forming a gate insulating film on the entire surface of the substrate; and a gate on the gate insulating film of each region Forming an electrode; and forming a source / drain in the substrates on the left and right sides of the gate electrode; and forming a buffer oxide film on the entire surface of the substrate including the gate electrode and the gate insulating film. Forming an interlayer insulating film on the buffer oxide film in a temperature range of about 300 to 500 ° C .; and etching the interlayer insulating film, the buffer oxide film, and the gate insulating film of the silicide region to expose the gate electrode surface and the substrate of the source / drain region. And forming a silicide layer on the exposed gate electrode and the substrate of the source / drain regions. Characterized in that comprises a step.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 실리사이드 영역 및 비실리사이드 영역을 구비하는 소자에 있어서, 소스/드레인 형성이 완료된 상태에서 실리사이드 공정 진행시 상기 소스/드레인의 전기적 특성 손상을 최소화할 수 있는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a device having a silicide region and a non-silicide region, in which damage to electrical characteristics of the source / drain is prevented when the silicide process is performed in a state where source / drain formation is completed. It relates to a method for manufacturing a semiconductor device that can be minimized.
일반적으로, 반도체소자의 고집적화가 진행됨에 따라 설계 룰(design rule)이 미세화되면서 모스 트랜지스터의 소오스/드레인의 사이즈 및 게이트 전극의 선폭과 금속 배선의 선폭이 축소되고 있다. 특히, 금속 배선의 선폭이 축소되면, 게이트 전극과 금속 배선을 콘택시키거나 소오스/드레인과 금속 배선을 콘택시키기 위한 콘택홀의 사이즈도 함께 축소된다. 이렇게 되면, 게이트 전극과 금속 배선의 콘택 저항이 증가하므로 금속 배선의 저항이 증가하고 결국에는 반도체 소자의 동작 속도가 늦어진다. 그럼에도 불구하고, 반도체 소자의 고집적화와 더불어 고속화에 대한 요구가 더욱 높아지고 있는 실정이다.In general, as the integration of semiconductor devices increases, design rules become smaller, and thus the source / drain size of the MOS transistor, the line width of the gate electrode, and the line width of the metal wiring are reduced. In particular, when the line width of the metal wiring is reduced, the size of the contact hole for contacting the gate electrode and the metal wiring or contacting the source / drain and the metal wiring is also reduced. In this case, since the contact resistance of the gate electrode and the metal wiring increases, the resistance of the metal wiring increases, and eventually, the operation speed of the semiconductor element becomes slow. Nevertheless, the demand for high speed as well as high integration of semiconductor devices is increasing.
현재, 일반적인 씨모스(CMOS: Complementary Metal Oxide Silicon) 트랜지스터 구조의 에프이티(FET: Field Effect Transistor)에 있어서, 트랜지스터 구동회로의 콘택 저항을 저감시키기 위해 게이트 전극의 상층부로서 비저항이 낮은 실리사이드(Silicide)를 형성시키는 기술이 개발되었다. 실리사이드의 초기에는 게이트 전극에 실리사이드를 형성시키는 공정과, 상기 소오스/드레인에 실리사이드를 형성시키는 공정이 각각 별도의 공정으로 진행되었으나, 공정의 단순화 및 비용 절감을 고려하여 게이트 전극과 소오스/드레인에 실리사이드를 하나의 동일 공정으로 형성시키는 살리사이드(Salicide: Self Aligned Silicide) 공정이 개발되었다.Currently, in a field effect transistor (FET) of a general CMOS (Complementary Metal Oxide Silicon) transistor structure, a silicide having a low specific resistance as an upper layer of the gate electrode in order to reduce the contact resistance of the transistor driving circuit. Techniques for forming the film have been developed. In the initial stage of silicide, the process of forming silicide on the gate electrode and the process of forming silicide on the source / drain were performed as separate processes. However, in consideration of simplicity and cost reduction, the silicide is formed on the gate electrode and the source / drain. A Salicide (Salicide: Self Aligned Silicide) process has been developed in which the same process is performed.
살리사이드 공정에서는 고융점 금속을 실리콘이 노출된 부분과 절연체가 있는 부분에 동시에 적층시킨 후 열처리시키면, 실리콘 부분이 실리사이드화 반응을 하여 실리사이드로 변형되고 절연체 상의 고융점 금속은 실리사이드화 반응을 하지 않고 그대로 존재한다. 그러므로, 실리사이드만 남기기 위해 상기 미반응한 고융점 금속을 선택적으로 식각, 제거시켜주어야 한다. In the salicide process, when a high melting point metal is laminated on a silicon exposed part and an insulator at the same time, and then heat treated, the silicon part undergoes a silicide reaction and is transformed into a silicide, and the high melting point metal on the insulator is not It exists as it is. Therefore, the unreacted high melting point metal must be selectively etched and removed to leave only silicide.
한편, 정전기(Electrostatic discharge) 방지 트랜지스터나 이미지 센서와 같은 소자에서는 실리사이드 영역 이외에 비실리사이드(Non-silicide) 영역이 요구되는데, 이러한 비실리사이드 영역에서는 트랜지스터의 게이트 전극 및 소스/드레인 영역 상에 실리사이드층을 위한 고융점 금속층이 증착되는 것을 차단시켜 주도록 층간절연막이 적층되어야 한다. On the other hand, in an element such as an electrostatic discharge prevention transistor or an image sensor, a non-silicide region is required in addition to the silicide region. In the non-silicide region, a silicide layer is formed on the gate electrode and the source / drain region of the transistor. An interlayer insulating film should be laminated to prevent the deposition of a high melting point metal layer.
이러한 실리사이드 공정이 트랜지스터의 제조에 적용되기 시작하면서 기존의 화학기상증착 공정에 의한 실리사이드 형성 공정을 대체하게 되었고 특히, 금속의 전기적 저항 및 실리사이드의 전기적 저항이 양호한 티타늄 실리사이드 공정이 트랜지스터의 제조공정에 유망하게 사용되고 있다.Since the silicide process has been applied to the fabrication of transistors, it has replaced the silicide formation process by the conventional chemical vapor deposition process. Especially, the titanium silicide process having a good electrical resistance of the metal and the silicide electrical resistance is promising in the transistor manufacturing process. Is being used.
실리사이드 공정을 적용한 종래의 반도체 소자의 제조 방법은 도 1a에 도시된 바와 같이, 반도체 기판(101), 예를 들어 P형 단결정 실리콘 재질의 기판(101)이 실리사이드 영역(B)과 비실리사이드 영역(A)으로 구분된다. 기판(101)의 액티브 영역을 한정시키기 위해 기판(101)의 필드영역에 소자분리막(102)을 형성시킨다. 이어서, 기판(101)의 액티브 영역 상에 트랜지스터의 게이트 절연막(103)을 성장시키고, 게이트 전극(104)을 위한 부분의 게이트 절연막(103) 상에 게이트 전극(104)을 위한 다결정 실리콘층의 패턴을 형성시킨다. 그런 다음, 게이트 전극(104)의 좌, 우 양 측벽에만 스페이서(105)를 형성시키고, 게이트 전극(104)과 스페이서(105)를 마스크로 이용하여 소스/드레인(S/D)을 위한 불순물, 예를 들어 N형 불순물을 기판(101)에 이온주입시킴으로써 소스/드레인(S/D)을 형성시킨다. 이어서, 게이트 전극(104)과 스페이서(105) 및 소스/드레인(S/D) 상에 층간 절연막을 적층시킨다. 지금까지의 공정은 실리사이드 영역(B)과 비실리사이드 영역(A)에 동일하게 실시된다. 도 1b에 도시된 바와 같이, 이후, 비실리사이드 영역(A)의 층간 절연막 상에만 식각 마스크로 감광막(PR)의 패턴(107)을 형성시킴으로써 실리사이드 영역(B)의 층간 절연막(106)을 노출시킨다. 도 1c에 도시된 바와 같이, 이어서, 실리사이드 영역(B)의 노출된 층간 절연막(106) 및 그 아래의 게이트 절연막(103)을 습식 식각시킴으로써 게이트 전극(104) 및 소스/드레인(S/D)의 표면을 노출시킨다. 도 1d에 도시된 바와 같이, 그런 다음, 비실리사이드 영역(A)의 감광막(PR)을 제거시키고 기판(101)에 실리사이드를 위한 티타늄(Ti)과 같은 고융점 금속층을 적층시킨 후 이를 열처리시킴으로써 실리사이드 영역(B)의 게이트 전극(104)의 다결정 실리콘층 표면에 실리사이드층(108)을 형성시키고 아울러 소스/드레인(S/D)의 표면에도 실리사이드층(108)을 형성시킨다. 마지막으로, 실리사이드화되지 않은 미반응 고융점 금속층을 완전히 식각시킨다. In the conventional method for manufacturing a semiconductor device to which the silicide process is applied, as illustrated in FIG. 1A, the semiconductor substrate 101, for example, the substrate 101 made of a P-type single crystal silicon material, includes a silicide region B and a non-silicide region ( A). In order to limit the active region of the substrate 101, the device isolation layer 102 is formed in the field region of the substrate 101. Next, the gate insulating film 103 of the transistor is grown on the active region of the substrate 101, and the pattern of the polycrystalline silicon layer for the gate electrode 104 is formed on the gate insulating film 103 of the portion for the gate electrode 104. To form. Then, the spacer 105 is formed only on the left and right sidewalls of the gate electrode 104, and the impurities for the source / drain S / D are formed using the gate electrode 104 and the spacer 105 as a mask. For example, a source / drain (S / D) is formed by ion implanting N-type impurities into the substrate 101. Subsequently, an interlayer insulating film is laminated on the gate electrode 104, the spacer 105, and the source / drain (S / D). The processes so far are similarly carried out in the silicide region (B) and the unsilicide region (A). As shown in FIG. 1B, the interlayer insulating film 106 of the silicide region B is then exposed by forming the pattern 107 of the photoresist film PR with an etching mask only on the interlayer insulating film of the non-silicide region A. FIG. . As shown in FIG. 1C, the gate electrode 104 and the source / drain (S / D) are then wet-etched by wet etching the exposed interlayer insulating film 106 of the silicide region B and the gate insulating film 103 thereunder. Expose the surface of the. As shown in FIG. 1D, the silicide is then removed by removing the photoresist film PR of the unsilicide region A and laminating a high melting point metal layer such as titanium (Ti) for silicide on the substrate 101 and then heat treating it. The silicide layer 108 is formed on the surface of the polycrystalline silicon layer of the gate electrode 104 in the region B, and the silicide layer 108 is also formed on the surface of the source / drain S / D. Finally, the unreacted unreacted high melting point metal layer is completely etched.
종래의 기술에서, 상기 비실리사이드 영역(A)에 실리사이드가 형성되지 않도록 비실리사이드 영역 상에 층간절연막(106)을 적층시키는데, 상기 층간절연막(106)은 통상적으로 저압 화학기상증착(Low Pressure Chemical Vapor Deposition) 공정을 통해 형성되는 TEOS(Low Pressure Tetra Ethyl Ortho Silicate)막을 주로 이용한다. 상기 LP-TEOS막은 700℃ 정도의 온도에서 TEOS 가스와 질소 가스를 이용하여 형성하는데, 상기 층간절연막(106)의 형성 전에 이미 기판(101) 내부에는 소스/드레인이 형성되어 있어 상기와 같이 LP-TEOS막 형성시의 700℃ 정도의 고온은 상기 소스/드레인의 전기적 특성을 열화시키는 문제가 있다. 이에 따라, 트랜지스터의 문턱 전압(Threshold voltage)이 변화되고 숏 채널 효과(Short channel effect) 등을 유발시킨다. In the related art, an interlayer insulating layer 106 is laminated on the non-silicide region so that silicide is not formed in the non-silicide region A. The interlayer insulating layer 106 is typically a low pressure chemical vapor deposition. Low Pressure Tetra Ethyl Ortho Silicate (TEOS) film formed through the deposition process is mainly used. The LP-TEOS film is formed by using TEOS gas and nitrogen gas at a temperature of about 700 ° C. Before the formation of the interlayer insulating film 106, a source / drain is already formed in the substrate 101. The high temperature of about 700 ° C. at the time of TEOS film formation has a problem of deteriorating the electrical characteristics of the source / drain. As a result, the threshold voltage of the transistor is changed to cause a short channel effect.
본 발명은 이와 같은 문제점을 해결하기 위해 안출한 것으로서, 실리사이드 영역 및 비실리사이드 영역을 구비하는 소자에 있어서, 소스/드레인 형성이 완료된 상태에서 실리사이드 공정 진행시 상기 소스/드레인의 전기적 특성 손상을 최소화할 수 있는 반도체 소자의 제조방법을 제공하는 목적이 있다. The present invention has been made to solve the above problems, in the device having a silicide region and a non-silicide region, to minimize the damage to the electrical characteristics of the source / drain during the silicide process in the state that the source / drain formation is completed It is an object of the present invention to provide a method for manufacturing a semiconductor device.
상기의 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판의 실리사이드 영역과 비실리사이드 영역을 정의하는 단계;와, 상기 기판 전면 상에 게이트 절연막을 형성하는 단계;와, 상기 각각의 영역의 게이트 절연막 상에 게이트 전극을 형성하는 단계;와, 상기 각각의 게이트 전극 좌우의 기판 내부에 소스/드레인을 형성하는 단계;와, 상기 게이트 전극 및 게이트 절연막을 포함한 기판 전면 상에 버퍼 산화막을 형성하는 단계;와, 상기 버퍼 산화막 상에 300∼500℃ 정도의 온도 범위에서 층간절연막을 형성하는 단계;와, 상기 실리사이드 영역의 층간 절연막, 버퍼 산화막 및 게이트 절연막을 식각하여 게이트 전극 표면 및 소스/드레인 영역의 기판을 노출시키는 단계;와, 상기 노출된 게이트 전극 및 소오스/드레인 영역의 기판 상에 실리사이드층을 형성시키는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method including: defining a silicide region and a non-silicide region of a semiconductor substrate; forming a gate insulating layer on the entire surface of the substrate; Forming a gate electrode on a gate insulating film in a region; forming a source / drain in the substrates on the left and right sides of each gate electrode; and forming a buffer oxide film on the entire surface of the substrate including the gate electrode and the gate insulating film. Forming an interlayer insulating film on the buffer oxide film at a temperature in the range of about 300 to 500 ° C .; and etching the interlayer insulating film, the buffer oxide film, and the gate insulating film of the silicide region to form a gate electrode surface and a source / Exposing a substrate in the drain region; and a substrate in the exposed gate electrode and source / drain regions. And in comprising the step of forming a silicide layer it is characterized in that formed.
바람직하게는, 상기 실리사이드 영역의 층간 절연막, 버퍼 산화막 및 게이트 절연막을 식각하여 게이트 전극 표면 및 소스/드레인 영역의 기판을 노출시키는 단계를 진행하게 전에, 상기 각각의 영역의 게이트 전극이 노출되도록 이방성 식각을 통해 상기 층간절연막 및 버퍼 산화막을 식각하는 단계를 미리 수행할 수 있다.Preferably, the anisotropic etching is performed to expose the gate electrode of each region before the step of etching the interlayer insulating film, the buffer oxide film and the gate insulating film of the silicide region to expose the gate electrode surface and the substrate of the source / drain region. The etching of the interlayer dielectric layer and the buffer oxide layer may be performed in advance.
바람직하게는, 상기 층간절연막은 스핀 코팅 또는 화학기상증착 공정을 이용하여 형성할 수 있다.Preferably, the interlayer insulating film may be formed using a spin coating or chemical vapor deposition process.
바람직하게는, 상기 층간절연막은 FSG(Fluorine Silicate Glass)막, USG(Undoped Silicate Glass)막, BPSG(Boron Phosphorous Silicate Glass)막, SiH4막 중 어느 하나로 형성할 수 있다.Preferably, the interlayer insulating film may be formed of any one of a Fluorine Silicate Glass (FSG) film, an Undoped Silicate Glass (USG) film, a Boron Phosphorous Silicate Glass (BPSG) film, and a SiH 4 film.
바람직하게는, 상기 버퍼 산화막은 저온 산화막(Low Temperature Oxide)으로 형성할 수 있다.Preferably, the buffer oxide layer may be formed of a low temperature oxide layer.
바람직하게는, 상기 버퍼 산화막은 50∼100Å의 두께로 형성할 수 있다.Preferably, the buffer oxide film may be formed to a thickness of 50 to 100 GPa.
바람직하게는, 상기 층간절연막은 500∼2000Å의 두께로 형성할 수 있다.Preferably, the interlayer insulating film may be formed to a thickness of 500 to 2000 GPa.
본 발명의 특징에 따르면, 실리사이드 영역 및 비실리사이드 영역을 구비하는 반도체 소자의 제조에 있어서, 상기 비실리사이드 영역 상에 형성되는 층간절연막을 300∼500℃ 정도의 저온에서 형성시킴으로써, 기판 내에 미리 형성되어 있는 소스/드레인의 전기적 특성의 손상을 최소화할 수 있게 된다.According to a feature of the invention, in the manufacture of a semiconductor device having a silicide region and a non-silicide region, the interlayer insulating film formed on the non-silicide region is formed in advance in the substrate by forming at a low temperature of about 300 to 500 ° C. Damage to the electrical properties of the source / drain can be minimized.
이하, 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법을 상세히 설명하기로 한다. 도 2a 내지 2d는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. 2A to 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.
먼저, 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법은 도 2a에 도시한 바와 같이 반도체 기판(201), 예를 들어 P형 단결정 실리콘 기판(201)의 실리사이드 영역(B)과 비실리사이드 영역(A)의 액티브 영역을 한정시키기 위해 기판(201)의 필드영역에 예를 들어 산화막과 같은 소자분리막(202)을 형성시킨다. 여기서, 소자분리막(202)은 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정이나 로코스(LOCOS: Local Oxidation of Silicon) 공정 등에 의해 형성될 수 있다.First, the method for manufacturing a semiconductor device according to the first embodiment of the present invention is a silicide region B and a non-silicide of a semiconductor substrate 201, for example, a P-type single crystal silicon substrate 201, as shown in FIG. 2A. In order to define the active region of the region A, an isolation layer 202 such as an oxide film is formed in the field region of the substrate 201. The isolation layer 202 may be formed by a shallow trench isolation (STI) process, a local oxide of silicon (LOCOS) process, or the like.
그런 다음, 기판(201)의 액티브 영역 상에 게이트 절연막(203), 예를 들어 산화막을 열산화 공정에 의해 100Å 정도의 두께로 성장시키고, 게이트 전극(204)을 위한 게이트 절연막(203)의 일부분 상에 게이트 전극(204)의 패턴을 형성시킨다.Thereafter, a gate insulating film 203, for example, an oxide film, is grown to a thickness of about 100 microseconds by a thermal oxidation process on the active region of the substrate 201, and a part of the gate insulating film 203 for the gate electrode 204 is grown. The pattern of the gate electrode 204 is formed on it.
이를 좀 더 상세히 언급하면, 게이트 절연막(203)을 포함한 기판(201) 상에 게이트 전극(204)을 위한 도전층, 예를 들어 다결정 실리콘층을 2000∼3000Å의 두께로 적층시킨다. 이때, 상기 다결정 실리콘층은 화학 기상 증착 공정에 의해 적층되면서 도핑되거나, 적층 완료 후에 이온주입공정에 의해 도핑될 수 있다. 이어서, 포토리소그래피 공정 및 식각 공정을 이용하여 게이트 전극(204)을 위한 게이트 절연막(203)의 일부분 상에만 게이트 전극(204)의 패턴을 형성시킨다.In more detail, a conductive layer for the gate electrode 204, for example, a polycrystalline silicon layer, is laminated on the substrate 201 including the gate insulating film 203 to a thickness of 2000 to 3000 mW. In this case, the polycrystalline silicon layer may be doped while being stacked by a chemical vapor deposition process, or may be doped by an ion implantation process after the lamination is completed. A pattern of the gate electrode 204 is then formed only on a portion of the gate insulating film 203 for the gate electrode 204 using a photolithography process and an etching process.
이후, 게이트 전극(204) 및 게이트 절연막(203)을 포함한 기판(201) 상에 스페이서(205)를 위한 절연막, 예를 들어 게이트 절연막(203)에 비하여 BHF(Buffered HF)의 식각 선택비가 큰 질화막을 700∼900Å의 두께로 적층시키고, 이방성 식각 특성을 갖는 에치백(Etch back) 공정에 의해 상기 질화막을 게이트 전극(204)의 다결정 실리콘층 및 게이트 절연막(203)이 노출될 때까지 식각시킨다. 따라서, 게이트 전극(204)의 좌우 양 측벽에 스페이서(205)가 형성된다.Subsequently, an insulating film for the spacer 205 on the substrate 201 including the gate electrode 204 and the gate insulating film 203, for example, a nitride film having a larger etching selectivity of the buffered HF (BHF) than the gate insulating film 203. The nitride layer is etched until the polycrystalline silicon layer of the gate electrode 204 and the gate insulating film 203 are exposed by an etch back process having an anisotropic etching characteristic. Thus, spacers 205 are formed on the left and right sidewalls of the gate electrode 204.
이어서, 게이트 전극(204)과 스페이서(205)를 이온 주입 마스크로 이용하여 소스/드레인(S/D)을 위한 불순물, 예를 들어 N형 불순물을 기판(201)에 이온주입시킴으로써 소스/드레인(S/D)을 형성시킨다.Subsequently, using the gate electrode 204 and the spacer 205 as an ion implantation mask, impurities for the source / drain (S / D), for example, an N-type impurity, are ion-implanted into the substrate 201 to obtain the source / drain ( S / D).
이와 같은 상태에서, 도 2b에 도시한 바와 같이 상기 게이트 전극(204)을 포함한 기판(201) 전면 상에 버퍼 산화막(206)을 50∼100Å의 두께로 형성한다. 상기 버퍼 산화막(206)은 저온 산화막(Low Temperature Oxide, LTO)이 바람직하며 일 예로, SiH4막이 사용될 수 있다. 그런 다음, 상기 버퍼 산화막(206) 상에 층간절연막(207)을 500∼2000Å의 두께로 형성한다. 상기 층간절연막(207)은 저온 예를 들어, 300∼500℃의 온도에서 스핀 코팅(spin coating) 또는 화학기상증착 공정을 이용하여 형성하는 것이 바람직하다. 상기 층간절연막(207)의 재료로는 FSG(Fluorine Silicate Glass)막, USG(Undoped Silicate Glass)막, BPSG(Boron Phosphorous Silicate Glass)막, SiH4막 중 어느 하나를 이용할 수 있다.In this state, as shown in FIG. 2B, a buffer oxide film 206 is formed to a thickness of 50 to 100 상 에 on the entire surface of the substrate 201 including the gate electrode 204. The buffer oxide layer 206 is preferably a low temperature oxide layer (LTO). For example, a SiH 4 layer may be used. Then, an interlayer insulating film 207 is formed on the buffer oxide film 206 to a thickness of 500 to 2000 Å. The interlayer insulating film 207 is preferably formed using a spin coating or chemical vapor deposition process at a low temperature, for example, 300 to 500 ° C. As the material of the interlayer insulating film 207, any one of a Fluorine Silicate Glass (FSG) film, an Undoped Silicate Glass (USG) film, a Boron Phosphorous Silicate Glass (BPSG) film, and a SiH 4 film may be used.
여기서, 상기 막들의 공정 조건을 살펴보면 화학기상증착 공정을 이용하는 경우는 다음과 같다. 먼저, 고밀도 플라즈마 화학기상증착(HDP CVD) 공정을 이용하여 적층하는 FSG막 및 USG막의 경우, FSG막은 SiH4 가스, SiF4가스 및 산소 가스를 이용하여 350∼400℃의 온도에서 형성하고, USG막은 SiH4 가스와 산소 가스를 이용하여 350∼400℃의 온도에서 형성한다. BPSG막은 TEOS, TMOP, TEB 가스를 이용하여 400℃ 정도의 온도에서 붕소(B)와 인(P)이 도핑된 산화막으로 형성되며, SiH4막은 SiH4 가스, 질소 가스 및 산화 질소(N2O) 가스를 플라즈마 처리하여 형성된다. 상기 화학기상증착 공정 이외에 스핀 코팅을 이용하는 경우에도 상기와 같은 온도 범위 내에서 형성한다.Here, the process conditions of the membranes are as follows when using a chemical vapor deposition process. First, in the case of the FSG film and the USG film laminated using a high density plasma chemical vapor deposition (HDP CVD) process, the FSG film is formed at a temperature of 350 to 400 ° C. using SiH 4 gas, SiF 4 gas and oxygen gas, and USG film. The film is formed at a temperature of 350 to 400 ° C. using SiH 4 gas and oxygen gas. The BPSG film is formed of an oxide film doped with boron (B) and phosphorus (P) at a temperature of about 400 ° C. using TEOS, TMOP, and TEB gases. The SiH 4 film is formed of SiH 4 gas, nitrogen gas, and nitrogen oxide (N 2 O). ) Gas is formed by plasma treatment. In the case of using spin coating in addition to the chemical vapor deposition process, it is formed within the above temperature range.
상기 층간절연막(207)이 형성된 상태에서, 기판(201) 전면에 감광막을 도포한 다음, 상기 실리사이드 영역(B)을 노출시키도록 선택적으로 패터닝하여 소정의 감광막 패턴(208)을 형성한다. 그런 다음, 도 2c에 도시한 바와 같이 상기 감광막 패턴(208)을 식각 마스크로 하여 습식 식각을 통해 상기 실리사이드 영역(B)의 층간절연막(207), 버퍼 산화막(206) 및 게이트 절연막(203)을 차례로 제거한다. 이로써, 상기 소스/드레인 영역의 기판(201) 및 게이트 전극(204) 표면이 드러나게 된다.In the state where the interlayer insulating film 207 is formed, a photosensitive film is coated on the entire surface of the substrate 201, and then selectively patterned to expose the silicide region B to form a predetermined photosensitive film pattern 208. Then, as shown in FIG. 2C, the interlayer insulating film 207, the buffer oxide film 206, and the gate insulating film 203 of the silicide region B are wetted by wet etching using the photoresist pattern 208 as an etching mask. Remove them in turn. As a result, the surface of the substrate 201 and the gate electrode 204 in the source / drain regions are exposed.
이후, 도 2d에 도시한 바와 같이 상기 감광막 패턴(208)을 제거하고, 기판(201)의 전면에 티타늄(Ti)과 같은 고융점 금속을 스퍼터링 공정에 의해 적층시키고, 상기 티타늄을 700∼800℃의 온도에서 열처리시킨다. 이에 따라, 실리사이드 영역(B)의 게이트 전극(204)의 표면에도 티타늄 실리사이드층(209)이 형성되고 아울러 소스/드레인(S/D)의 표면에 티타늄 실리사이드층(209)이 형성된다. 기판(201)의 나머지 영역 상의 티타늄층은 실리사이드화 반응을 하지 못한 채 그대로 존재한다. 그런 다음, 암모니아 용액을 이용한 습식 식각 공정에 의해 상기 미반응한 티타늄층을 제거시킨다.Thereafter, as shown in FIG. 2D, the photoresist pattern 208 is removed, a high melting point metal such as titanium (Ti) is deposited on the entire surface of the substrate 201 by a sputtering process, and the titanium is 700 to 800 ° C. Heat treatment at the temperature of. Accordingly, the titanium silicide layer 209 is formed on the surface of the gate electrode 204 of the silicide region B, and the titanium silicide layer 209 is formed on the surface of the source / drain S / D. The titanium layer on the remaining region of the substrate 201 remains unsilicided. Then, the unreacted titanium layer is removed by a wet etching process using an ammonia solution.
본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법은 다음과 같다. 도 3a 내지 3d는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.A method of manufacturing a semiconductor device according to a second embodiment of the present invention is as follows. 3A to 3D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.
먼저, 도 3a에 도시한 공정은 실리사이드 영역(B) 및 비실리사이드 영역(A) 상에 소자분리막(202) 형성에서부터 소스/드레인 영역까지 형성하는 공정을 나타낸 것으로 상기 제 1 실시예의 도 2a에 설명한 바와 동일하므로 상세한 설명은 생략하기로 한다.First, the process illustrated in FIG. 3A illustrates a process of forming the device isolation film 202 from the formation of the isolation layer 202 to the source / drain regions on the silicide region B and the non-silicide region A. The process described in FIG. 2A of the first embodiment is described. Since it is the same as the detailed description thereof will be omitted.
상기 소스/드레인이 형성된 상태에서, 도 3b에 도시한 바와 같이 상기 게이트 전극(204)을 포함한 기판(201) 전면 상에 버퍼 산화막(206)을 50∼100Å의 두께로 형성한다. 상기 버퍼 산화막(206)은 저온 산화막(Low Temperature Oxide, LTO)이 바람직하며 일 예로, SiH4막이 사용될 수 있다. 그런 다음, 상기 버퍼 산화막(206) 상에 층간절연막(207)을 500∼2000Å의 두께로 형성한다. 상기 층간절연막(207)은 저온 예를 들어, 300∼500℃의 온도에서 스핀 코팅(spin coating) 또는 화학기상증착 공정을 이용하여 형성하는 것이 바람직하다. 상기 층간절연막(207)의 재료로는 상기 제 1 실시예에서와 마찬가지로 FSG(Fluorine Silicate Glass)막, USG(Undoped Silicate Glass)막, BPSG(Boron Phosphorous Silicate Glass)막, SiH4막 중 어느 하나를 이용할 수 있다.In the state where the source / drain is formed, as shown in FIG. 3B, a buffer oxide film 206 is formed on the entire surface of the substrate 201 including the gate electrode 204 to a thickness of 50 to 100 kV. The buffer oxide layer 206 is preferably a low temperature oxide layer (LTO). For example, a SiH 4 layer may be used. Then, an interlayer insulating film 207 is formed on the buffer oxide film 206 to a thickness of 500 to 2000 Å. The interlayer insulating film 207 is preferably formed using a spin coating or chemical vapor deposition process at a low temperature, for example, 300 to 500 ° C. As the material of the interlayer insulating film 207, any one of a Fluorine Silicate Glass (FSG) film, an Undoped Silicate Glass (USG) film, a Boron Phosphorous Silicate Glass (BPSG) film, and a SiH 4 film may be used as in the first embodiment. It is available.
상기 층간절연막(207)이 형성된 상태에서, 이방성 식각 특성을 갖는 반응성 이온 에칭과 같은 건식 식각 공정을 이용하여 상기 게이트 전극(204)의 표면이 드러날 때까지 상기 층간절연막(207) 및 버퍼 산화막(206)을 식각한다.In the state where the interlayer insulating film 207 is formed, the interlayer insulating film 207 and the buffer oxide film 206 until the surface of the gate electrode 204 is exposed by using a dry etching process such as reactive ion etching having anisotropic etching characteristics. Etch).
이와 같은 상태에서, 도 3c에 도시한 바와 같이 기판(201) 전면에 감광막을 도포한 다음, 상기 실리사이드 영역(B)을 노출시키도록 선택적으로 패터닝하여 소정의 감광막 패턴(208)을 형성한다. 그런 다음, 상기 감광막 패턴(208)을 식각 마스크로 하여 습식 식각 등을 통해 상기 실리사이드 영역(B)의 층간절연막(207), 버퍼 산화막(206) 및 게이트 절연막(203)을 차례로 제거한다. 이로써, 상기 소스/드레인 영역의 기판(201) 및 게이트 전극(204) 표면이 드러나게 된다.In this state, as shown in FIG. 3C, a photoresist film is applied to the entire surface of the substrate 201, and then selectively patterned to expose the silicide region B to form a predetermined photoresist pattern 208. Thereafter, the interlayer insulating film 207, the buffer oxide film 206, and the gate insulating film 203 of the silicide region B are sequentially removed by wet etching using the photoresist pattern 208 as an etching mask. As a result, the surface of the substrate 201 and the gate electrode 204 in the source / drain regions are exposed.
이어, 도 3d에 도시한 바와 같이 상기 감광막 패턴(208)을 제거하고, 기판(201)의 전면에 티타늄(Ti)과 같은 고융점 금속을 스퍼터링 공정에 의해 적층시키고, 상기 티타늄을 700∼800℃의 온도에서 열처리시킨다. 이에 따라, 실리사이드 영역(B)의 게이트 전극(204)의 표면에도 티타늄 실리사이드층(209)이 형성되고 아울러 소스/드레인(S/D)의 표면에 티타늄 실리사이드층(209)이 형성된다. 기판(201)의 나머지 영역 상의 티타늄층은 실리사이드화 반응을 하지 못한 채 그대로 존재한다. 그런 다음, 암모니아 용액을 이용한 습식 식각 공정에 의해 상기 미반응한 티타늄층을 제거시킨다.Subsequently, as shown in FIG. 3D, the photosensitive film pattern 208 is removed, and a high melting point metal such as titanium (Ti) is laminated on the entire surface of the substrate 201 by a sputtering process, and the titanium is 700 to 800 ° C. Heat treatment at the temperature of. Accordingly, the titanium silicide layer 209 is formed on the surface of the gate electrode 204 of the silicide region B, and the titanium silicide layer 209 is formed on the surface of the source / drain S / D. The titanium layer on the remaining region of the substrate 201 remains unsilicided. Then, the unreacted titanium layer is removed by a wet etching process using an ammonia solution.
이후, 도면에 도시하지 않았지만 상기 비실리사이드 영역(A) 상에 잔존하는 층간절연막(207), 버퍼 산화막(206) 및 게이트 절연막(203)을 차례로 제거하면 본 발명에 따른 반도체 소자의 제조방법은 완료된다.Subsequently, although not shown in the drawing, if the interlayer insulating film 207, the buffer oxide film 206, and the gate insulating film 203 that remain on the non-silicide region A are sequentially removed, the method of manufacturing a semiconductor device according to the present invention is completed. do.
본 발명에 따른 반도체 소자의 제조방법은 다음과 같은 효과가 있다.The method of manufacturing a semiconductor device according to the present invention has the following effects.
실리사이드 영역 및 비실리사이드 영역을 구비하는 반도체 소자의 제조에 있어서, 상기 비실리사이드 영역 상에 형성되는 층간절연막을 300∼500℃ 정도의 저온에서 형성시킴으로써, 기판 내에 미리 형성되어 있는 소스/드레인의 전기적 특성의 손상을 최소화할 수 있게 된다.In the manufacture of a semiconductor device having a silicide region and a non-silicide region, by forming an interlayer insulating film formed on the non-silicide region at a low temperature of about 300 to 500 ° C, the electrical properties of the source / drain previously formed in the substrate Damage can be minimized.
이에 따라, 트랜지스터의 문턱 전압을 안정적으로 유지할 수 있으며 숏 채널 효과와 같은 부작용을 최소화할 수 있게 된다. Accordingly, the threshold voltage of the transistor can be stably maintained and side effects such as a short channel effect can be minimized.
도 1a 내지 1d는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
도 2a 내지 2d는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.2A to 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.
도 3a 내지 3d는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.3A to 3D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.
<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing
201 : 반도체 기판 202 : 소자분리막201: semiconductor substrate 202: device isolation film
203 : 게이트 절연막 204 : 게이트 전극203: gate insulating film 204: gate electrode
205 : 스페이서 206 : 버퍼 산화막205 spacer 206 buffer oxide film
207 : 층간절연막 208 : 감광막 패턴207: interlayer insulating film 208: photosensitive film pattern
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| KR100644056B1 (en) * | 2005-10-21 | 2006-11-10 | 동부일렉트로닉스 주식회사 | Method for manufacturing semiconductor device |
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