KR19990071368A

KR19990071368A - 차지/디스차지량을 제어하는 차지 펌프

Info

Publication number: KR19990071368A
Application number: KR1019980029401A
Authority: KR
Inventors: 히데아키 다니시마
Original assignee: 아끼구사 나오유끼; 후지쓰 가부시끼가이샤
Priority date: 1998-02-06
Filing date: 1998-07-22
Publication date: 1999-09-27
Also published as: JP4018221B2; US6111468A; TW415147B; JPH11225069A; KR100322292B1

Abstract

본 발명은 토출과 흡입의 균형을 맞출 수 있는 차지 펌프 회로를 제공하는 것을 목적으로 한다.

차지 펌프 회로의 차지/디스차지 회로(1)는 제1 펄스 신호 UP에 응답하여 차지 동작을 하는 토출 회로(2)와, 제2 펄스 신호 DN에 응답하여 디스차지 동작을 하는 흡입 회로(3)를 포함한다. 차지/디스차지 회로(1)는 토출 회로(2)와 흡입 회로(3)의 접속점을 출력 단자로 하여 상기 단자로부터 차지 동작과 디스차지 동작에 기초한 전압의 출력 신호 Co를 출력한다. 검출 회로(4)는 출력 단자에 접속되고, 토출 회로(2)와 흡입 회로(3)의 상태를 검출하고, 그 검출 결과에 따른 제어 신호를 출력한다. 보정 회로(5)는 제어 신호에 기초하여 토출 회로(2)와 흡입 회로(3)를 제어한다.

Description

차지/디스차지량을 제어하는 차지 펌프

본 발명은 PLL 회로 등에 이용되는 차지 펌프에 관한 것이다.

근래에는 멀티 미디어화에 따라 데이터량이 증대하는 추세에 있다. 증대하는 데이터량을 보존하는 기록 매체로서 대용량의 광 디스크가 주목되고, LD, CD-ROM, MD 및 PD 등이 개발되었다. 그리고, 현재는 CD-ROM과 같은 크기로 약 7.5배의 용량이 실현되는 DVD(Digital Video Disk)가 개발되었다. 이와 같이 대용량의 기록 매체를 취급하는 데이터 독출 장치는 그 독출 속도의 고속화 등의 성능 향상이 요망되고 있다. 그리고, 데이터 독출 장치에 이용되는 PLL 회로에서도 희망 주파수로의 동기(lock) 시간 단축이라든지 동기후의 주파수 안정 등의 성능 향상이 요구되고 있다.

도 19는 종래의 PLL 회로(10)를 나타낸다. PLL 회로(10)는 위상 비교기(11), 차지 펌프(12), 저역 필터(LPF)(13), 전압 제어 발진기(VCO)(14) 및 분주 회로(15)를 구비한다.

위상 비교기(11)에는 소정 주파수의 기준 신호 RIN과 분주 회로(15)로부터 분주 신호 FIN이 입력된다. 위상 비교기(11)는 기준 신호 RIN과 분주 신호 FIN과의 위상차에 따른 펄스 폭의 제1, 제2 위상차 신호 UP, DN을 차지 펌프(12)에 출력한다.

차지 펌프(12)는 위상 비교기(11)로부터 출력되는 제1, 제2 위상차 신호 UP, DN에 기초하여 출력 신호 Co를 LPF(13)에 출력한다. 이 출력 신호 Co는 위상차 신호 UP, DN의 펄스 폭에 따라서 변화한다.

LPF(13)는 차지 펌프(12)의 출력 신호 Co를 평활한 직류 전압의 출력 신호 Lo로 하여 VCO(14)에 출력한다. VCO(14)는 LPF(13)의 출력 신호 Lo의 전압치에 따른 주파수의 출력 신호 Fout를 외부 회로에 출력한다. 또한, VCO(14)는 출력 신호Fout를 분주 회로(15)에 출력한다. 분주 회로(15)는 VCO(14)의 출력 신호 Fout를 분주한 분주 신호 FIN을 위상 비교기(11)에 출력한다.

도 22는 위상 비교기(11)의 회로도를 나타낸다. 위상 비교기(11)는 4개의 제1∼제4 D형 플립플롭(제1∼제4 DF라고 함)(21∼24), 배타적 논리합(EOR) 회로(25,26)를 구비한다. 위상 비교기(11)는 기준 신호 RIN과 분주 신호 FIN의 위상차에 기초하여, 제1, 제2 위상차 신호 UP, DN을 출력한다.

위상 비교기(11)는 소정의 기간만큼 L 레벨의 제1 위상차 신호 UP을 출력하거나 기준 신호 RIN과 분주 신호 FIN의 위상차에 따른 기간만큼 H 레벨의 제2 위상차 신호 DN을 출력한다.

도 23 내지 도 25는 위상 비교기(11)의 각 신호의 타이밍도이다.

도 23에 도시된 바와 같이, 기준 신호 RIN과 분주 신호 FIN의 상승이 맞추어져 있는 경우, 양 신호 RIN, FIN의 위상은 일치한다. 이 때, 위상 비교기(11)는 동일 펄스 폭의 제1, 제2 위상차 신호 UP, DN을 출력한다.

또한, 도 24에 도시된 바와 같이 기준 신호 RIN의 상승이 분주 신호 FIN의 상승보다 느린 경우, 기준 신호 RIN에 대하여 분주 신호 FIN의 위상이 진행된다. 또한, 위상 비교기(11)는 제2 위상차 신호 DN의 펄스 폭보다도 짧은 펄스 폭의 제1 위상차 신호 UP을 출력한다.

또한, 도 25에 도시된 바와 같이 기준 신호 RIN의 상승이 분주 신호 FIN의 상승보다 빠른 경우, 기준 신호 RIN에 대하여 분주 신호 FIN의 위상이 지연된다. 이 때, 위상 비교기(11)는 제2 위상차 신호 DN의 펄스 폭보다도 긴 펄스 폭의 제1 위상차 신호 UP을 출력한다.

도 20에 도시된 바와 같이, 차지 펌프(12)는 P 채널 MOS 트랜지스터(이하, PMOS 트랜지스터라 함) TP1과 N 채널 MOS 트랜지스터(이하, NMOS 트랜지스터라 함) TN1을 포함한다. 양 트랜지스터(TP1,TN1)는 고전위 전원 VDD를 위한 제1 전원선 L1과 저전위 전원 VSS를 위한 제2 전원선 L2 사이에 직렬 접속되어 있다.

PMOS 트랜지스터 TP1은 그 소스에 고전위 전원 VDD가 공급되고, 드레인은 NMOS 트랜지스터 TN1의 드레인에 접속된다. NMOS 트랜지스터 TN1의 소스에 저전위 전원 VSS가 공급된다. PMOS 트랜지스터 TP1의 게이트에 제1 위상차 신호 UP이 입력되고, NMOS 트랜지스터 TN1의 게이트에 제2 위상차 신호 DN이 입력된다. 양쪽 트랜지스터(TP1,TN2)의 드레인이 접속된 노드(N1)는 차지 펌프(12)의 출력 단자로서 단자로부터 출력 신호 Co를 출력한다.

PMOS 트랜지스터(TP1)는 L 레벨의 제1 위상차 신호 UP에 응답하여 온한다. 차지 펌프(12)는 제1 전원선 L1으로부터 온한 PMOS 트랜지스터 TP1을 통해 LPF(13)에 전류를 흐르게 한다. 즉, 차지 펌프(12)는 L 레벨의 제1 위상차 신호 UP에 응답하여 차지 동작하고, LPF(13)의 전하량을 증가시킨다. LPF(13)는 저항과 콘덴서를 포함하는 구성이다. LPF(13)는 전하량이 증가함으로써, 출력 신호 Lo의 전압을 상승시킨다.

NMOS 트랜지스터 TN1은 H 레벨의 제2 위상차 신호 DN에 응답하여 온한다. 차지 펌프(12)는 LPF(13)로부터 온한 NMOS 트랜지스터(TN1)를 통해 제2 전원선 (L2)에 전류를 흐르게 한다. 즉, 차지 펌프(12)는 H 레벨의 제2 위상차 신호 DN에 응답하여 디스차지 동작하고, LPF(13)에 저장된 전하량을 감소시킨다. LPF(13)는 전하량이 감소함으로써, 출력 신호 Lo의 전압을 하강시킨다.

즉, 차지 펌프(12)는 제1, 제2 위상차 신호 UP, DN에 응답하여 LPF(13)에 대하여 차지/디스차지를 하고, LPF(13)의 출력 신호 Lo의 전압치를 상승/하강시킨다.

상기 제1, 제2 위상차 신호 UP, DN의 펄스 폭은 기준 신호 RIN과 분주 신호 FIN의 위상차에 대응한다. 그리고, 차지 펌프(12)는 제1, 제2 위상차 신호 UP, DN이 L 또는 H 레벨인 기간에 차지/디스차지 동작을 한다. 이렇게 하여, 차지 펌프(12)는 기준 신호 RIN과 분주 신호 FIN의 위상차에 따라서 LPF(13)의 출력 신호 Lo의 전압치를 상승/하강시킨다.

도 23에 도시된 바와 같이, 기준 신호 RIN과 분주 신호 FIN의 위상이 일치한 경우, 위상 비교기(11)는 동일 펄스 폭의 제1, 제2 위상차 신호 UP, DN을 출력한다. 따라서, 차지 펌프(12)는 같은 기간만큼 차지와 디스차지를 행한다. 즉, 차지 펌프(12)는 LPF(13)에 대하여 전류 I(Co)의 토출(+측)과 전류 I(Co)의 흡입(-측)을 같은 기간만큼 행한다.

이로써, LPF(13)의 출력 신호 Lo의 전압 V(Lo)는 변화하지 않는다. 즉, 같은 전압으로 유지된다. 도 19의 VCO(14)는 LPF(13)의 출력 신호 Lo가 같은 전압에 유지됨으로써, 출력 신호 Fout의 주파수를 유지한다.

도 25에 도시된 바와 같이, 분주 신호 FIN의 위상이 기준 신호 RIN보다 지연되는 경우, 위상 비교기(11)는 제2 위상차 신호 DN의 펄스 폭보다도 긴 펄스 폭의 제1 위상차 신호 UP을 출력한다. 따라서, 차지 펌프(12)는 차지를 디스차지보다 길게 행한다. 즉, 차지 펌프(12)는 LPF(13)에 대하여 전류 I(Co)의 토출(+측)을 전류 I(Co)의 흡입(-측)보다 긴 기간 행한다. 이로써, LPF(13)는 출력 신호 Lo의 전압 V(Lo)를 상승시킨다. 도 19의 VCO(14)는 LPF(13)의 출력 신호 Lo에 응답하여 출력 신호 Fout의 주파수를 높게 한다.

도 24에 도시된 바와 같이, 분주 신호 FIN의 위상이 기준 신호 RIN의 위상보다 진행된 경우, 위상 비교기(11)는 제2 위상차 신호 DN의 펄스 폭보다도 짧은 펄스 폭의 제1 위상차 신호 UP을 출력한다. 따라서, 차지 펌프(12)는 차지를 디스차지보다도 짧게 행한다. 즉, 차지 펌프(12)는 LPF(13)에 대하여 전류 I(Co)의 토출(+측)보다도 전류 I(Co)의 흡입(-측)을 긴 기간 행한다. 이로써, LPF(13)는 출력 신호 Lo의 전압 V(Lo)를 하강시킨다. 도 19의 VCO(14)는 LPF(13)의 출력 신호 Lo에 응답하여 출력 신호 Fout의 주파수를 낮게 한다.

이러한 동작을 반복함으로써, PLL 회로(10)는 VCO(14)로부터 출력되는 출력 신호 Fout의 주파수를 원하는 주파수에 일치시키는, 소위 동기한다.

그런데, 도 20의 차지 펌프(12)는 MOS형 FET(전계 효과 트랜지스터)으로 이루어지는 양 트랜지스터(TP1,TN1)를 직렬로 접속하여 구성된다. 그 때문에, 차지 펌프(12)는 양쪽 트랜지스터(TP1,TN1)의 저항 성분에 의해, 도 21의 (a)에 도시된 바와 같이, 제1, 제2 전원선(L1,L2) 사이에 제1, 제2 저항(R1,R2)을 직렬로 접속한 등가 회로가 된다.

그리고, 고전위 전원 VDD와 저전위 전원 VSS의 전압차가 일정하므로, 도 21의 (b) 및 (c)에 도시된 바와 같이, 출력 신호 Co를 출력하기 위한 저항(R1,R2)의 접속점인 노드(N1)의 전위에 의해 제1, 제2 저항(R1,R2)의 양단의 전위차가 변화한다. 예컨대, 노드(N1)의 전위가 고전위 전원 VDD에 가까우면(전위가 높음), 제1 저항(R1)의 양단의 전위차는 제2 저항(R2)의 전위차보다 작게 된다. 반대로, 노드(N1)의 전위가 저전위 전원 VSS에 가까우면(전위가 낮음), 제1 저항(R1)의 양단의 전위차는 제2 저항(R2)의 전위차보다 커진다.

제1, 제2 저항(R1,R2)의 양단의 전위차는 도 20의 각 트랜지스터(TP1,TN1)의 소스-드레인간의 전위차이고, 그 전위차는 각 트랜지스터(TP1,TN2)의 구동 능력에 영향을 부여한다. 즉, 양 트랜지스터(TP1,TN1)는 소스-드레인간의 전위차가 클수록 구동 능력이 크고, 전위차가 작을수록 구동 능력이 작다. 그리고, 양 트랜지스터(TP1,TN1)는 구동 능력이 높은 경우에 많은 전류를 흐르게 하고, 구동 능력이 낮은 경우에 적은 전류를 흐르게 한다.

양 트랜지스터(TP1,TN1)의 구동 능력은 PLL 회로(10)의 동작에 다음과 같은 영향을 부여한다.

먼저, 도 21의 (b)에 나타내는 노드(N1)의 전위가 높은 경우에 관해서 설명한다. 지금, 도 19의 기준 신호 RIN의 위상과 분주 신호 FIN의 위상이 일치하고 있는 것으로 한다. 양 트랜지스터(TP1,TN1)는 게이트에 입력되는 동일 펄스 폭의 제1, 제2 위상차 신호 UP, DN에 응답하여 같은 기간 차지/디스차지를 한다.

그러나, 도 20의 NMOS 트랜지스터(TN1)의 구동 능력은 PMOS 트랜지스터(TP1)보다 크다. 그 때문에, NMOS 트랜지스터(TN1)에 흐르는 전류량은 PMOS 트랜지스터(TP1)가 흘리는 전류량보다 크다. 그 결과, 차지량에 비하여 디스차지량이 많아진다.

도 27은 양 트랜지스터(TP1,TN1)의 차지량/디스차지량을 노드(N1)에 있어서의 전압 V(Nl)의 고저와, 기준 신호 RIN과 분주 신호 FIN의 위상의 상태로 이루어지는 매트릭스로써 나타낸다. 도 27에 있어서, 파형 내에 기재한 숫자는 양 트랜지스터(TP1,TN1)의 구동 능력과 차지/디스차지를 행하는 시간에 기초한 차지량과 디스차지량의 비율을 나타낸다.

예컨대, 도면 중앙(위상이 일치하고, 노드(N1)의 전압 V(Nl)는 고전위 전원 VDD와 저전위 전원 VSS의 중간 부근)의 경우, PMOS 트랜지스터(TP1)에 의한 차지량과 NMOS 트랜지스터(TN1)에 의한 디스차지량의 비율은 4:4이다.

그리고, 상기의 노드(N1)의 전압이 높고, 기준 신호 RIN의 위상과 분주 신호FIN의 위상이 일치하는 경우, 도 27의 하단 중앙에 도시된 바와 같이, 차지량과 디스차지량의 비율은 2:6이 된다.

이로써, 도 19의 LPF(13)는 출력 신호 Lo의 전압 V(Lo)를 하강시킨다. VCO(14)는 LPF(13)의 출력 신호 Lo에 응답하여 출력 신호 Fout의 주파수를 낮게 한다.

이것은 PLL 회로(10)의 오류 동작을 초래한다. 즉, PLL 회로(10)는 기준 신호 RIN과 분주 신호 FIN의 위상이 일치하고 주파수가 같음에도 불구하고, 출력 신호 Fout의 주파수를 낮게 한다. 따라서, PLL 회로(10)는 위상 비교기(11)의 동작과 차지 펌프(12)의 동작이 일치하지 않는 불균형이 생긴다. 이로써, 출력 신호 Fout의 동기가 이탈되는 오류 동작을 발생시킨다.

또한, 도 19의 분주 신호 FIN의 위상이 기준 신호 RIN의 위상보다 지연되어 있는 것으로 한다. 위상 비교기(11)는 도 26의 (b)에 도시된 바와 같이, 제2 위상차 신호 DN의 펄스 폭보다도 긴 펄스 폭의 제1 위상차 신호 UP을 출력한다. 따라서, PMOS 트랜지스터(TP1)가 행하는 차지의 시간은, NMOS 트랜지스터(TN1)가 행하는 디스차지의 시간보다도 길다.

그러나, 도 20의 NMOS 트랜지스터(TN1)의 구동 능력은 PMOS 트랜지스터(TP1)보다 크다. 그 때문에, NMOS 트랜지스터(TN1)에 흐르는 전류량은 PMOS 트랜지스터(TP1)에 흐르는 전류량보다 크다. 그 결과, 도 27의 좌측 밑에 도시된 바와 같이 차지량과 디스차지량의 비율은 3:3, 즉 차지량과 디스차지량이 같아진다. 그 때문에, 도 19의 LPF(13)는 출력 신호 Lo의 전압 V(Lo)를 일정히 유지한다. VCO(14)는 LPF(13)의 출력 신호 Lo에 응답하여 출력 신호 Fout의 주파수를 그 이전의 주파수에 유지한다.

이로써, PLL 회로(10)는 분주 신호 FIN의 위상이 늦는 것에 상관없이, 출력 신호 Fout의 주파수를 변화시키지 않는다. 그 때문에, PLL 회로(10)는 아무리 시간이 경과하여도 출력 신호 Fout의 주파수를 소정의 주파수에 맞출 수 없다.

또한, 도 19의 분주 신호 FIN의 위상이 기준 신호 RIN의 위상보다 진행되는 것으로 한다. 위상 비교기(11)는 도 26의 (c)에 도시된 바와 같이, 제1 위상차 신호 UP의 펄스 폭보다도 긴 펄스 폭의 제2 위상차 신호 DN을 출력한다. 따라서, NMOS 트랜지스터(TN1)가 행하는 디스차지의 시간은 제1 트랜지스터(TP1)가 행하는 차지의 시간보다도 길다.

또한, 도 20의 NMOS 트랜지스터(TN1)의 구동 능력은 PMOS 트랜지스터(TP1)의 구동 능력보다 크다. 그 때문에, NMOS 트랜지스터(TN1)가 흘리는 전류량은 PMOS 트랜지스터(TP1)가 흘리는 전류량보다도 크다. 그 결과, 도 27의 우측 밑으로 도시된 바와 같이, 차지량과 디스차지량의 비율은 1:9, 즉 차지량에 비하여 디스차지량이 훨씬 커진다. 그 때문에, 도 19의 LPF(13)는 출력 신호 Lo의 전압 V(Lo)를 급격히 하강시킨다. VCO(14)는 LPF(13)의 출력 신호 Lo에 응답하여 출력 신호 Fout의 주파수를 급격히 저하시킨다.

그 결과, PLL 회로(10)는 소정의 주파수에 대한 출력 신호 Fout의 주파수의 오버슈트(overshoot)(언더슈트)를 크게 한다. 이것은 출력 신호 Fout을 동기하기까지 장시간을 요하는, 즉 동기 시간을 길게 한다.

노드(N1)의 전위가 낮은 경우, PMOS 트랜지스터(TP1)의 구동 능력은 NMOS 트랜지스터(TN1)보다 크다. 그리고, 도 19의 분주 신호 FIN의 위상이 기준 신호 RIN의 위상보다 지연되는 경우, 차지 펌프(12)는 도 28의 좌측 상에 도시된 바와 같이, 차지량과 디스차지량의 비율을 9:1로 한다. 이로써, VCO(14)는 LPF(13)의 출력 신호 Lo에 응답하여 출력 신호 Fout의 주파수를 급격히 상승시킨다. 이것은 PLL 회로(10)의 동기 시간을 길게 한다.

또한, 도 19의 분주 신호 FIN의 위상이 기준 신호 RIN의 위상보다 진행하고 있는 경우, 차지 펌프(12)는 도 28의 우측 상에 도시된 바와 같이, 차지량과 디스차지량의 비율을 동일하게 한다. 이로써, VCO(14)는 LPF(13)의 출력 신호 Lo에 응답하여 출력 신호 Fout의 주파수를 변경하지 않는다. 그 때문에, PLL 회로(10)는 출력 신호 Fout을 소정의 주파수에 동기할 수 없다.

이에 대하여, PLL 회로에는 도 28에 나타내는 위상 비교기(30)가 이용된다. 이 위상 비교기(30)는 9개의 제1∼제9 부정 논리곱 회로(30a∼30i)를 구비한다. 제2 및 제3 부정 논리곱 회로(30b,30c)에서 제1 플립플롭(31)을, 제4 및 제5 부정 논리곱 회로(30d,30e)에서 제2 플립플롭(32)을 구성한다.

위상 비교기(30)는 도 29의 (a)에 도시된 바와 같이, 기준 신호 RIN의 위상보다도 분주 신호 FIN의 위상이 지연되는 경우에, 그 위상차에 따른 펄스 폭의 제1 위상차 신호 UP을 출력한다. 이 때, 위상 비교기(30)는 일정 레벨의 제2 위상차 신호 DN을 출력한다. 또한, 이 제2 위상차 신호 DN은 도시하지 않은 인버터 회로에서 반전되어 도 20의 차지 펌프(12)에 포함되는 NMOS 트랜지스터(TN1)의 게이트에 인가된다.

또한, 위상 비교기(30)는 도 29의 (b)에 도시된 바와 같이, 기준 신호 RIN의 위상보다도 분주 신호 FIN의 위상이 진행되어 있는 경우에, 그 위상차에 따른 펄스 폭의 제2 위상차 신호 DN을 출력한다. 이 때, 위상 비교기(30)는 일정 레벨의 제1위상차 신호 UP을 출력한다.

그리고, 위상 비교기(30)는 기준 신호 RIN의 위상과 분주 신호 FIN의 위상이 일치하는 경우에, 일정 레벨의 제1, 제2 위상차 신호 UP, DN을 출력한다. 도 20의 차지 펌프(12)는 일정 레벨의 제1, 제2 위상차 신호 UP, DN에 응답하여 차지/디스차지를 행하지 않는다. 그 결과, 도 30에 도시된 바와 같이, 위상이 일치하는 경우에 차지/디스차지되지 않음으로써, PLL 회로는 출력 신호 Fout의 주파수를 유지한다. 이로써, 출력 신호 Fout의 동기가 이탈되는 오류 동작이 방지된다.

또한, 위상 비교기(30)는 분주 신호 FIN의 위상이 지연되는 경우에 위상차에 대응하는 펄스 폭의 제1 위상차 신호 UP과, 일정 레벨의 제2 위상차 신호 DN을 출력한다. 이 제1, 제2 위상차 신호 UP, DN에 응답하여 차지 펌프(12)는 차지 동작만을 하고, LPF(13)의 출력 신호 Lo의 전압을 상승시킨다. 이 출력 신호 Lo에 응답하여 VCO(14)는 출력 신호 Fout의 주파수를 높게 한다.

그러나, 도 20의 노드(N1)의 전압 V(Nl)가 높은 경우, PMOS 트랜지스터(TP1)의 구동 능력이 낮기 때문에 차지량은 적다. 이로써, 차지 펌프(12)는 LPF(13)의 출력 신호 Lo의 전압을 지극히 조금 상승시킨다. 그리고, VCO(14)는 LPF(13)의 출력 신호 Lo에 응답하여, 출력 신호 Fout의 주파수를 극히 조금 높게 한다. 그 결과, PLL 회로(10)는 출력 신호 Fout을 동기시킬 수 있지만, 그 동기까지의 시간, 소위 동기 시간이 매우 길다고 하는 문제가 있다.

본 발명은 상기 문제점을 해결하기 위해서 이루어진 것으로, 그 목적은 토출과 흡입의 균형을 맞출 수 있는 차지 펌프 회로를 제공하는 것에 있다.

또한, 토출과 흡입의 균형이 양호한 차지 펌프 회로를 사용하여 동기 시간의 단축을 도모할 수 있는 동시에, 주파수 안정도를 높일 수 있는 PLL 회로를 제공하는 것에 있다.

도 1은 본 발명의 원리 설명도.

도 2는 제1 실시예의 PLL 회로의 블록 회로도.

도 3은 제1 실시예의 차지 펌프의 회로도.

도 4의 (a) 내지 (c)는 차지 펌프 동작의 설명도.

도 5는 제2 실시예의 차지 펌프의 회로도.

도 6은 A/D 변환 회로의 회로도.

도 7은 디코더 회로의 회로도.

도 8은 제3 실시예의 차지 펌프의 회로도.

도 9는 A/D 변환 회로의 회로도.

도 10은 디코더 회로의 회로도.

도 11은 차지 펌프의 특성도.

도 12는 제4 실시예의 차지 펌프의 회로도.

도 13은 차동 증폭기의 회로도.

도 14의 (a) 내지 (c)는 제4 실시예의 차지 펌프 동작의 설명도.

도 15는 제5 실시예의 차지 펌프의 회로도.

도 16은 제6 실시예의 차지 펌프의 회로도.

도 17은 제7 실시예의 차지 펌프의 회로도.

도 18은 PLL 주파수 신시사이저의 블록 회로도.

도 19는 종래의 PLL 회로의 블록 회로도.

도 20은 종래의 차지 펌프의 회로도.

도 21의 (a) 내지 (c)는 종래의 차지 펌프의 등가 회로도.

도 22는 위상 비교기를 도시한 블록 회로도.

도 23은 클록의 상승과 기준 신호의 상승(하강)이 맞추어져 있는 타이밍도.

도 24는 클록의 상승과 기준 신호의 상승(하강)이 1/2주기 빠른 타이밍도.

도 25는 클록의 상승과 기준 신호의 상승(하강)이 1/2주기 느린 타이밍도.

도 26의 (a) 내지 (c)는 위상 비교기의 출력 신호에 대한 차지 펌프의 동작을 설명하기 위한 파형도.

도 27은 차지 펌프의 출력 전압과 신호의 위상에 있어서의 동작을 나타내는 도면.

도 28은 별도의 위상 비교기를 나타내는 블록 회로도.

도 29의 (a), (b)는 별도의 위상 비교기의 타이밍도.

도 30은 차지 펌프의 출력 전압과 신호의 위상에 있어서의 동작을 나타내는 도면.

〈도면의 주요부분에 대한 부호의 설명〉

1: 차지/디스차지 회로

2: 토출 회로

3: 흡입 회로

4: 검출 회로

5: 보정 회로

Co: 출력 신호

UP: 제1 펄스 신호

DN: 제2 펄스 신호

도 1은 본 발명의 원리 설명도이다. 즉, 차지 펌프 회로는 차지/디스차지 회로(1), 검출 회로(4), 보정 회로(5)를 구비한다. 차지/디스차지 회로(1)는 제1 펄스 신호 UP에 응답하여 차지 동작을 행하는 토출 회로(2)와, 제2 펄스 신호 DN에 응답하여 디스차지 동작을 하는 흡입 회로(3)를 포함한다. 그리고, 차지/디스차지 회로(1)는 토출 회로(2)와 흡입 회로(3)의 접속점을 출력 단자로서 상기 단자로부터 차지 동작과 디스차지 동작에 기초하는 전압의 출력 신호 Co를 출력한다. 검출회로(4)는 출력 단자에 접속되어 토출 회로(2)와 흡입 회로(3)의 상태를 검출하고, 그 검출 결과에 따른 제어 신호를 출력한다. 보정 회로(5)는 제어 신호에 기초하여 토출 회로(2)와 흡입 회로(3)를 제어하고, 토출 회로(2)의 차지량과 흡입 회로(3)의 디스차지량과의 균형을 보정한다.

청구항 2의 발명은 청구항 1의 차지 펌프 회로에서, 검출 회로는 출력 단자의 전위에 기초하여 토출 회로와 흡입 회로의 상태를 검출하여 제어 신호를 출력하고, 보정 회로는 제어 신호에 기초하여, 출력 단자의 전위가 높은 경우에는 흡입 회로의 구동 능력 또는 도통도를 낮추고, 출력 단자의 전위가 낮은 경우에는 토출 회로의 구동 능력 또는 도통도를 낮추도록 흡입 회로 및 토출 회로를 제어한다.

청구항 3의 발명은 청구항 1의 차지 펌프 회로에서 검출 회로는 토출 회로와 흡입 회로의 전위차를 검지하고, 전위차에 기초하는 제어 신호를 출력하며, 보정 회로는 토출 회로측의 전위차가 높은 경우에는 토출 회로의 구동 능력 또는 도통도를 낮추고, 반대로 흡입 회로측의 전위차가 높은 경우에는 흡입 회로의 구동 능력 또는 도통도를 낮추도록 상기 흡입 회로 및 토출 회로를 제어한다.

청구항 4의 발명은 청구항 1의 차지 펌프 회로에서, 검출 회로는 토출 회로와 흡입 회로에 흐르는 전류량을 검지하고, 전위차에 기초한 제어 신호를 출력하고, 보정 회로는 토출 전류의 쪽이 많은 경우에는 토출 회로의 구동 능력 또는 도통도를 낮추고, 흡입 전류의 쪽이 많은 경우에는 흡입 회로의 구동 능력 또는 도통도를 낮추도록 흡입 회로 및 토출 회로를 제어한다.

청구항 5의 발명은 청구항 1의 차지 펌프 회로에서, 검출 회로는 출력 단자의 전위에 기초하여 토출 회로와 흡입 회로의 상태를 검출하여 제어 신호를 출력하고, 보정 회로는 제어 신호에 기초하여, 출력 단자의 전위가 높은 경우에는 토출 회로의 구동 능력 또는 도통도를 높이고, 출력 단자의 전위가 낮은 경우에는 흡입 회로의 구동 능력 또는 도통도를 높이도록 흡입 회로 및 토출 회로를 제어한다.

청구항 6의 발명은 청구항 1의 차지 펌프 회로에서, 검출 회로는 토출 회로와 흡입 회로에 걸리는 전위차를 검지하고, 전위차에 기초하는 제어 신호를 출력하고, 보정 회로는 토출 회로측의 전위차가 높은 경우에는 흡입 회로의 구동 능력 또는 도통도를 높이고, 반대로 흡입 회로측의 전위차가 높은 경우에는 토출 회로의 구동 능력 또는 도통도를 높이도록 흡입 회로 및 토출 회로를 제어한다.

청구항 7의 발명은 청구항 1의 차지 펌프 회로에서, 검출 회로는 토출 회로와 흡입 회로에 흐르는 전류량을 검지하고, 전위차에 기초하는 제어 신호를 출력하고, 보정 회로는 토출 전류쪽이 많은 경우에는 흡입 회로의 구동 능력 또는 도통도를 높이고, 흡입 전류쪽이 많은 경우에는 토출 회로의 구동 능력 또는 도통도를 높이도록 흡입 회로 및 토출 회로를 제어한다.

청구항 8의 발명은 청구항 2 내지 청구항 7 중 어느 한 항에서의 차지 펌프 회로에서, 토출 회로와 흡입 회로는 각각 게이트에 상기 제1, 제2 펄스 신호가 각각 입력되는 한 쌍의 제1 트랜지스터를 포함하고, 보정 회로는 한 쌍의 트랜지스터의 게이트에 드레인이 접속되고, 게이트에 제어 신호가 입력되는 한 쌍의 제2 트랜지스터를 포함하고, 제어 신호에 기초하여 한 쌍의 제2 트랜지스터를 각각 구동하여 한 쌍의 제1 트랜지스터의 게이트 전압을 제어하고, 한 쌍의 제1 트랜지스터의 구동 능력 또는 도통도를 변경하도록 한다.

청구항 9의 발명은 청구항 8의 차지 펌프 회로에서, 검출 회로는 제1 토출 회로에 걸리는 전위차를 검지하고, 검지한 전류량에 따른 전압의 제1 제어 신호를 출력하는 제1 연산 증폭기와, 제1 흡입 회로에 걸리는 전위차를 검지하고, 검지한 전류량에 따른 전압의 제2 제어 신호를 출력하는 제2 연산 증폭기를 구비하고, 보정 회로는 제1, 제2 제어 신호에 기초하여 한 쌍의 제2 트랜지스터를 제어하고, 한 쌍의 제1 트랜지스터의 게이트 전압을 제어하도록 한다.

청구항 10의 발명은 청구항 8의 차지 펌프 회로에서, 검출 회로는 제1 토출 회로에 흐르는 전류량을 검지하고, 검지한 전류량에 따른 전압의 제1 검지 신호를 출력하는 제1 전류량 검지 수단과, 제1 흡입 회로에 흐르는 전류량을 검지하고, 검지한 전류량에 따른 전압의 제2 검지 신호를 출력하는 제2 전류량 검지 수단과, 제1, 제2 검지 신호를 비교하여, 그 비교 결과를 제어 신호로서 출력하는 비교기를 구비하고, 보정 회로는 제어 신호에 기초하여 한 쌍의 제2 트랜지스터를 제어하여 한 쌍의 제1 트랜지스터의 게이트 전압을 제어하도록 한다.

청구항 11의 발명은 청구항 2 내지 청구항 7 중 어느 한 항에서의 차지 펌프 회로에서, 토출 회로는 제1 펄스 신호에 기초하여 차지 동작을 하는 제1 토출 회로와, 보정 회로에 의해 차지량이 제어되는 제2 토출 회로를 구비하고, 흡입 회로는 제2 펄스 신호에 기초하여 디스차지 동작을 하는 제1 흡입 회로와, 보정 회로에 의해 디스차지량이 제어되는 제2 흡입 회로를 구비한다.

청구항 12의 발명은 청구항 11의 차지 펌프 회로에서, 제2 토출 회로와 제2 흡입 회로를 복수 쌍 구비하고, 보정 회로는 검출 신호에 기초하여 동작시키는 제2 토출 회로와 제2 흡입 회로의 쌍의 수를 변경하도록 한다.

청구항 13의 발명은 청구항 11의 차지 펌프 회로에서, 검출 회로는 제1 토출 회로에 걸리는 전위차를 검지하고, 검지한 전류량에 따른 전압의 제1 제어 신호를 출력하는 제1 연산 증폭기와, 제1 흡입 회로에 걸리는 전위차를 검지하고, 검지한 전류량에 따른 전압의 제2 제어 신호를 출력하는 제2 연산 증폭기를 구비하고, 보정 회로는 제1 제어 신호에 기초하여 제2 토출 회로를 제어하고, 제2 제어 신호에 기초하여 제2 흡입 회로를 제어하도록 한다.

청구항 14의 발명은 청구항 11의 차지 펌프 회로에서, 검출 회로는 제1 토출 회로에 흐르는 전류량을 검지하고, 검지한 전류량에 따른 전압의 제1 검지 신호를 출력하는 제1 전류량 검지 수단과, 제1 흡입 회로에 흐르는 전류량을 검지하고, 검지한 전류량에 따른 전압의 제2 검지 신호를 출력하는 제2 전류량 검지 수단과, 제1 및 제2 검지 신호를 비교하여, 그 비교 결과를 제어 신호로서 출력하는 비교기를 구비하고, 보정 회로는 제어 신호에 기초하여 제2 토출 회로 또는 제2 흡입 회로를 동작시키도록 하였다.

또한, 본 발명에 따른 PLL 회로는, 기준 신호와 비교 신호를 수신하고 제1 및 제2 위상차 신호 사이의 위상차를 기초로 한 펄스 폭을 갖는 제1 및 제2 위상차 신호를 발생하는 위상 비교기와; 상기 위상 비교기에 접속되고, 상기 제1 및 제2 위상차 신호를 수신하며, 제1 및 제2 위상차 신호를 기초로 한 소정의 전압을 갖는 출력 신호를 발생하는 차지 펌프와; 상기 차지 펌프에 접속되고, 차지 펌프 출력 신호의 전압과 일치하는 주파수를 갖는 발진 출력 신호를 발생하는 전압 제어 발진기를 구비하고, 상기 차지 펌프는, 고전위 전원과 저전위 전원 사이에 직렬로 접속되고, 상기 제1 및 제2 위상차 신호에 응답하는 차지/디스차지 트랜지스터와, 상기 고전위 전원과 저전위 전원 사이에서 직렬로 접속된 제1 트랜지스터, 저항 및 제2 트랜지스터와, 상기 제1 트랜지스터와 저항 사이의 제1 노드와 차지 트랜지스터의 게이트 사이에 접속되고, 제1 위상차 신호에 응답하는 제3 트랜지스터와, 제2 트랜지스터와 저항 사이의 제2 노드와 디스차지 트랜지스터의 게이트 사이에 접속되고, 제2 위상차 신호에 응답하는 제4 트랜지스터를 포함하는데, 상기 출력 신호는 상기 차지 트랜지스터와 디스차지 트랜지스터 사이의 제3 노드에 제공되며, 상기 제1 및 제2 트랜지스터의 게이트는 상기 제3 노드에 접속되는 것을 특징으로 한다.

또, 본 발명에 따른 PLL 회로는, 기준 신호와 비교 신호를 수신하고 제1 및 제2 위상차 신호 사이의 위상차를 기초로 한 펄스 폭을 갖는 제1 및 제2 위상차 신호를 발생하는 위상 비교기와; 상기 위상 비교기에 접속되고, 상기 제1 및 제2 위상차 신호를 수신하며, 제1 및 제2 위상차 신호를 기초로 한 소정의 전압을 갖는 출력 신호를 출력 단자에서 발생하는 차지 펌프와; 상기 차지 펌프에 접속되고, 차지 펌프 출력 신호의 전압값과 일치하는 주파수를 갖는 발진 출력 신호를 발생하는 전압 제어 발진기를 구비하고, 상기 차지 펌프는, 고전위 전원과 저전위 전원 사이에 직렬로 접속되고, 상기 제1 및 제2 위상차 신호에 응답하며, 상기 출력 단자가 메인 차지 트랜지스터와 메인 디스차지 트랜지스터 사이의 노드를 포함하는 메인 차지/디스차지 트랜지스터와, 노드와 상기 고전위 전원 사이에서 직렬로 접속된 제1 및 제2 보조 차지 트랜지스터를 포함하는 보조 차지 트랜지스터군과, 상기 노드와 상기 저전위 전원 사이에서 직렬로 접속된 제1 및 제2 보조 디스차지 트랜지스터를 포함하는 보조 디스차지 트랜지스터군과, 상기 노드에 접속되고, 상기 노드에서 아날로그 신호를 디지털 신호로 변환시키며, 상기 제1 보조 차지 트랜지스터의 게이트는 상기 메인 차지 트랜지스터의 게이트에 접속되고, 상기 제2 보조 차지 트랜지스터의 게이트는 상기 디지털 신호에 응답하며, 상기 제1 보조 디스차지 트랜지스터의 게이트는 상기 메인 디스차지 트랜지스터의 게이트에 접속되고, 상기 제2 보조 디스차지 트랜지스터의 게이트는 상기 디지털 신호에 응답하는 A/D 변환기를 포함하는 것을 특징으로 한다.

또, 본 발명에 따른 PLL 회로는, 기준 신호와 비교 신호를 수신하고 제1 및 제2 위상차 신호 사이의 위상차를 기초로 한 펄스 폭을 갖는 제1 및 제2 위상차 신호를 발생하는 위상 비교기와; 상기 위상 비교기에 접속되고, 상기 제1 및 제2 위상차 신호를 수신하며, 제1 및 제2 위상차 신호를 기초로 한 소정의 전압을 갖는 출력 신호를 발생하는 차지 펌프와; 상기 차지 펌프에 접속되고, 차지 펌프 출력 신호의 전압값과 일치하는 주파수를 갖는 발진 출력 신호를 발생하는 전압 제어 발진기를 구비하고, 상기 차지 펌프는, 고전위 전원과 저전위 전원 사이에 직렬로 접속되고, 상기 제1 및 제2 위상차 신호에 응답하는 차지/디스차지 트랜지스터와, 상기 차지 트랜지스터와 디스차지 트랜지스터 사이에 직렬로 접속되고, 상기 제1 트랜지스터의 게이트는 상기 제1 트랜지스터와 차지 트랜지스터 사이의 제1 노드에 접속되며, 상기 제2 트랜지스터의 게이트는 상기 제2 트랜지스터와 디스차지 트랜지스터 사이의 제2 노드에 접속되는 제1 및 제2 트랜지스터와, 상기 제1 노드에 접속된 제1 입력 단자, 상기 제1 및 제2 트랜지스터 사이의 제3 노드에 접속된 제2 입력 단자 및 출력 단자를 갖고, 상기 제3 노드가 차지 펌프의 출력 신호의 출력 단자인 제1 연산 증폭기와, 상기 제2 노드에 접속된 제1 입력 단자, 상기 제3 노드에 접속된 제2 입력 단자 및 출력 단자를 포함하는 제2 연산 증폭기와, 상기 고전위 전원과 차지 트랜지스터의 게이트 사이에 접속된 제3 트랜지스터와, 상기 저전위 전원과 디스차지 트랜지스터의 게이트 사이에 접속되고, 상기 제3 트랜지스터의 게이트는 상기 제1 연산 증폭기의 출력 단자에 접속되며, 상기 제4 트랜지스터의 게이트는 상기 제2 연산 증폭기의 출력 단자에 접속된 제4 트랜지스터를 포함하는 것을 특징으로 한다.

또, 본 발명에 따른 PLL 회로는, 기준 신호와 비교 신호를 수신하고 제1 및 제2 위상차 신호 사이의 위상차를 기초로 한 펄스 폭을 갖는 제1 및 제2 위상차 신호를 발생하는 위상 비교기와; 상기 위상 비교기에 접속되고, 상기 제1 및 제2 위상차 신호를 수신하며, 제1 및 제2 위상차 신호를 기초로 한 소정의 전압을 갖는 출력 신호를 발생하는 차지 펌프와; 상기 차지 펌프에 접속되고, 차지 펌프 출력 신호의 전압값과 일치하는 주파수를 갖는 발진 출력 신호를 발생하는 전압 제어 발진기를 구비하고, 상기 차지 펌프는, 고전위 전원과 저전위 전원 사이에 직렬로 접속되고, 상기 제1 및 제2 위상차 신호에 응답하는 차지/디스차지 트랜지스터와, 상기 고전위 전원과 상기 차지 트랜지스터와 디스차지 트랜지스터 사이의 제1 노드 사이에서 직렬로 접속된 제1 및 제2 보조 차지 트랜지스터를 포함하고, 상기 제1 노드는 차지 펌프의 출력 신호의 출력 단자인 보조 차지 트랜지스터군과, 상기 저전위 전원과 상기 제1 노드 사이에서 직렬로 접속된 제1 및 제2 보조 디스차지 트랜지스터를 포함하는 보조 디스차지 트랜지스터군과, 상기 제1 노드에 접속된 제1 입력 단자, 상기 고전위 전원과 차지 트랜지스터 사이의 제2 노드에 접속된 제2 입력 단자 및 출력 단자를 구비하는 제1 연산 증폭기와, 상기 제1 노드에 접속된 제1 입력 단자, 상기 저전위 전원과 디스차지 트랜지스터 사이의 제3 노드에 접속된 제2 입력 단자 및 출력 단자를 포함하고, 상기 제1 보조 차지 트랜지스터의 게이트는 상기 차지 트랜지스터의 게이트에 접속되며, 상기 제2 보조 차지 트랜지스터의 게이트는 상기 제1 연산 증폭기의 출력 단자에 접속되고, 상기 제1 보조 디스차지 트랜지스터의 게이트는 상기 디스차지 트랜지스터의 게이트에 접속되며, 상기 제2 보조 디스차지 트랜지스터의 게이트는 상기 제2 연산 증폭기의 출력 단자에 접속되는 제2 연산 증폭기를 포함하는 것을 특징으로 한다.

또, 본 발명에 따른 PLL 회로는, 기준 신호와 비교 신호를 수신하고 제1 및 제2 위상차 신호 사이의 위상차를 기초로 한 펄스 폭을 갖는 제1 및 제2 위상차 신호를 발생하는 위상 비교기와; 상기 위상 비교기에 접속되고, 상기 제1 및 제2 위상차 신호를 수신하며, 제1 및 제2 위상차 신호를 기초로 한 소정의 전압을 갖는 출력 신호를 발생하는 차지 펌프와; 상기 차지 펌프 출력 터미널에 접속되고, 차지 펌프로부터 출력 신호의 전압값과 일치하는 주파수를 갖는 발진 출력 신호를 발생하는 전압 제어 발진기를 구비하고, 상기 차지 펌프는, 고전위 전원과 저전위 전원 사이에서 직렬로 접속되고, 상기 제1 및 제2 위상차 신호에 응답하며, 차지 트랜지스터와 디스차지 트랜지스터 사이의 제1 노드는 차지 펌프의 출력 신호의 출력 단자인 차지/디스차지 트랜지스터와, 상기 차지 트랜지스터와 디스차지 트랜지스터 사이의 제1 노드와 상기 고전위 전원과 차지 트랜지스터 사이의 제2 노드 사이에서 직렬로 접속된 제1 저항과 제1 전류 검출 회로와, 상기 저전위 전원과 디스차지 트랜지스터 사이의 상기 제1 노드와 제3 노드 사이에서 직렬로 접속된 제2 저항과 제2 전류 검출 회로와, 상기 제1 전류 검출 회로의 출력에 접속된 제1 입력 단자, 상기 제2 전류 검출 회로의 출력에 접속된 제2 입력 단자 및 출력 단자를 갖는 연산 증폭기와, 상기 고전위 전원과 차지 트랜지스터의 게이트 사이에 접속된 제1 트랜지스터와, 상기 저전위 전원과 디스차지 트랜지스터의 게이트 사이에 접속되고, 상기 제1 및 제2 트랜지스터가 연산 증폭기의 상기 출력 단자에 접속된 게이트를 갖는 제2 트랜지스터를 포함하는 것을 특징으로 한다.

또, 본 발명에 따른 PLL 회로는, 기준 신호와 비교 신호를 수신하고 제1 및 제2 위상차 신호 사이의 위상차를 기초로 한 펄스 폭을 갖는 제1 및 제2 위상차 신호를 발생하는 위상 비교기와; 상기 위상 비교기에 접속되고, 상기 제1 및 제2 위상차 신호를 수신하며, 제1 및 제2 위상차 신호를 기초로 한 소정의 전압을 갖는 출력 신호를 발생하는 차지 펌프와; 상기 차지 펌프에 접속되고, 차지 펌프 출력 신호의 전압값과 일치하는 주파수를 갖는 발진 출력 신호를 발생하는 전압 제어 발진기를 구비하고, 상기 차지 펌프는, 고전위 전원과 저전위 전원 사이에서 직렬로 접속되고, 상기 제1 및 제2 위상차 신호에 응답하며, 차지 트랜지스터와 디스차지 트랜지스터 사이의 제1 노드는 차지 펌프의 출력 신호의 출력인 차지/디스차지 트랜지스터와, 상기 고전위 전원과 상기 차지 트랜지스터와 디스차지 트랜지스터 사이의 제1 노드 사이에서 직렬로 접속된 제1 및 제2 보조 차지 트랜지스터를 포함하는 보조 차지 트랜지스터군과, 상기 저전위 전원과 상기 제1 노드 사이에 직렬로 접속된 제1 및 제2 보조 디스차지 트랜지스터를 포함하는 보조 디스차지 트랜지스터군과, 상기 제1 노드와 상기 차지 트랜지스터와 고전위 전원 사이의 제2 노드 사이에 직렬로 접속된 제1 저항과 제1 전류 검출 회로와, 상기 제1 노드와 상기 디스차지 트랜지스터와 저전위 전원 사이의 제3 노드 사이에서 직렬로 접속된 제2 저항과 제2 전류 검출 회로와, 상기 제1 전류 검출 회로의 출력에 접속된 제1 입력 단자, 상기 제2 전류 검출 회로의 출력에 접속된 제2 입력 단자 및 출력 단자를 갖고, 상기 제1 보조 차지 트랜지스터의 게이트는 상기 차지 트랜지스터의 게이트에 접속되며, 상기 제2 보조 차지 트랜지스터의 게이트는 상기 연산 증폭기의 출력 단자에 접속되고, 상기 제1 보조 디스차지 트랜지스터의 게이트는 상기 디스차지 트랜지스터의 게이트에 접속되며, 상기 제2 보조 디스차지 트랜지스터의 게이트는 상기 연산 증폭기의 출력 단자에 접속되는 연산 증폭기를 포함하는 것을 특징으로 한다.

그러므로 청구항 1의 발명에 의하면, 출력 신호 Co의 전압에 따라서 불균형이 되는 토출 회로(2)의 차지량과 흡입 회로(3)의 디스차지량이 검출 회로(4)와 보정 회로(5)에 의해 보정된다.

청구항 2의 발명에 의하면, 검출 회로는 출력 단자의 전위에 기초하여 토출 회로와 흡입 회로의 상태를 검출하여 제어 신호를 출력한다. 보정 회로는 제어 신호에 기초하여, 출력 단자의 전위가 높은 경우에 흡입 회로의 구동 능력 또는 도통도를 낮추고, 출력 단자의 전위가 낮은 경우에 토출 회로의 구동 능력 또는 도통도를 낮추도록 흡입 회로 및 토출 회로를 제어하여 차지량과 디스차지량의 균형이 보정된다.

청구항 3의 발명에 의하면, 검출 회로는 토출 회로 및 흡입 회로에 걸리는 전위차를 검지하고, 전위차에 기초한 제어 신호를 출력한다. 보정 회로는 토출 회로측의 전위차가 높은 경우에 토출 회로의 구동 능력 또는 도통도를 낮추고, 반대로 흡입 회로측의 전위차가 높은 경우에 흡입 회로의 구동 능력 또는 도통도를 낮추도록 흡입 회로 및 토출 회로를 제어하여, 차지량과 디스차지량의 균형이 보정된다.

청구항 4의 발명에 의하면, 검출 회로는 토출 회로 및 흡입 회로에 흐르는 전류량을 검지하고, 전위차에 기초하는 제어 신호를 출력한다. 보정 회로는 토출 전류쪽이 많은 경우에 토출 회로의 구동 능력 또는 도통도를 낮추고, 흡입 전류쪽이 많은 경우에 흡입 회로의 구동 능력 또는 도통도를 낮추도록 흡입 회로 및 토출 회로를 제어하여, 차지량과 디스차지량의 균형이 보정된다.

청구항 5의 발명에 의하면, 검출 회로는 출력 단자의 전위에 기초하여 토출 회로와 흡입 회로의 상태를 검출하여 제어 신호를 출력한다.

보정 회로는 제어 신호에 기초하여, 출력 단자의 전위가 높은 경우에 토출 회로의 구동 능력 또는 도통도를 높이고, 출력 단자의 전위가 낮은 경우에 흡입 회로의 구동 능력 또는 도통도를 높이도록 흡입 회로 및 토출 회로를 제어하여, 차지량과 디스차지량의 균형이 보정된다.

청구항 6의 발명에 의하면, 검출 회로는 토출 회로 및 흡입 회로에 걸리는 전위차를 검지하고, 전위차에 기초하는 제어 신호를 출력한다.

보정 회로는 토출 회로측의 전위차가 높은 경우에 흡입 회로의 구동 능력 또는 도통도를 높이고, 반대로 흡입 회로측의 전위차가 높은 경우에 토출 회로의 구동 능력 또는 도통도를 높이도록 흡입 회로 및 토출 회로를 제어하여 차지량과 디스차지량의 균형이 보정된다.

청구항 7의 발명에 의하면, 검출 회로는 토출 회로 및 흡입 회로에 흐르는 전류량을 검지하고, 전위차에 기초하는 제어 신호를 출력한다.

보정 회로는 토출 전류쪽이 많은 경우에 흡입 회로의 구동 능력 또는 도통도를 높이고, 흡입 전류쪽이 많은 경우에 토출 회로의 구동 능력 또는 도통도를 높이도록 흡입 회로 및 토출 회로를 제어하여 차지량과 디스차지량의 균형이 보정된다.

청구항 8의 발명에 의하면, 토출 회로와 흡입 회로는 게이트에 제1, 제2 펄스 신호가 각각 입력되는 한 쌍의 제1 트랜지스터를 포함한다. 보정 회로는 한 쌍의 트랜지스터의 게이트에 드레인이 접속되고, 게이트에 제어 신호가 입력되는 한 쌍의 제2 트랜지스터를 포함하고, 제어 신호에 기초하여 한 쌍의 제2 트랜지스터를 각각 구동하여 한 쌍의 제1 트랜지스터의 게이트 전압을 제어하여 차지량과 디스차지량을 변경하여, 차지량과 디스차지량의 균형이 보정된다.

청구항 9의 발명에 의하면, 검출 회로는 제1 토출 회로에 걸리는 전위차를 검지하고, 검지한 전류량에 따른 전압의 제1 제어 신호를 출력하는 제1 연산 증폭기와, 제1 흡입 회로에 걸리는 전위차를 검지하고, 검지한 전류량에 따른 전압의 제2 제어 신호를 출력하는 제2 연산 증폭기를 구비한다. 그리고, 보정 회로는 제1, 제2 제어 신호에 기초한 한 쌍의 제2 트랜지스터를 제어하여 한 쌍의 제1 트랜지스터의 게이트 전압을 제어함으로써, 차지량과 디스차지량의 보정량이 변경된다.

청구항 10의 발명에 의하면, 검출 회로는 제1 토출 회로에 흐르는 전류량을 검지하고, 검지한 전류량에 따른 전압의 제1 검지 신호를 출력하는 제1 전류량 검지 수단과, 제1 흡입 회로에 흐르는 전류량을 검지하고, 검지한 전류량에 따른 전압의 제2 검지 신호를 출력하는 제2 전류량 검지 수단과, 제1, 제2 검지 신호를 비교하여, 그 비교 결과를 제어 신호로서 출력하는 비교기를 구비한다. 그리고, 보정 회로는 제어 신호에 기초한 한 쌍의 제2 트랜지스터를 제어하여 한 쌍의 제1 트랜지스터의 게이트 전압을 제어하고, 차지량과 디스차지량의 보정량이 변경된다.

청구항 11의 발명에 의하면, 토출 회로는 제1 펄스 신호에 기초하여 차지 동작을 하는 제1 토출 회로와, 보정 회로에 의해 차지량이 제어되는 제2 토출 회로가 구비된다. 흡입 회로는 제2 펄스 신호에 기초하여 디스차지 동작을 하는 제1 흡입 회로와, 보정 회로에 의해 디스차지량이 제어되는 제2 흡입 회로가 구비된다. 그리고, 제2 토출 회로와 제2 흡입 회로에 의해 차지량과 디스차지량이 보정된다.

청구항 12의 발명에 의하면, 제2 토출 회로와 제2 흡입 회로를 복수 쌍으로 구비할 수 있다. 보정 회로는 검출 신호에 기초하여 동작시키는 제2 토출 회로와 제2 흡입 회로의 쌍의 수를 변경하고, 차지량과 디스차지량의 보정량이 변경된다.

청구항 13의 발명에 의하면, 검출 회로는 제1 토출 회로에 걸리는 전위차를 검지하고, 검지한 전류량에 따른 전압의 제1 제어 신호를 출력하는 제1 연산 증폭기와, 제1 흡입 회로에 걸리는 전위차를 검지하고, 검지한 전류량에 따른 전압의 제2 제어 신호를 출력하는 제2 연산 증폭기를 구비한다. 그리고, 보정 회로는 제1 제어 신호에 기초하여 제2 토출 회로를 제어하고, 제2 제어 신호에 기초하여 제2 흡입 회로를 제어하며, 차지량과 디스차지량의 보정량이 변경된다.

청구항 14의 발명에 의하면, 검출 회로는 제1 토출 회로에 흐르는 전류량을 검지하고, 검지한 전류량에 따른 전압의 제1 검지 신호를 출력하는 제1 전류량 검지 수단과, 제1 흡입 회로에 흐르는 전류량을 검지하고, 검지한 전류량에 따른 전압의 제2 검지 신호를 출력하는 제2 전류량 검지 수단과, 제1, 제2 검지 신호를 비교하여, 그 비교 결과를 제어 신호로서 출력하는 비교기를 구비한다. 그리고, 보정 회로는 제어 신호에 기초하여 제2 토출 회로 또는 제2 흡입 회로를 동작시키어, 차지량과 디스차지량의 보정량이 변경된다.

또한, 본 발명에 의하면, PLL 회로에는 차지량과 디스차지량의 균형이 보정된 차지 펌프 회로가 구비되고, 동기 동작이 안정되는 동시에 동기까지의 시간이 단축된다.

이하, 본 발명을 구체화한 제1 실시예를 도 2 내지 도 4에 따라서 설명한다.

도 2는 제1 실시예의 PLL 회로(40)를 도시한다. PLL 회로(40)는 위상 비교기(11), 차지 펌프(41), 저역 필터(LPF)(13), 전압 제어 발진기(VCO)(14)및 분주 회로(15)를 구비하고 있다.

위상 비교기(11)에는 소정 주파수의 기준 신호 RIN과 분주 회로(15)로부터 분주 신호 FIN이 입력된다. 위상 비교기(11)는 기준 신호 RIN과 분주 신호 FIN과의 위상차에 따른 펄스 폭의 제1, 제2 위상차 신호 UP, DN을 차지 펌프(41)에 출력한다.

차지 펌프(41)는 위상 비교기(11)로부터 출력되는 제1, 제2 위상차 신호 UP, DN에 기초하여, 출력 신호 Co를 LPF(13)에 출력한다. 이 출력 신호 Co는 위상차 신호 UP, DN의 펄스 폭에 따라 변화한다.

LPF(13)는 차지 펌프(41)의 출력 신호 Co를 평활한 직류 전압을 출력 신호 Lo로 하여 VCO(14)에 출력한다. VCO(14)는 LPF(13)의 출력 신호 Lo의 전압치에 따른 주파수의 출력 신호 Fout을 외부 회로에 출력한다. 또한, VCO(14)는 출력 신호 Fout을 분주 회로(15)에 출력한다. 분주 회로(15)는 VCO(14)의 출력 신호 Fout을 분주한 분주 신호 FIN을 상기 위상 비교기(11)에 출력한다.

도 3은 제1 실시예의 차지 펌프(41)의 회로도를 나타낸다.

차지 펌프(41)는 제1∼제3 P채널 MOS 트랜지스터(PMOS 트랜지스터)(TP1∼TP3), 제1∼제3 N채널 MOS 트랜지스터(NMOS 트랜지스터)(TN1∼TN3) 및 저항(Rc)을 포함한다.

제1 PMOS 트랜지스터(TP1)의 소스는 고전위 전원 VDD에 접속되고, 드레인은 제1 NMOS 트랜지스터(TN1)의 드레인에 접속된다. 제1 NMOS 트랜지스터(TN1)의 소스는 저전위 전원 VSS에 접속된다. 제1 PMOS 트랜지스터(TP1)의 드레인과 제1 NMOS 트랜지스터(TN1)의 드레인이 접속된 노드(N1)는 차지 펌프(41)의 출력 단자로서, 상기 단자로부터 출력 신호 Co를 출력한다.

제1 PMOS 트랜지스터(TP1)는 게이트 전압에 기초하여 온/오프한다. 온한 제l PMOS 트랜지스터 TPl은 고전위 전원 VDD에서 노드(N1)를 통해 도 2의 LPF(13)에 전류 I(Co)를 공급한다. LPF(13)는 저항과 콘덴서를 포함하는 구성으로서, 공급되는 전류 I(Co)에 의해 전하를 축적한다.

즉, 온한 제1 PMOS 트랜지스터(TP1)는 LPF(13)에 전하를 차지한다. 이 차지된 전하에 의해 노드(N1)의 전압, 즉 출력 신호 Co의 전압이 결정된다. 그리고, LPF(13)는 입력되는 출력 신호 Co를 평활한 전압의 출력 신호 Lo를 출력한다. 따라서, 출력 신호 Lo의 전압은 축적된 전하량에 대응하여 높아진다.

제1 NMOS 트랜지스터(TN1)는 게이트 전압에 기초하여 온/오프한다. 온한 제1 NMOS 트랜지스터(TN1)는 도 2의 LPF(13)로부터 노드(N1)를 통해 저전위 전원 VSS에 전류 I(Co)를 흘린다. 이로써, LPF(13)의 전하량은 감소한다.

즉, 온한 제1 NMOS 트랜지스터(TN1)는 LPF(13)로부터 전하를 디스차지한다. 그리고, LPF(13)는 전하량에 대응하는 전압의 출력 신호 Lo를 출력한다. 따라서, 출력 신호 Lo의 전압은 감소한 전하량에 대응하여 낮아진다.

이상으로부터, 제1 PMOS 트랜지스터(TP1)와 제1 NMOS 트랜지스터(TN1)의 직렬 회로는 LPF(13)에 대하여 전하의 차지/디스차지를 행하는 차지/디스차지 회로(C/D회로(42))로서 작용한다. 그리고, 제1 PMOS 트랜지스터(TP1)는 LPF(13)에 전류를 토출하는 토출 회로를 형성하고, 제1 NMOS 트랜지스터(TN1)는 LPF(13)로부터 전류를 흡입하는 흡입 회로를 형성한다.

노드(N1)는 제2 PMOS 트랜지스터(TP2)의 게이트에 접속된다. 또한, 노드(N1)는 제2 NMOS 트랜지스터(TN2)의 게이트에 접속된다.

제2 PMOS 트랜지스터(TP2)의 소스는 고전위 전원 VDD의 전원선에 접속되고, 드레인은 저항(Rc)의 제1 단자에 접속된다. 저항(Rc)의 제2 단자는 제2 NMOS 트랜지스터(TN2)의 드레인에 접속되고, 제2 NMOS 트랜지스터(TN2)의 소스는 저전위 전원 VSS의 전원선에 접속된다. 따라서, 제2 PMOS 트랜지스터(TP2)와 저항(Rc)과 제2 NMOS 트랜지스터(TN2)는 고전위 전원 VDD와 저전위 전원 VSS의 사이에 직렬 접속된다.

노드(N1)의 전압, 즉 출력 신호 Co는 제2 PMOS, NMOS 트랜지스터(TP2,TN2)의 게이트에 인가된다. 양 트랜지스터(TP2,TN2)는 FET 구조이므로 게이트에 인가되는 전압과 소스에 인가되는 전압에 따른 온 저항치를 가지는 저항으로서 등가가 된다.

양 트랜지스터(TP2,TN2)의 게이트에는 동일한 출력 신호 Co가 인가되어 있다. 제2 PMOS 트랜지스터(TP2)는 소스에 고전위 전원 VDD가 공급된다. 따라서, 제2 PMOS 트랜지스터(TP2)는 출력 신호 Co의 전압과 고전위 전원 VDD의 전압의 차에 따른 온 저항치를 갖는 저항과 등가가 된다.

또한, 제2 NMOS 트랜지스터(TN2)의 소스에는 저전위 전원 VSS가 공급된다. 따라서, 제2 NMOS 트랜지스터(TN2)는 출력 신호 Co의 전압과 저전위 전원 VSS의 전압의 차에 따른 온 저항치를 갖는 저항과 등가가 된다.

그 등가 회로를 도 4의 (a)에 도시한다. 제2 PMOS 트랜지스터(TP2)는 저항 Rp로서 표시되고, 제2 NMOS 트랜지스터 TN2는 저항 Rn으로서 표시된다. 그리고, 노드 N2,N3에 있어서의 전압은 고전위 전원 VDD와 저전위 전원 VSS 사이의 전위차를 각 저항(Rp,Rc,Rn)으로 이루어지는 분압 저항에 의해 분압한 분압 전압 V1,V2(V1a,V2a)가 된다. 이 노드 N2,N3에서의 분압 전압 V1, V2는 제2 PMOS, NMOS 트랜지스터(TP2,TN2)의 등가 저항 Rp, Rn의 저항치, 즉 출력 신호 Co의 전압에 대응하고 있다.

고전위 전원 VDD와 저전위 전원 VSS의 사이의 전위차는 일정하다. 저항 Rc의 저항치는 일정하다.

출력 신호 Co의 전압이 고전위 전원 VDD와 저전위 전원 VSS의 중간 전압(=1/2(VDD+VSS))부근인 경우, 제2 PMOS 트랜지스터(TP2)의 게이트-소스간 전압은 제2 NMOS 트랜지스터(TN2)의 그것과 거의 같은 값이 된다. 따라서, 양 트랜지스터(TP2,TN2)의 온 저항치는 거의 같은 값이 된다. 따라서, 고전위 전원 VDD의 전압과 노드(N2)에 있어서의 분압 전압의 차는 노드(N3)에 있어서의 분압 전압과 저전위 전원 VSS의 전압의 차와 거의 같아진다.

출력 신호 Co의 전압이 고전위 전원 VDD의 전압에 가까운(중간 전압보다도 높음)경우, 도 4의 (c)에 도시된 바와 같이, 제2 PMOS 트랜지스터(TP2)의 온 저항치는 제2 NMOS 트랜지스터(TN2)의 온 저항치보다 커진다. 따라서, 노드(N2,N3)에 있어서의 분압 전압 V1,V2(V1c,V2c)는 출력 신호 Co의 전압이 중간 전압 부근의 경우에 있어서의 제1, 제2 분압 전압(V1a,V2a)에 비하여 낮아진다.

출력 신호 Co의 전압이 저전위 전원 VSS의 전압에 가까운(중간 전압보다도 낮음)경우, 도 4의 (b)에 도시된 바와 같이, 제2 PMOS 트랜지스터(TP2)의 온 저항치는 제2 NMOS 트랜지스터(TN2)의 온 저항치보다 작아진다. 따라서, 저전위 전원 VSS의 전압의 차에 따른 온 저항치를 가지고 있는 저항과 등가가 된다.

그 등가 회로를 도 4의 (a)에 도시한다. 제2 PMOS 트랜지스터(TP2)는 저항 Rp로서 표시되고, 제2 NMOS 트랜지스터(TN2)는 저항 Rn으로서 표시된다. 그리고, 노드 N2,N3에서의 전압은 고전위 전원 VDD와 저전위 전원 VSS의 사이의 전위차를 각 저항(Rp,Rc,Rn)으로 이루어지는 분압 저항에 의해 분압한 분압 전압 V1,V2(V1a,V2a)가 된다. 이 노드(N2,N3)에서의 분압 전압(V1,V2)은 제2 PMOS, NMOS 트랜지스터(TP2,TN2)의 등가 저항(Rp,Rn)의 저항치, 즉 출력 신호 Co의 전압에 대응하고 있다.

출력 신호 Co의 전압이 고전위 전원 VDD와 저전위 전원 VSS의 중간 전압(=1/2(VDD+VSS)) 부근의 경우, 제2 PMOS 트랜지스터(TP2)의 게이트-소스간 전압은 제2 NMOS 트랜지스터(TN2)의 그것과 거의 같은 값이 된다. 따라서, 양 트랜지스터(TP2,TN2)의 온 저항치는 거의 같은 값이 된다. 따라서, 고전위 전원 VDD의 전압과 노드(N2)에 있어서의 분압 전압의 차는 노드(N3)에서의 분압 전압과 저전위 전원 VSS의 전압의 차와 거의 같아진다.

출력 신호 Co의 전압이 고전위 전원 VDD의 전압에 가까운(중간 전압보다도 높음)경우, 도 4의 (c)에 도시된 바와 같이 제2 PMOS 트랜지스터(TP2)의 온 저항치는 제2 NMOS 트랜지스터(TN2)의 온 저항치보다 커진다. 따라서, 노드(N2,N3)에 있어서의 분압 전압(V1,V2(V1c,V2c))은 출력 신호 Co의 전압이 중간 전압 부근의 경우에 있어서의 제1, 제2 분압 전압(V1a,V2a)에 비하여 낮아진다.

출력 신호 Co의 전압이 저전위 전원 VSS의 전압에 가까운(중간 전압보다도 낮음)경우, 도 4의 (b)에 도시된 바와 같이 제2 PMOS 트랜지스터(TP2)의 온 저항치는 제2 NMOS 트랜지스터(TN2)의 온 저항치보다 작아진다. 따라서, 노드(N2,N3) 에 있어서의 분압 전압 V1,V2(V1b,V2b)는 출력 신호 Co의 전압이 중간 전압 부근의 경우에 있어서의 분압 전압(V1a,V2a)에 비하여 높아진다.

즉, 제2 PMOS, NMOS 트랜지스터(TP2,TN2)와 저항 Rc의 직렬 회로는 입력되는 출력 신호 Co의 전압이 고전위 전원 VDD에 가까운 전압인지 저전위 전원 VSS에 가까운 전압인지를 검출하는 검출 회로(43)로서 작용한다. 이 검출 회로는 검출한 출력 신호 Co의 전압에 대한 검출 결과로서 분압 전압 V1(V1a∼V1c), V2(V2a∼V2c)를 출력한다.

도 3에 도시된 바와 같이, 제2 PMOS 트랜지스터(TP2)와 저항 Rc 사이의 접속점인 노드(N2)는 제3 NMOS 트랜지스터(TN3)를 통해 제1 NMOS 트랜지스터(TN1)의 게이트에 접속된다. 제3 NMOS 트랜지스터(TN3)의 게이트에는 제2 위상차 신호 DN이 인가된다.

제3 NMOS 트랜지스터(TN3)는 제2 위상차 신호 DN의 레벨(전압)에 응답하여 온/오프 스위치로서 동작한다. 상세히 말하면, 제3 NMOS 트랜지스터(TN3)는 게이트에 인가되는 H 레벨의 제2 위상차 신호 DN에 응답하여 온한다. 그 온한 제3 NMOS 트랜지스터(TN3)는 노드(N2)를 제1 NMOS 트랜지스터(TN1)의 게이트에 접속한다. 따라서, 제1 NMOS 트랜지스터(TN1)의 게이트에는, 제2 위상차 신호 DN이 H 레벨인 동안, 노드 N2에 있어서의 전압이 인가된다.

제2 NMOS 트랜지스터(TN2)와 저항 Rc의 사이의 접속점인 노드(N3)는 제3 PMOS 트랜지스터(TP3)를 통해 제1 PMOS 트랜지스터(TP1)의 게이트에 접속된다. 제3 PMOS 트랜지스터(TP3)의 게이트에는 제1 위상차 신호 UP이 인가된다.

제3 PMOS 트랜지스터(TP3)는 제1 위상차 신호 UP의 레벨(전압)에 응답하여 온/오프 스위치로서 동작한다. 상세히 말하면, 제3 PMOS 트랜지스터(TP3)는 게이트에 인가되는 L 레벨의 제1 위상차 신호 UP에 응답하여 온한다. 그 온한 제3 PMOS 트랜지스터(TP3)는 노드(N3)를 제1 PMOS 트랜지스터(TP1)의 게이트에 접속한다. 따라서, 제1 PMOS 트랜지스터(TP1)의 게이트에는 제1 위상차 신호 UP이 L 레벨인 동안 노드(N3)에 있어서의 전압이 인가된다.

제1 PMOS, NMOS 트랜지스터(TP1,TN1)는 게이트에 인가되는 분압 전압(V1,V2)에 따른 전류를 흐르게 하고, 도 2의 LPF(13)에 대한 차지/디스차지 동작을 행한다. 제1, 제2 분압 전압(V1,V2)은 출력 신호 Co의 전압에 대응하고 있다. 상세히 말하면, 제1 분압 전압(V1)은 제2 PMOS 트랜지스터(TP2)의 게이트-소스간 전압, 즉 출력 신호 Co의 전압과 고전위 전원 VDD의 전압과의 차에 대응하고 있다. 제2 분압전압 V2는 제2 NMOS 트랜지스터(TN2)의 게이트 소스간 전압, 즉 출력 신호 Co의 전압과 저전위 전원 VSS의 전압과의 차에 대응하고 있다.

따라서, 제1 PMOS 트랜지스터(TP1)는 출력 신호 Co의 전압과 저전위 전원 VSS의 전압과의 차에 대응한 도통도가 되고, 그 도통도에 따른 양의 전류를 흐르게 한다. 즉, 제1 PMOS 트랜지스터(TP1)는 그 구동 능력(차지량)이 검출 회로(43)로부터 검출 결과로서 출력되는 제2 분압 전압 V2에 의해 보정된다.

또한, 제1 NMOS 트랜지스터(TN1)는 출력 신호의 전압과 고전위 전원 VDD의 전압의 차에 대응한 도통도가 되고, 그 도통도에 따른 양의 전류를 흘린다. 즉, 제1 NMOS 트랜지스터(TN1)는 그 구동 능력(차지량)이 상기 검출 회로(43)로부터 검출 결과로서 출력되는 제1 분압 전압(V1)에 의해 보정된다.

이로써, 제3 PMOS, NMOS 트랜지스터(TP3,TN3)는 검출 회로(43)의 검출 결과에 기초하여 C/D 회로(42)에 있어서의 차지/디스차지량을 보정하는 보정 회로(44)로서 작용한다.

다음에, 상기한 바와 같이 구성된 차지 펌프(41)의 작용을 출력 신호 Co의 전압에 대응하여 설명한다.

[출력 신호 Co의 전압 V(Nl)가 고전위 전원 VDD와 저전위 전원 VSS의 중간 전압 부근인 경우]

이 제1 경우, 제2 PMOS 트랜지스터(TP2)의 게이트-소스간의 전압차는 제2 NMOS 트랜지스터(TN2)의 그것과 거의 같아진다. 따라서, 제2 PMOS 트랜지스터(TP2)의 온 저항치, 즉 저항(Rp)의 저항치는 제2 NMOS 트랜지스터(TN2)의 온 저항치, 즉 저항 Rn의 저항치와 거의 같아진다. 따라서, 검출 회로(43)는 고전위 전원VDD의 전압과 노드(N2)에 있어서의 제1 분압 전압(V1)의 차와, 노드(N3)에 있어서의 제2 분압 전압(V2)과 저전위 전원 VSS의 전압의 차를 거의 동일하게 한다.

이로써, 제1 트랜지스터(TP1,TN1)는 제1, 제2 분압 전압(V1,V2)의 전압에 따라서 도통도를 거의 동일하게 한다. 즉, 제1 트랜지스터(TP1,TN1)는 단위 시간당에 행하는 전류량, 즉 차지량/디스차지량을 거의 동일하게 한다.

따라서, 차지 펌프 회로(41)는 제1, 제2 위상차 신호 UP, DN의 펄스 폭에 따른 양의 전하를 LPF(13)에 대하여 차지/디스차지한다. LPF(13)는 저장된 전하량에 기초하는 전압의 출력 신호 Lo를 출력한다. 도 2의 VCO(14)는 LPF(14)로부터의 출력 신호 Lo에 응답하여 출력 신호 Fout의 주파수를 유지 또는 상승/하강한다.

[출력 신호 Co의 전압 V(Nl)가 저전위 전원 VSS에 가까운 전압인 경우]

이 제2의 경우, 제2 PMOS 트랜지스터(TP2)의 게이트-소스간의 전압차는 제2 NMOS 트랜지스터(TN2)의 전압차보다 작아진다. 따라서, 검출 회로(43)는 제1 경우에 비하여 높은 제1, 제2 분압 전압 V1b, V2b(도 4의 (b)참조)를 출력한다. 보정 회로(44)는 제1 분압 전압(V1b)을 제1 NMOS 트랜지스터(TN1)의 게이트에 인가하고, 제2 분압 전압(V2b)을 제1 PMOS 트랜지스터(TP1)의 게이트에 인가한다.

이로써, 보정 회로(44)는 제1 PMOS 트랜지스터(TP1)의 도통도를 제1 NMOS 트랜지스터(TN1)의 도통도보다 낮게 한다. 즉, 제1 PMOS 트랜지스터(TP1)의 구동능력은 작아지고, 제1 NMOS 트랜지스터(TN1)의 구동 능력은 커진다.

이것은, 단위 시간당의 차지량을 감소시키고, 디스차지량을 증가시킨다. 그 결과, 차지 펌프(41)는 종래의 차지 펌프(12)에 비하여 차지량을 적게 하고 디스차지량을 많게 한다. 이로써, 차지 펌프(41)는 단위 시간당의 차지량과 디스차지량의 균형을 보정한다.

지금, 도 2의 기준 신호 RIN과 분주 신호 FIN의 위상이 일치하고 있는 것으로 한다. 이 때, 차지 펌프 회로(41)는 동일 펄스 폭의 제1, 제2 위상차 신호 UP, DN에 기초하여, LPF(13)에 대하여 거의 동일양의 전하를 차지/디스차지한다. 이로써, LPF(13)로부터 출력되는 출력 신호 Lo의 전압 V(Lo)는 차지 펌프(41)의 차지/디스차지량에 기초하여 변화하지 않는다.

따라서, 도 2의 VCO(14)는 LPF(13)의 출력 신호 Lo의 전압에 응답하여 출력 신호 Fout의 주파수를 유지한다. 이로써, PLL 회로(40)는 종래의 PLL 회로(10)에 비하여 동기의 안정도가 증가한다.

또한, 기준 신호 RIN의 위상에 대하여 분주 신호 FIN의 위상이 지연되어 있는 것으로 한다. 차지 펌프(41)는 제1, 제2 위상차 신호 UP, DN의 펄스 폭에 따른 시간에 각각 차지/디스차지를 행한다. 이 때, 도 26의 (b)에 도시된 바와 같이 제1 위상차 신호 UP의 펄스 폭은 제2 위상차 신호 DN의 펄스 폭보다도 길다. 그리고, C/D 회로(42)는 단위 시간당 거의 동량의 전하를 차지/디스차지한다. 이것은 차지 펌프(41)의 차지량을 많게 하고, LPF(13)의 출력 신호 Lo의 전압 V(Lo)를 상승시킨다.

그 결과, 출력 신호 Fout의 주파수는 상승할 목적의 주파수에 접근한다. 이로써, PLL 회로(40)는 출력 신호 Fout의 주파수를목적의 주파수에 동기시킬 수 있다.

또한, 기준 신호 RIN의 위상에 대하여 분주 신호 FIN의 위상이 진행되어 있는 것으로 한다. 차지 펌프(41)는 제1, 제2 위상차 신호 UP, DN의 펄스 폭에 따른 시간을 각각 차지/디스차지를 행한다. 이 때, 도 26의 (c)에 도시된 바와 같이, 제1위상차 신호 UP의 펄스 폭은 제2 위상차 신호 DN의 펄스 폭보다도 짧다. 그러나, C/D 회로(42)는 단위 시간당 거의 동일량의 전하를 차지/디스차지한다. 이것은 차지 펌프(41)의 차지량을 종래의 차지 펌프(12)보다 감소시키고, LPF(13)의 출력 신호 Lo의 전압 V(Lo)가 상승하는 비율을 적게 한다.

그 결과, 출력 신호 Fout의 주파수가 목적하는 주파수를 크게 넘는 일은 없다. 이로써, PLL 회로(40)는 출력 신호 Fout의 주파수를 목적하는 주파수에 동기할때까지의 동기 시간을, 종래의 PLL 회로(10)의 그것에 비하여 짧게 할 수 있다.

[출력 신호 Co의 전압 V(Nl)가 고전위 전원 VDD에 가까운 전압인 경우]

이 제3의 경우, 제2 PMOS 트랜지스터(TP2)의 게이트-소스간의 전압차는 제2 NMOS 트랜지스터(TN2)의 전압차보다 커진다. 따라서, 검출 회로(43)는 상기 제1 경우에 비하여 낮은 제1, 제2 분압 전압 V1c, V2c(도 4의 (c) 참조)를 출력한다. 보정 회로(44)는 제1 분압 전압(V1c)을 제1 NMOS 트랜지스터(TN1)의 게이트에 인가하고, 제2 분압 전압 V2c를 제1 PMOS 트랜지스터(TP1)의 게이트에 인가한다.

이로써, 보정 회로(44)는 제1 NMOS 트랜지스터(TN1)의 도통도를 제1 PMOS 트랜지스터(TP1)의 도통도보다도 낮게 한다. 즉, 제1 PMOS 트랜지스터(TP1)의 구동능력은 커지고, 제1 NMOS 트랜지스터(TN1)의 구동 능력은 작아진다.

이것은 단위 시간당 차지량을 증가시키고, 디스차지량을 감소시킨다. 이로써, 차지 펌프(41)는 종래의 차지 펌프(12)에 비하여 차지량을 많게 하고, 디스차지량을 적게 한다. 즉, 차지 펌프(41)는 단위 시간당 차지량과 디스차지의 균형을 보정한다.

현재, 도 2의 기준 신호 RIN과 분주 신호 FIN의 위상이 일치하고 있는 것으로 한다. 이 때, 차지 펌프 회로(41)는 동일 펄스 폭의 제1, 제2 위상차 신호 Up, DN에 기초하여, LPF(13)에 대하여 거의 동일량의 전하를 차지/디스차지한다. 이로써, LPF(13)로부터 출력되는 출력 신호 Lo의 전압 V(Lo)는 차지 펌프(41)의 차지/디스차지량에 기초하여 변화하지 않는다.

또한, 기준 신호 RIN의 위상에 대하여 분주 신호 FIN의 위상이 지연되어 있는 것으로 한다. 차지 펌프(41)는 제1, 제2 위상차 신호 UP, DN의 펄스 폭에 따른 시간을 각각 차지/디스차지를 행한다. 이 때, 도 26의 (b)에 도시된 바와 같이, 제1 위상차 신호 UP의 펄스 폭은 제2 위상차 신호 DN의 펄스 폭보다도 길다. 그러나, C/D 회로(42)는 단위 시간당 거의 동일양의 전하를 차지/디스차지한다. 이것은 차지 펌프(41)의 차지량을 종래의 차지 펌프(12)보다 감소시키고, LPF(13)의 출력 신호 Lo의 전압 V(Lo)가 상승하는 비율을 적게 한다.

그 결과, 출력 신호 Fout의 주파수가 목적하는 주파수를 크게 넘는 일은 없다. 이로써, PLL 회로(40)는 출력 신호 Fout의 주파수를 목적의 주파수에 동기할때까지의 동기 시간을 종래의 PLL 회로(10)의 그것에 비하여 짧게 할 수 있다.

또한, 기준 신호 RIN의 위상에 대하여 분주 신호 FIN의 위상이 진행되어 있는 것으로 한다. 차지 펌프(41)는 제1, 제2 위상차 신호 UP, DN의 펄스 폭에 따른 시간에 각각 차지/디스차지를 한다. 이 때, 도 26의 (c)에 도시된 바와 같이, 제1 위상차 신호 UP의 펄스 폭은 제2 위상차 신호 DN의 펄스 폭보다도 짧다. 그리고, C/D 회로(42)는 단위 시간당 거의 동일량의 전하를 차지/디스차지한다. 이것은 차지 펌프(41)의 디스차지량을 많게 하고, LPF(13)의 출력 신호 Lo의 전압 V(Lo)를 하강시킨다.

그 결과, 출력 신호 Fout의 주파수는 하강하여 목적하는 주파수에 접근한다. 이로써, PLL 회로(40)는 출력 신호 Fout의 주파수를 목적하는 주파수에 동기시킬 수 있다.

이상 기술한 바와 같이, 제1 실시예에 의하면, 이하의 효과를 발휘한다.

(1) 검출 회로(43)는 출력 단자가 되는 노드(N1)의 전위에 따른 제1, 제2 분압 전압(V1,V2)을 생성한다. 보정 회로(44)는 제1, 제2 위상차 신호 UP, DN에 기초하여, 제2 분압 전압(V2)을 C/D 회로(42)의 제1 PMOS 트랜지스터(TP1)의 게이트에 인가하여, 제1 분압 전압(V1)을 제1 NMOS 트랜지스터(TN1)의 게이트에 인가하도록 하였다. 이로써, 출력 신호 Co의 전압이 높은 경우, 제1 NMOS 트랜지스터(TN1)의 도통도는 제1 PMOS 트랜지스터(TP1)의 도통도보다도 낮아진다. 그 결과, 차지 펌프(41)는 종래의 차지 펌프(12)에 비하여 차지량을 많게 하고, 디스차지량을 적게 한다. 즉, 차지 펌프(41)는 단위 시간당의 차지량과 디스차지량의 균형을 보정할 수 있다.

또한, 출력 신호 Co의 전압이 낮은 경우, 제1 PMOS 트랜지스터(TP1)의 도통도는 제1 NMOS 트랜지스터(TN1)의 도통도보다 낮게 된다. 그 결과, 차지 펌프(41)는 종래의 차지 펌프(12)에 비하여 디스차지량을 많게 하고, 차지량을 적게 한다. 즉, 차지 펌프(41)는 단위 시간당 차지량과 디스차지량의 균형을 보정할 수 있다.

(2) 차지 펌프(41)는 차지량과 디스차지량의 균형이 일치한다. 그 때문에 기준 신호 RIN과 분주 신호 FIN의 위상이 일치하는 경우, 차지 펌프(41)는 차지량과 거의 같은 만큼 디스차지량을 행하기 때문에, 출력 신호Co의 전압을 거의 변화시키지 않는다. 그 결과, VCO(14)는 출력 신호 Fout의 주파수를 대부분 변화시키지 않기 때문에, PLL 회로(40)의 동기의 안정도를 높게 할 수 있다.

(3) 기준 신호 RIN의 위상에 대하여 분주 신호 FIN의 위상이 벗어나 있는 경우, 차지 펌프(41)는 제1, 제2 위상차 신호 UP, DN의 펄스 폭에 따른 시간을 각각 차지/디스차지한다. 차지 펌프(41)는 제1, 제2 위상차 신호 UP, DN의 펄스 폭에 따라서 LPF(13)의 출력 신호 Lo의 전압 V(Lo)를 상승 또는 하강시킨다. 그 결과, 출력 신호 Fout의 주파수는 상승 또는 하강하여 목적하는 주파수에 접근하기 위해서, PLL 회로(40)는 출력 신호 Fout의 주파수를 목적의 주파수에 동기시킬 수 있다.

또한, 도 3에 있어서 스위치로서 제3 PMOS 트랜지스터(TP3), 제3 NMOS 트랜지스터(TN3)를 이용하였지만, NMOS 트랜지스터를 노드(N3)와 제1 PMOS 트랜지스터(TP1)의 게이트 사이에 접속하여, PMOS 트랜지스터를 노드(N2)와 제1 NMOS 트랜지스터(TN1)의 게이트 사이에 접속하는 구성으로도 좋다. 또한, 스위치를 한 쌍의 PMOS 트랜지스터와 NMOS 트랜지스터로 이루어지는 변환 게이트를 이용하여 실시하여도 좋다. 이것들의 경우, PMOS 트랜지스터의 게이트에는 인버터 회로 등을 이용하여 제1, 제2 위상차 신호 UP, DN을 반전하여 인가할 필요가 있다.

이하, 본 발명을 구체화한 제2 실시예를 도 5∼도 7에 따라서 설명한다.

도 5는 본 실시예의 차지 펌프(51)의 블록 회로도를 나타낸다. 이 차지 펌프(51)는 도 2의 PLL 회로(10)의 차지 펌프(41)를 대신하여 이용할 수 있다.

차지 펌프(51)는 제1∼제3 PMOS 트랜지스터(TP11∼TP13), 제1∼제3 NMOS 트랜지스터(TN11∼TN13), A/D(아날로그/디지털) 변환 회로(52) 및 디코더(53)를 포함한다.

제1 PMOS 트랜지스터(TP11)의 소스는 고전위 전원 VDD에 접속되고, 드레인은 제1 NMOS 트랜지스터(TN11)의 드레인에 접속된다. 제1 NMOS 트랜지스터(TN11)의 소스는 저전위 전원 VSS에 접속된다. 제1 PMOS 트랜지스터(TP11)의 드레인과 제1 NMOS 트랜지스터(TN11)의 드레인이 접속된 노드(N1)는 차지 펌프(51)의 출력 단자로서, 상기 단자로부터 출력 신호 Co를 출력한다.

제1 PMOS 트랜지스터(TP11)의 게이트에는 도 2의 위상 비교기(11)로부터 출력되는 제1 위상차 신호 UP이 입력된다. 제1 PMOS 트랜지스터(TP11)는 제1 위상차 신호 UP에 기초하여 온/오프한다. 온한 제1 PMOS 트랜지스터(TP11)는 고전위전원 VDD에서 노드(N1)를 통해 도 2의 LPF(13)에 전류 I(Co)를 공급한다. LPF(13)는 저항과 콘덴서 포함하는 구성으로서, 공급되는 전류 I(Co)에 의해 전하를 축적한다.

즉, 온한 제1 PMOS 트랜지스터(TP11)는 LPF(13)에 전하를 차지한다. 그리고, LPF(13)는 축적한 전하량에 대응하는 전압의 출력 신호 Lo를 출력한다. 따라서, 출력 신호 Lo의 전압은 축적된 전하량에 대응하여 높아진다.

제1 NMOS 트랜지스터(TN11)의 게이트에는 도 2의 위상 비교기(11)로부터 출력되는 제2 위상차 신호 DN이 입력된다. 제1 NMOS 트랜지스터(TN11)는 제2 위상차 신호 DN에 기초하여 온/오프한다. 온한 제1 NMOS 트랜지스터(TN11)는 도 2의 LPF(13)로부터 노드(N1)를 통해 저전위 전원 VSS에 전류 I(Co)를 흐르게 한다. 이로써, LPF(13)의 전하량은 감소한다.

즉, 온한 제1 NMOS 트랜지스터(TN11)는 LPF(13)로부터 전하를 디스차지한다. 그리고, LPF(13)는 전하량에 대응하는 전압의 출력 신호 Lo를 출력한다. 따라서, 출력 신호 Lo의 전압은 감소한 전하량에 대응하여 낮아진다.

이상으로부터, 제1 PMOS 트랜지스터(TP11)와 제1 NMOS 트랜지스터(TN11)의 직렬 회로는 LPF(13)에 대하여 전하의 차지/디스차지를 행하는 제1 차지/디스차지 회로(C/D 회로)(54)로서 작용한다. 그리고, 제1 PMOS 트랜지스터(TP11)는 LPF(13)에 전류를 토출하는 제1 토출 회로를 형성하고, 제1 NMOS 트랜지스터(TN11)는 LPF(13)로부터 전류를 흡입하는 제1 흡입 회로를 형성한다.

제1 PMOS 트랜지스터(TP(11))에는 직렬 접속된 제2, 제3 PMOS 트랜지스터(TP12,TP13)가 병렬로 접속된다. 즉, 제1 트랜지스터(TP1)의 드레인이 접속된 노드(N1)에는 제2 트랜지스터(TP12)의 드레인이 접속되고, 제2 트랜지스터 (TP2)의 소스는 제3 트랜지스터(TP13)의 드레인에 접속된다. 제3 트랜지스터(TP13)의 소스에는 고전위 전원 VDD가 인가된다.

제2 PMOS 트랜지스터(TP12)의 게이트에는 상기 제1 위상차 신호 UP이 입력된다. 따라서, 제2 PMOS 트랜지스터(TP12)는 제1 위상차 신호 UP에 응답하여, 상기 제1 PMOS 트랜지스터(TP11)와 동시에 온/오프한다.

제3 PMOS트랜지스터(TP13)의 게이트에는 후술하는 디코더(53)로부터 출력되는 제1 제어 신호(S1)가 입력된다. 제3 PMOS 트랜지스터(TP13)는 제1 제어 신호 S1에 응답하여 온/오프한다.

제2, 제3 PMOS 트랜지스터(TP12,TP13)가 동시에 온한 경우, 상기 제2, 제3 트랜지스터(TP12,TP13)는 고전위 전원 VDD에서 도 2의 LPF(13)에 전류 I(Co)를 공급한다. LPF(13)는 저항과 콘덴서로 이루어지는 적분 회로로서, 공급되는 전류 I(Co)에 의해 전하를 축적한다.

즉, 온한 제2, 제3 PMOS 트랜지스터(TP12,TP13)는 LPF(13)에 전하를 차지한다. 그리고, LPF(13)는 축적한 전하량에 대응하는 전압의 출력 신호 Lo를 출력한다. 따라서, 출력 신호(Lo)의 전압은 축적된 전하량에 대응하여 높아지게 된다.

제1 NMOS 트랜지스터(TN11)에는 직렬 접속된 제2, 제3 NMOS 트랜지스터(TN12,TN13)가 직렬로 접속되어 있다. 즉, 제1 트랜지스터(TN11)의 드레인이 접속된 노드(N1)에는 제2 트랜지스터(TN12)의 드레인이 접속되고, 제2 트랜지스터(TN12)의 소스는 제3 트랜지스터(TN13)의 드레인에 접속된다. 제3 트랜지스터(TN13)의 소스에는 저전위 전원 VSS가 인가된다.

제2 NMOS 트랜지스터(TN12)의 게이트에는 상기 제2 위상차 신호 DN이 입력된다. 따라서, 제2 NMOS 트랜지스터(TN12)는 제2 위상차 신호 DN에 응답하여, 제1 NMOS 트랜지스터(TN11)와 동시에 온/오프한다.

제3 NMOS 트랜지스터(TN13)의 게이트에는 후술하는 디코더(53)로부터 출력되는 제2 제어 신호(S2)가 입력된다. 제3 NMOS 트랜지스터(TN13)는 제2 제어 신호S2에 응답하여 온/오프한다.

제2, 제3 NMOS 트랜지스터(TN12,TN13)가 동시에 온한 경우, 상기 제2, 제3 트랜지스터(TN12,TN13)는 도 2의 LPF(13)로부터 저전위 전원 VSS에 전류 I(Co)를 흐르게 한다. LPF(13)는 공급되는 전류 I(Co)에 의해 전하가 감소한다.

즉, 온한 제2, 제3 NMOS 트랜지스터(TN12,TN13)는 LPF(13)로부터 전하를 디스차지한다. 그리고, LPF(13)는 전하량에 대응하는 전압의 출력 신호(Lo)를 출력한다. 따라서, 출력 신호(Lo)의 전압은 전하의 감소에 대응하여 낮아진다.

이상과 같이, 제2, 제3 PMOS 트랜지스터(TP12,TP13)와 제2,제3 NMOS 트랜지스터(TN12,TN13)는 LPF(13)에 대하여 전하의 차지/디스차지를 행하는 제2 C/D 회로(55)를 형성한다. 그리고, 제2, 제3 PMOS 트랜지스터(TP12,TP13)는 LPF(13)에 전류를 토출하는 제2 토출 회로를 형성하고, 제2, 제3 NMOS 트랜지스터(TN12,TN13)는 LPF(13)로부터 전류를 흡입하는 제2 흡입 회로를 형성한다.

상기 노드(N1)는 A/D 변환 회로(52)에 접속되어 있다. A/D 변환 회로(52)에는 출력 신호(Co)가 입력된다.

도 6에 도시된 바와 같이, A/D 변환 회로(52)는 복수(본 실시예에서는 4개)의 저항(R11∼R14)으로 이루어지는 분압 회로를 포함한다. 저항(R11∼R14)은 고전위 전원 VDD를 공급하기 위한 전원선과 저전위 전원 VSS를 공급하기 위한 전원선의 사이에 직렬로 접속되어 있다. 분압 회로는 고전위 전원 VDD와 저전위 전원 VSS의 사이의 전압을 저항(R11∼R14)의 저항치에 따라서 분압한 제1∼ 제3 분압 전압(V11 ∼V13)을 생성한다.

A/D 변환 회로(52)는 제1∼제3 분압 전압(V11∼V13)과 출력 신호 Co의 전압 V(Co)를 비교하고, 그 비교 결과에 기초하는 신호를 출력한다. 이 출력 신호는 제1∼제3 분압 전압(V11∼V13)에 대응한 3비트의 비트 신호 D2∼D0로써 구성된다. A/D 변환 회로(52)는 비교 결과에 기초하여 각 비트 신호 D2∼Do를 「1」 또는 「0」 출력한다.

상세히는, 출력 신호 Co의 전압이 고전위 전원 VDD와 제1 분압 전압 V11의 사이에 있을 때, A/D 변환 회로(52)는 「000」의 비트 신호 D2∼D0를 출력한다. 또한, 출력 신호 Co의 전압이 제1 분압 전압 V11과 제2 분압 전압 V12의 사이에 있을 때, A/D 변환 회로(52)는 「100」의 비트 신호 D2∼D0를 출력한다. 또한, 출력 신호 Co의 전압이 제2 분압 전압 V12와 제3 분압 전압 V13의 사이에 있을 때, A/D 변환 회로(52)는 「110」의 비트 신호 D2∼D0를 출력한다. 또한, 출력 신호 Co의 전압이 제3 분압 전압 V13과 저전위 전원 VSS 사이에 있을 때, A/D 변환 회로(52)는 「111」의 비트 신호 D2∼D0를 출력한다.

도 5의 디코더(53)에는, A/D 변환 회로(52)로부터 출력되는 비트 신호 D2∼D0가 입력된다. 디코더 회로(53)는 입력되는 비트 신호 D2∼D0에 기초하여, 비트 신호 D2,D0를 각각 제1, 제2 제어 신호 S1, S2로서 출력한다.

비트 신호 D2는 출력 신호 Co의 전압 V(Co)가 고전위 전원 VDD와 제1 분압 전압 V11의 사이에 있는 시간에 「0」이고, 출력 신호 Co의 전압 V(Co)가 제1분압 전압 V11과 저전위 전원 VSS의 사이에 있는 시간에 「1」이다. 따라서, 「0」의 비트 신호 D2, 즉 L 레벨의 제1 제어 신호 S1은 출력 신호 Co의 전압이 고전위 전원 VDD에 가까운 전압인 것을 나타낸다.

비트 신호 D0는 상기 출력 신호 Co의 전압 V(Co)가 고전위 전원 VDD와 제3 분압 전압 V13의 사이에 있는 시간에 「0」이고, 출력 신호 Co의 전압 V(Co)가 제3분압 전압 V13과 저전위 전원 VSS의 사이에 있는 시간에 「1」이다. 따라서, 「1」의 비트 신호 D0, 즉 H 레벨의 제2 제어 신호 S2는 출력 신호 Co의 전압이 저전위 전원 VSS에 가까운 전압인 것을 나타낸다.

따라서, A/D 변환 회로(52)와 디코더(53)는 출력 신호 Co의 전압이 고전위 전원 VDD에 가까운 전압인지 저전위 전원 VSS에 가까운 전압인지를 검출하고, 그 검출 결과에 기초한 제1, 제2 제어 신호(S1,S2)를 출력하는 검출 회로를 형성한다.

도 5에 도시된 바와 같이, 제1 제어 신호 S1은 제3 PMOS 트랜지스터(TP13)의 게이트에 인가된다. 제3 PMOS 트랜지스터(TP13)는 「1」(H 레벨)의 제1 제어 신호 S1에 응답하여 오프하고, 「0」(L 레벨)의 제1 제어 신호 S1에 응답하여 온한다. 이 L 레벨의 제1 제어 신호 S1은 출력 신호 Co의 전압이 고전위 전원 VDD에 가까운 것을 나타낸다. 따라서, 제3 PMOS 트랜지스터(TP3)는 출력 신호 Co의 전압이 고전위 전원 VDD에 가까울 때만 온한다.

또한, 제2 제어 신호 S2는 제3 NMOS 트랜지스터(TN(13))의 게이트에 인가된다. 제3 NMOS 트랜지스터(TN(13))는 「1」(H 레벨)의 제2 제어 신호 S2에 응답하여 온하고, 「0」(L 레벨)의 제2 제어 신호 S2에 응답하여 오프한다. 이 H 레벨의 제2 제어 신호 S2는, 출력 신호 Co의 전압이 저전위 전원 VSS에 가까운 것을 나타낸다. 따라서, 제3 NMOS 트랜지스터(TN13)는 출력 신호 Co의 전압이 저전위 전원VSS에 가까울 때만 온한다.

다음에, 상기한 바와 같이 구성된 차지 펌프(51)의 작용을 출력 신호 Co의 전압에 대응하여 설명한다.

[출력 신호 Co의 전압이 제1 분압 전압 V1과 제3 분압 전압 V3 사이에 있는 경우]

이 제1 경우, A/D 변환 회로(52)는 「110」 또는「100」의 비트 신호(D2∼D0)를 출력한다. 디코더(53)는 비트 신호(D2∼D0)에 응답하여 H 레벨의 제1 제어 신호 S1과 L 레벨의 제2 제어 신호 S2를 출력한다. 이 제1, 제2 제어 신호 S1, S2에 응답하고 제3 트랜지스터(TP13,TN13)는 함께 오프한다. 그 때문에, 제2 C/D 회로(55) 동작하지 않는다.

따라서, 차지 펌프(51)는 제1 C/D 회로(54)만을 동작시킨다. 이로써, 노드(N1)에 대하는 차지/디스차지량은 제1 PMOS, NMOS 트랜지스터(TP11,TN11)의 구동능력에 의한 양이 된다. 이 경우, 차지양과 디스차지량은 균형을 이루고 있다.

[출력 신호 Co의 전압이 고전위 전원 VDD와 제1 분압 전압 V1의 사이에 있는 경우]

이 제2 경우, A/D 변환 회로(52)는 「000」의 비트 신호 D2∼D0를 출력한다. 디코더(53)는 비트 신호 D2∼D0에 응답하여 L 레벨의 제1, 제2 제어 신호 S1,S2를 출력한다. 제3 PMOS 트랜지스터(TP13)는 L 레벨의 제1 제어 신호 S1에 응답하여 온하여, 제3 NMOS 트랜지스터(TN13)는 L 레벨의 제2 제어 신호 S2에 응답하여 오프한다. 이로써, 제2 C/D 회로(55)는 차지 동작만을 한다.

따라서, 차지 펌프(51)는 제1, 제2 C/D 회로(54,55)를 사용하여 차지를 하고, 제1 C/D 회로(54)만을 사용하여 디스차지를 한다. 이로써, 차지 펌프(51)는 출력 신호 Co의 전압이 고전위 전원 VDD에 가까운 경우에, 종래의 차지 펌프(12)에 비하여 토출 회로(디스차지 회로)의 구동 능력을 높게 하고, 차지량을 많게 한다. 즉, 차지 펌프(51)는 제2 C/D 회로(55)에 의해 차지량과 디스차지량의 균형을 보정한다.

[출력 신호 Co의 전압이 제3 분압 전압 V3와 저전위 전원 VSS의 사이에 있는 경우]

이 제3의 경우, A/D 변환 회로(52)는 「111」의 비트 신호 D2∼D0를 출력한다. 디코더(53)는 비트 신호 D2∼D0에 응답하여 H 레벨의 제1, 제2 제어 신호(S1, S2)를 출력한다. 제3 PMOS 트랜지스터(TP13)는 H 레벨의 제1 제어 신호 S1에 응답하여 오프하고, 제3 NMOS 트랜지스터(TN13)는 H 레벨의 제2 제어 신호 S2에 응답하여 온한다. 이로써, 제2 C/D 회로(55)는 디스차지 동작만을 한다.

따라서, 차지 펌프(51)는 제1 C/D 회로(54)를 이용하여 차지를 행하고, 제1, 제2 C/D 회로(54,55)를 사용하여 디스차지를 한다. 이로써, 차지 펌프(51)는 출력 신호 Co의 전압이 저전위 전원 VSS에 가까운 경우에, 종래의 차지 펌프(12)보다도 흡입 회로(차지 회로)의 구동 능력을 높게 하고, 디스차지량을 많게 한다. 즉, 차지 펌프(51)는 제2 C/D 회로(55)에 의해 차지량과 디스차지량의 균형을 보정한다.

이상 기술한 바와 같이, 제2 실시예에 의하면, 상기 제1 실시예의 효과에 덧붙여서, 이하의 효과를 발휘한다.

(1) 제1, 제2 C/D 회로(54,55)를 구비하여, 제1 C/D 회로(54)에는 제1, 제2 위상차 신호 UP, DN에 기초하여 차지 동작/디스차지 동작을 하게 한다. 그리고, 제2 C/D 회로(55)에는, 출력 신호 Co의 전압에 기초하여 차지 동작 또는 디스차지동작을 하도록 하였다. 그 결과, 차지 펌프(51)는 출력 신호 Co의 전압에 따라서 토출 회로, 흡입 회로의 구동 능력을 변경하고, 차지량 또는 디스차지량을 용이하게 증가시킬 수 있다.

이하, 본 발명을 구체화한 제3 실시예를 도 8∼도 11에 따라서 설명한다.

또한, 설명의 편의상 제2 실시예와 동일한 구성에 관해서는 동일한 부호를 붙이고 그 설명을 일부 생략한다.

도 8은 본 실시예의 차지 펌프(51a)의 블록 회로도를 나타낸다. 이 차지 펌프(51a)는 도 2의 PLL 회로(10)의 차지 펌프(41)에 대신하여 이용할 수 있다.

차지 펌프(51a)는 제1∼제5 PMOS 트랜지스터(TP11∼TP15), 제1∼제5 NMOS 트랜지스터(TN11∼TN15), A/D(아날로그/디지털) 변환 회로(52a) 및 디코더(53a)를 포함한다.

제1∼제3 PMOS 트랜지스터(TP11∼TP13)와 제1∼제3 NMOS 트랜지스터(TN11∼TN13)는 접속 및 동작이 제2 실시예와 동일하다. 즉, 제1 PMOS 트랜지스터(TP11)와 제1 NMOS 트랜지스터(TN11)는 제1 차지/디스차지 회로(제1 C/D회로)(54)를 구성한다. 제2, 제3 PMOS 트랜지스터(TP12,TP13)와 제2, 제3 NMOS 트랜지스터(TN12, TN13)는 제2 C/D 회로(55)를 구성한다.

제1 PMOS 트랜지스터(TP11)에는 직렬로 접속된 제4, 제5 PMOS 트랜지스터(TP14,TP15)가 병렬로 접속되어 있다. 즉, 제1 트랜지스터(TP1)의 드레인이 접속된 노드(N1)에는 제4 트랜지스터(TP14)의 드레인 접속되고, 제4 트랜지스터(TP2)의 소스는 제5 트랜지스터(TP15)의 드레인에 접속되어 있다. 제5트랜지스터(TP15)의 소스에는 고전위 전원 VDD가 인가되어 있다.

제4 PMOS 트랜지스터(TP14)의 게이트에는 상기 제1 위상차 신호 UP이 입력된다. 따라서, 제4 PMOS 트랜지스터(TP14)는 제1 위상차 신호 UP에 응답하고, 상기 제1 PMOS 트랜지스터(TP11)와 동시에 온/오프한다.

제5 PMOS 트랜지스터(TP15)의 게이트에는 후술하는 디코더(53a)에서 출력되는 제1 제어 신호(S3)가 입력된다. 제5 PMOS 트랜지스터(TP15)는 제1 제어 신호 S3에 응답하여 온/오프한다.

제4, 제5 PMOS 트랜지스터(TP14,TP15)가 동시에 온한 경우, 제4, 제5 트랜지스터(TP14,TP15)는 고전위 전원 VDD에서 도 2의 LPF(13)에 전류 I(Co)를 공급한다. LPF(13)는 저항과 콘덴서로 이루어지는 적분 회로로서, 공급되는 전류 I(Co)에 의해 전하를 축적한다.

즉, 온한 제4, 제5 PMOS 트랜지스터(TP14,TP15)는 LPF(13)에 전하를 차지한다. 그리고, LPF(13)는 축적한 전하량에 대응하는 전압의 출력 신호 Lo를 출력한다. 따라서, 출력 신호 Lo의 전압은 축적된 전하량에 대응하여 높아진다.

제1 NMOS 트랜지스터(TN11)에는 직렬 접속된 제4, 제5 NMOS 트랜지스터(TN14,TN15)가 병렬로 접속되어 있다. 즉, 제1 트랜지스터(TN11)의 드레인이 접속된 노드(N1)에는 제4 트랜지스터(TN14)의 드레인이 접속되고, 제4 트랜지스터(TN14)의 소스는 제5 트랜지스터(TN15)의 드레인에 접속되어 있다. 제5 트랜지스터(TN15)의 소스에는 저전위 전원 VSS가 인가되어 있다.

제4 NMOS 트랜지스터(TN14)의 게이트에는, 제4 위상차 신호 DN이 입력된다. 따라서, 제4 NMOS 트랜지스터(TN14)는 제4 위상차 신호 DN에 응답하여 제1 NMOS 트랜지스터(TN11)와 동시에 온/오프한다.

제5 NMOS 트랜지스터(TN15)의 게이트에는, 후술하는 디코더(53a)에서 출력되는 제4 제어 신호 S4가 입력된다. 제5 NMOS 트랜지스터(TN15)는 제4 제어 신호 S4에 응답하여 온/오프한다.

제4, 제5 NMOS 트랜지스터(TN14,TN15)가 동시에 온한 경우, 제4, 제5 트랜지스터(TN14,TN15)는 도 2의 LPF(13)로부터 저전위 전원 VSS에 전류 I(Co)를 흘린다. LPF(13)는 공급되는 전류 I(Co)에 의해 전하가 감소한다.

즉, 온한 제4, 제5 NMOS 트랜지스터(TN14,TN15)는 LPF(13)로부터 전하를 디스차지한다. 그리고, LPF(13)는 전하량에 대응하는 전압의 출력 신호 Lo를 출력한다. 따라서, 출력 신호 Lo의 전압은 전하의 감소에 대응하여 낮아진다.

이상으로부터 제4, 제5 PMOS 트랜지스터(TP14,TP15)와 제4, 제5 NMOS 트랜지스터(TN14,TN15)는 LPF(13)에 대하여 전하의 차지/디스차지를 행하는 제3의 차지/디스차지 회로(C/D 회로)(56)를 형성한다. 즉, 차지 펌프(51a)는 제1∼제3의 C/D 회로(54∼56)를 포함한다.

상기 노드(N1)는 A/D 변환 회로(52a)에 접속되어 있다. A/D 변환 회로(52a)에는 출력 신호 Co가 입력된다.

도 9에 도시된 바와 같이, A/D 변환 회로(52a)는 복수(본 실시예에서는 5개)의 저항(R11∼R15)으로 이루어지는 분압 회로를 포함한다. 저항(R11∼R15)은 고전위 전원 VDD를 공급하기 위한 전원선과 저전위 전원 VSS를 공급하기 위한 전원선의 사이에 직렬로 접속되어 있다. 분압 회로는 고전위 전원 VDD와 저전위 전원 VSS의 사이의 전압을 저항(R11∼R15)의 저항치에 따라서 분압한 제1∼제3 분압 전압(V11 ∼V14)을 생성한다.

A/D 변환 회로(52a)는 제1∼제3 분압 전압(V11∼V14)과 출력 신호 Co의 전압 V(Co)를 비교하여, 그 비교 결과에 기초한 신호를 출력한다. 이 출력 신호는 제1∼제3 분압 전압 V11∼V14에 대응한 4비트의 비트 신호 D3∼D0로써 구성된다. A/D 변환 회로(52a)는 비교 결과에 기초하여 각 비트 신호(D3∼D0)를 「1」 또는「0」 출력한다.

상세히는, 출력 신호 Co의 전압이 고전위 전원 VDD와 제1 분압 전압 V11의 사이에 있을 때, A/D 변환 회로(52a)는 「0000」의 비트 신호 D2∼D0를 출력한다. 또한, 출력 신호 Co의 전압이 제1 분압 전압 V11과 제2 분압 전압 V12의 사이에 있을 때, A/D 변환 회로(52a)는 「1000」의 비트 신호 D2∼D0를 출력한다. 또한, 출력 신호 Co의 전압이 제2 분압 전압 V12와 제3 분압 전압 V13의 사이에 있을 때, A/D 변환 회로(52a)는 「1100」의 비트 신호 D2∼D0를 출력한다. 또한, 출력 신호Co의 전압이 제3 분압 전압 V13과 제4 분압 전압 V14의 사이에 있을 때, A/D 변환 회로(52a)는 「1110」의 비트 신호 D2∼D0를 출력한다. 또한, 출력 신호 Co의 전압이 제4 분압 전압 V14와 저전위 전원 VSS의 사이에 있을 때, A/D 변환 회로(52a)는 「1111」의 비트 신호 D2∼D0를 출력한다.

도 10의 디코더(53a)에는, A/D 변환 회로(52a)에서 출력되는 비트 신호 D3 ∼D0가 입력된다. 디코더 회로(53a)는 입력되는 비트 신호 D3∼D0에 기초하여, 비트 신호 D3, D2, D1, D0를 각각 제1, 제3, 제4, 제2 제어 신호 S1, S3, S4, S2로서 출력한다.

비트 신호 D3는 출력 신호 Co의 전압 V(Co)가 고전위 전원 VDD와 제1 분압 전압 V11의 사이에 있는 시간에 「0」이고, 출력 신호 Co의 전압 V(Co)가 제1 분압 전압 V11과 저전위 전원 VSS의 사이에 있을 때에 「1」이다. 따라서, 비트 신호 D2, 즉 제1 제어 신호 S1은 출력 신호 Co의 전압이 고전위 전원 VDD와 제1 분압전압 V11의 사이의 전압인 것을 나타낸다.

비트 신호 D2는 상기 출력 신호 Co의 전압 V(Co)가 고전위 전원 VDD와 제2 분압 전압 V12의 사이에 있는 시간에 「0」이고, 출력 신호 Co의 전압 V(Co)가 제2분압 전압 V12와 저전위 전원 VSS의 사이에 있을 때에 「1」 이다. 따라서, 「0」의 비트 신호 D2, 즉 L 레벨의 제2 제어 신호 S2는 출력 신호 Co의 전압이 고전위전원 VDD와 제2 분압 전압 V12의 사이의 전압인 것을 나타낸다.

비트 신호 D1은 상기 출력 신호 Co의 전압 V(Co)가 고전위 전원 VDD와 제3 분압 전압 V13의 사이에 있을 때에 「0」이고, 출력 신호 Co의 전압 V(Co)가 제3 분압 전압 V13과 저전위 전원 VSS의 사이에 있을 때에 「1」 이다. 따라서, 「1」의 비트 신호 D1, 즉 H 레벨의 제4 제어 신호 S4는 출력 신호 Co의 전압이 제3 분압 전압 V13과 저전위 전원 VSS의 사이의 전압인 것을 나타낸다.

비트 신호 D0은 상기 출력 신호 Co의 전압 V(Co)가 고전위 전원 VDD와 제4 분압 전압 V14의 사이에 있을 때에 「0」이고, 출력 신호 Co의 전압 V(Co)가 제4분압 전압 V14와 저전위 전원 VSS의 사이에 있을 때에 「1」 이다. 따라서, 「1」의 비트 신호 D0, 즉 H 레벨의 제2 제어 신호 S2는 출력 신호 Co의 전압이 제4 분압 전압 V14와 저전위 전원 VSS의 사이의 전압인 것을 나타낸다.

따라서, A/D 변환 회로(2a)와 디코더(53a)는 출력 신호 Co의 전압이 고전위전원 VDD에 가까운 전압인가 저전위 전원 VSS에 가까운 전압인가를 검출하고, 그 검출 결과에 기초하는 제1∼제4 제어 신호 S1∼S4를 출력하는 검출 회로를 형성한다.

도 8에 도시된 바와 같이, 제1 제어 신호 S1은 제3 PMOS 트랜지스터(TP13)의 게이트에 인가된다. 제3 PMOS 트랜지스터(TP13)는 「1」(H 레벨)의 제1 제어 신호S1에 응답하여 오프하고, 「0」(L 레벨)의 제1 제어 신호 S1에 응답하여 온한다.

제2 제어 신호 S2는 제3 NMOS 트랜지스터(TN13)의 게이트에 인가된다. 제3 NMOS 트랜지스터(TN13)는 「1」(H 레벨)의 제2 제어 신호 S2에 응답하여 온하고, 「0」(L 레벨)의 제2 제어 신호 S2에 응답하여 오프한다.

제3 제어 신호 S3은 제5 PMOS 트랜지스터(TP15)의 게이트에 인가된다. 제5 PMOS 트랜지스터(TP15)는 「1」(H 레벨)의 제3 제어 신호 S3에 응답하여 오프하고, 「0」(L 레벨)의 제3 제어 신호 S3에 응답하여 온한다.

제4 제어 신호 S4는 제5 NMOS 트랜지스터(TN15)의 게이트에 인가된다. 제5 NMOS 트랜지스터(TN15)는 「1」(H 레벨)의 제4 제어 신호 S4에 응답하여 온하고, 「0」(L 레벨)의 제4 제어 신호 S4에 응답하여 오프한다.

다음에, 상기한 바와 같이 구성된 차지 펌프(51a)의 작용을 출력 신호 Co의 전압에 대응하여 설명한다.

[출력 신호 Co의 전압이 제2 분압 전압 V2와 제3 분압 전압 V3의 사이에 있는 경우]

이 제1 경우, A/D 변환 회로(52)는 「1100」의 비트 신호 D3∼D0을 출력한다. 디코더(53)는 비트 신호(D3∼D0)에 응답하여 H 레벨의 제1, 제3 제어 신호 S1, S3과 L 레벨의 제2, 제4 제어 신호 S2, S4를 출력한다. 이 제1∼제4 제어 신호S1∼S4에 응답하여 제3 트랜지스터(TP13,TN13)는 함께 오프한다. 그 때문에, 제2, 제3 C/D 회로(55,56)는 동작하지 않는다.

따라서, 차지 펌프(51a)는 제1 C/D 회로(54)만을 동작시킨다. 이로써, 노드(N1)에 대한 차지/디스차지량은 제1 PMOS, NMOS 트랜지스터(TP11,TN11)의 구동 능력에 의한 양이 된다. 이 경우, 차지량과 디스차지량을 균형을 이루고 있다.

[출력 신호 Co의 전압이 제1 분압 전압 V1과 제2 분압 전압 V2 사이에 있는 경우]

이 제2 경우, A/D 변환 회로(52)는 「1000」의 비트 신호 D3∼D0을 출력한다. 디코더(53)는 비트 신호(D3∼D0)에 응답하여, H 레벨의 제1 제어 신호 S1을 출력하고 L 레벨의 제2∼제4 제어 신호(S2∼S4)를 출력한다. 제3 PMOS 트랜지스터(TP13)는 H 레벨의 제1 제어 신호 S1에 응답하여 오프하고, 제5 PMOS 트랜지스터(TP13)는 L 레벨의 제3 제어 신호 S3에 응답하여 온한다. 제3, 제5 NMOS 트랜지스터(TN13,TN15)는 L 레벨의 제2, 제4 제어 신호(S2,S4)에 응답하여 오프한다. 이로써, 제2 C/D 회로(55)는 동작하지 않는다. 제3 C/D 회로(56)는 차지 동작을 한다.

따라서, 차지 펌프(51a)는 제1, 제3 C/D 회로(54,56)를 이용하여 차지하고, 제1 C/D 회로(54)만을 사용하여 디스차지를 한다. 즉, 저하하는 제1 PMOS 트랜지스터(TP11)의 구동 능력을 제5 PMOS 트랜지스터(TP15)에 의해 보충하는 것이다.

이로써, 차지 펌프(51a)는 출력 신호 Co의 전압이 고전위 전원 VDD에 가까운 경우에, 종래의 차지 펌프(12)에 비하여 토출 회로(디스차지 회로)의 구동 능력을 높게 하고, 차지량을 많게 한다. 즉, 차지 펌프(51a)는 제3 C/D 회로(56)에 의해 차지량과 디스차지량의 균형을 보정한다.

이 제3의 경우, A/D 변환 회로(52)는 「0000」의 비트 신호(D3∼D0)를 출력한다. 디코더(53)는 비트 신호(D3∼D0)에 응답하여 L 레벨의 제1∼제4 제어 신호S1∼S4를 출력한다. 제3, 제5 PMOS 트랜지스터(TP13,TP15)는 L 레벨의 제1, 제3 제어 신호 S1,S3에 응답하여 온하고, 제3, 제5 NMOS 트랜지스터(TN13,TN15)는 L 레벨의 제2, 제4 제어 신호 S2,S4에 응답하여 오프한다. 이로써 제2, 제3 C/D 회로(55,56)는 차지 동작만을 한다.

따라서, 차지 펌프(51a)는 제1∼제3 C/D 회로(54∼56)를 이용하여 차지를 하고, 제1 C/D 회로(54)만을 이용하여 디스차지한다. 즉, 더욱 저하하는 제1 PMOS 트랜지스터(TP11)의 구동 능력을 제3, 제5 PMOS 트랜지스터(TP13,TP15)에 의해 보충하는 셈이다.

이로써, 차지 펌프(51a)는 출력 신호 Co의 전압이 고전위 전원 VDD에 가까운 경우에, 종래의 차지 펌프(12)에 비하여 토출 회로(디스차지 회로)의 구동 능력을 높게 하고, 차지량을 많게 한다. 즉, 차지 펌프(51a)는 제2, 제3 C/D 회로(55,56)에 의해 차지량과 디스차지량의 균형을 보정한다.

또한, 차지 펌프(51a)는 제2의 경우에 비하여 제2 C/D 회로(55)를 동작시키는 분만큼 차지량을 많게 한다. 즉, 차지 펌프(51a)는 출력 신호(Co)의 전압에 대응하여 보정량을 변경시킨다.

[출력 신호 Co의 전압이 제3 분압 전압 V3과 제3 분압 전압 V4의 사이에 있는 경우]

제4의 경우, A/D 변환 회로(52)는 「1110」의 비트 신호 D3∼D0을 출력한다. 디코더(53)는 비트 신호 D3∼D0에 응답하여 H 레벨의 제1, 제3 및 제4 제어 신호 S1, S3, S4를 출력하고, L 레벨의 제2 제어 신호 S2를 출력한다. 제3, 제5 PMOS 트랜지스터(TP13,TP15)는 H 레벨의 제1 제어 신호 S1에 응답하여 오프한다. 제3 NMOS 트랜지스터(TN13)는 L 레벨의 제2 제어 신호 S2에 응답하여 오프하고, 제5 NMOS 트랜지스터(TN15)는 H 레벨의 제4 제어 신호 S4에 응답하여 온한다. 이로써, 제2 C/D 회로(55)는 동작하지 않는다. 제3 C/D 회로(56)는 디스차지 동작을 한다.

따라서, 차지 펌프(51a)는 제1 C/D 회로(54)만을 사용하여 차지하고, 제1, 제3 C/D 회로(54,56)를 사용하여 디스차지를 행한다. 즉 저하하는 제1 NMOS 트랜지스터(TN11)의 구동 능력을 제5 NMOS 트랜지스터(TN15)에 의해 보충하는 것이다.

이로써, 차지 펌프(51a)는 출력 신호 Co의 전압이 저전위 전원 VSS에 가까운 경우에, 종래의 차지 펌프(12)보다도 흡입 회로(차지회로)의 구동 능력을 높게 하고, 디스차지량을 많게 한다. 즉, 차지 펌프(51a)는 제3 C/D 회로(56)에 의해 차지량과 디스차지량의 균형을 보정한다.

[출력 신호Co의 전압이 제4 분압 전압 V4와 저전위 전원 VSS의 사이에 있는 경우]

이 제5의 경우, A/D 변환 회로(52)는 「1111」의 비트 신호 D3∼D0을 출력한다. 디코더(53)는 비트 신호 D3∼D0에 응답하여 H 레벨의 제1∼제4 제어 신호 S1 ∼S4를 출력한다. 제3, 제5 PMOS 트랜지스터(TP13,TP15)는 H 레벨의 제1, 제3 제어 신호 S1,S3에 응답하여 오프하고, 제3, 제5 NMOS 트랜지스터(TN13,TN15)는 H 레벨의 제2, 제4 제어 신호 S2,S4에 응답하여 온한다. 이로써, 제2, 제3 C/D 회로(55,56)는 디스차지 동작만을 한다.

따라서, 차지 펌프(51a)는 제1 C/D 회로(54)를 사용하여 차지하고, 제1∼제3 C/D 회로(54∼56)를 사용하여 디스차지한다. 즉, 저하하는 제1 NMOS 트랜지스터(TN11)의 구동 능력을 제3, 제5 NMOS 트랜지스터(TN13,TN15)에 의해 보충한다.

이로써, 차지 펌프(51a)는 출력 신호 Co의 전압이 저전위 전원 VSS에 가까운 경우에, 종래의 차지 펌프(12)보다도 흡입 회로(차지 회로)의 구동 능력을 높게 하고, 디스차지량을 많게 한다. 즉, 차지 펌프(51a)는 제2, 제3 C/D 회로(55,56)에 의해 차지량과 디스차지량의 균형을 보정한다.

또한, 차지 펌프(51a)는 제4의 경우에 비하여 제2 C/D 회로(55)를 동작시키는 분만큼 디스차지량을 많게 한다. 즉, 차지 펌프(51a)는 출력 신호 Co의 전압에 대응하여 보정량을 변경한다.

도 11은 동일 펄스 폭의 제1, 제2 위상차 신호 UP, DN에 대하는 차지/디스차지를 행하는 전류의 비율을 나타내는 특성도이다. 도 11에 있어서, 본 실시예의 차지 펌프(51a)의 특성을 실선으로 나타내고, 종래의 차지 펌프(12)의 특성을 점선으로 나타낸다. 종래의 차지 펌프(12)에서, 저전위 전원 VSS측(도 5의 좌측)에서는 차지의 전류의 비율이 디스차지의 전류의 비율보다 크고, 고전위 전원 VDD 측(도 11의 우측)에서는 차지의 전류의 비율이 디스차지의 전류의 비율보다 작다. 그것에 대하여, 본 실시예에서는 저전위 전원 VSS측(도 11의 좌측)으로부터 고전위전원 VDD측(도 11의 우측)에 걸쳐서, 차지/디스차지의 전류의 비율을 거의 『1』 로 할 수 있다.

이상 기술한 바와 같이, 제3 실시예에 의하면, 제1, 제2 실시예의 효과에 덧붙여서, 이하의 효과를 발휘한다.

(1) 차지 펌프(51a)는, 제1∼제3 C/D 회로(54∼56)를 구비하고, 제1 C/D 회로(54)에는 제1, 제2 위상차 신호 UP, DN에 기초하여 차지 동작과 디스차지 동작을 하게 한다. 그리고, 차지 펌프(51a)는 출력 신호 Co의 전압에 기초하여, 제3 C/D 회로(56)만, 또는 제2, 제3 C/D 회로(55,56)에 대하여 차지 동작 또는 디스차지 동작하도록 하였다. 그 결과, 차지 펌프(51a)는 출력 신호 Co의 전압에 따라서 차지량 또는 디스차지량의 증가량을 변경할 수 있다.

또한 제2, 제3 실시예에 있어서, A/D 변환 회로(52,52a), 디코더(53,53a)를 대신하여 이들의 기능을 1개의 칩상에 집적한 마이크로 컴퓨터를 이용하여도 좋다.

또한 제2, 제3 실시예에 있어서, 디코더(53,53a)를 생략하여 실시해도 좋다.

또한, 제2, 제3 실시예에 있어서, A/D 변환 회로(52,52a)의 비트 수를 적당히 변경하여 실시하여도 좋다.

이하, 본 발명을 구체화한 제4 실시예를 도 12∼도 14에 따라서 설명한다. 또한, 설명의 편의상, 제1 실시예와 동일한 구성에 관해서는 동일한 부호를 붙이고 그 설명을 일부 생략한다.

도 12는 본 실시예의 차지 펌프(61)의 회로도이다.

차지 펌프(61)는 한 쌍의 제1 PMOS, NMOS 트랜지스터(TP11,TP11)로 이루어지는 차지/디스차지 회로(54)를 포함한다.

한 쌍의 제1 트랜지스터(TP11,TN11)와 노드(N1)의 사이에는 각각 제2 PMOS, NMOS 트랜지스터(TP12,TN12)가 삽입 접속되어 있다.

제2 PMOS 트랜지스터(TP21)의 게이트는 트랜지스터(TP21)의 소스에 접속되어 있다. 따라서, 제2 PMOS 트랜지스터(TP21)는 소스-드레인간에 노드(N1)의 전압 V(Nl)와 고전위 전원 VDD의 전압의 차에 따른 전위차를 생기게 한다.

제2 NMOS 트랜지스터(TN21)의 게이트는 트랜지스터(TN21)의 소스에 접속되어 있다. 따라서, 제2 NMOS 트랜지스터(TN21)는 소스-드레인간에 노드(N1)의 전압 V(Nl)와 저전위 전원 VSS의 전압의 차에 따른 전위차를 발생시킨다.

제2 PMOS 트랜지스터 TP21의 게이트와 소스가 접속된 접속점인 노드(N21)는 제1 연산 증폭기(OP1)의 비반전 입력 단자에 접속되어 있다. 그 제1 연산 증폭기(OP1)의 반전 입력 단자는 노드(N1)에 접속되어 있다.

제2 NMOS 트랜지스터(TN21)의 게이트와 소스가 접속된 접속점인 노드(N22)는 제2 연산 증폭기(OP2)의 비반전 입력 단자에 접속되어 있다. 그 제2 연산 증폭기(OP2)의 반전 입력 단자는 노드(N1)에 접속되어 있다.

도 13에 도시된 바와 같이, 제1 연산 증폭기(OP1)는 바이어스 전압 생성회로(62)와 차동 증폭 회로(63)를 포함한다.

차동 증폭 회로(63)는 비반전 입력 단자에 입력되는 신호 IP와 반전 입력 단자에 입력되는 신호 IM의 전압차에 기초하여, 제어 신호 S11의 전압을 상승 또는 하강시킨다.

상세히 기술하면, 신호 IM의 전압에 대하여 신호 IP의 전압이 ΔV만 높은 경우, 그 차전압 ΔV에 응답하여 NMOS 트랜지스터(TN23b)에 흐르는 전류가 ΔI만큼 증가한다. 이 증가하는 전류 ΔI에 대응하여 쌍을 이루는 NMOS 트랜지스터(TN23a)에 흐르는 전류가 ΔI만큼 감소한다. 그것에 대응하여, PMOS 트랜지스터(TP23b)에 흐르는 전류가 ΔI만큼 감소한다. 차동 증폭 회로(63)는 출력 단자로부터 PMOS 트랜지스터(TP23b)에서 변동하는 전류량(2ΔI)에 대응하여 전류를 흡입한다. 그 결과, 차동 증폭 회로(63)는 출력하는 제1 제어 신호 S11의 전압을 하강시킨다.

반대로, 신호 IP의 전압에 대하여 신호 IM의 전압이 ΔV만큼 높은 경우, 그 전압차 ΔV에 대응하여 차동 증폭 회로(63)는 제1 제어 신호 S11의 전압을 상승시킨다. 제2 연산 증폭기(OP2)는 제1 연산 증폭기(OP1)와 회로 구성이 같으므로 도면 및 상세한 설명을 생략한다.

상기에 의해, 제1 연산 증폭기(OP1)는 노드(N21)와 노드(N1)의 전압차에 기초하는 전압의 제1 제어 신호 S11을 제3 PMOS 트랜지스터(TP22)에 출력한다. 또한, 제2 연산 증폭기(OP2)는 노드(N22)와 노드(N1)의 전압차에 기초하는 전압의 제2 제어 신호 S12를 제3 NMOS 트랜지스터 TN22에 출력한다.

노드(N1)와 노드(N21,N22)의 전압차는 출력 신호 Co의 전압과 고전위 전원VDD, 저전위 전원 VSS의 전압차에 기인한다. 즉, 제1, 제2 연산 증폭기(OP1,OP2)와 제2 PMOS, NMOS 트랜지스터(TP21,TN21)는 출력 신호 Co의 전압이 고전위 전원 VDD의 전압에 가까운지 또는 저전위 전원 VSS의 전압에 가까운지를 검출하는 검출 회로(64)를 형성한다.

제1 제어 신호 S11에 관해서 상세히 기술하면, 출력 신호 Co의 전압이 고전위 전원 VDD의 전압에 가까운 경우, 제1 연산 증폭기(OP1)의 비입력 단자간의 전압차는 작다. 이로써, 제1 연산 증폭기(OP1)는 높은 전압의 제1 제어 신호 S11을 출력한다. 그리고, 제1 연산 증폭기(OP1)는 양 단자간의 전압차가 작을수록 높은(고전위 전원 VDD에 가까운)전압의 제1 제어 신호 S11을 출력한다.

반대로, 출력 신호 Co의 전압이 저전위 전원 VSS의 전압에 가까운 경우, 제1연산 증폭기(OP1)의 양 입력 단자간의 전압차는 크다. 이로써, 제1 연산 증폭기(OP1)는 낮은 전압의 제1 제어 신호 S11을 출력한다. 그리고, 제1 연산 증폭기(OP1)는 양 단자간의 전압차가 클수록 낮은(저전위 전원 VSS에 가까운) 전압의 제1 제어 신호 S11을 출력한다.

제2 제어 신호 S12에 관해서 상세히 기술하면, 출력 신호 Co의 전압이 고전위 전원 VDD의 전압에 가까운 경우, 제2 연산 증폭기(OP2)의 양 입력 단자간의 전압차는 크다. 이로써, 제2 연산 증폭기(OP2)는 높은 전압의 제2 제어 신호 S12를 출력한다. 그리고 제2 연산 증폭기(OP2)는 양 단자간의 전압차가 클수록 높은(고전위 전원 VDD에 가까운) 전압의 제2 제어 신호 S12를 출력한다.

반대로, 출력 신호 Co의 전압이 저전위 전원 VSS의 전압에 가까운 경우, 제2연산 증폭기(OP2)의 양 입력 단자간의 전압차는 작다. 이로써, 제2 연산 증폭기(OP2)는 낮은 전압의 제2 제어 신호 S12를 출력한다. 그리고, 제2 연산 증폭기(OP2)는 양 단자간의 전압차가 작을수록 낮은(저전위 전원 VSS에 가까운) 전압의 제1 제어 신호 S12를 출력한다.

상기 제3 PMOS 트랜지스터(TP22)의 소스는 고전위 전원 VDD를 공급하기 위한 전원선에 접속되고, 드레인은 제1 PMOS 트랜지스터(TP11)의 게이트에 접속되어 있다.

제3 PMOS 트랜지스터(TP22)의 게이트에는 상기 제1 제어 신호 S11이 입력된다. 제3 PMOS 트랜지스터(TP22)는 제1 제어 신호 S11에 기초하여 온했을 때에, 그 제1 제어 신호 S11의 전압에 대응하는 온 저항치를 가진다.

그 제3 PMOS 트랜지스터(TP22)는 제1 PMOS 트랜지스터(TP11)의 게이트에 인가되는 제1 위상차 신호 UP에 온 저항치에 대응하는 영향을 부여한다. 즉, 제3 PMOS 트랜지스터(TP22)의 온 저항치가 작은 경우, 제1 위상차 신호 UP은 제3 PMOS 트랜지스터(TP22)를 통해 고전위 전원 VDD에서 전하의 공급을 받고, L 레벨까지 저하하지 않는다.

제1 PMOS 트랜지스터(TP11)는 이 제1 위상차 신호 UP이 게이트에 입력된다. 따라서, 제1 PMOS 트랜지스터(TP11)는 제1 위상차 신호 UP의 전압에 대응하여 도통도를 가변하고, 차지하는 전류를 결정한다. 즉, 제3 PMOS 트랜지스터(TP22)는 제1제어 신호 S11에 기초하여 C/D 회로를 구성하는 제1 PMOS 트랜지스터(TP11)의 차지량을 보정한다.

제3 NMOS 트랜지스터(TN22)의 소스는 고전위 전원 VDD를 공급하기 위한 전원선에 접속되고, 드레인은 제1 NMOS 트랜지스터(TN11)의 게이트에 접속된다.

제3 NMOS 트랜지스터(TN22)의 게이트에는 제2 제어 신호 S12가 입력된다. 제3 NMOS 트랜지스터(TN22)는 제1 제어 신호 S12에 기초하여 온했을 때, 제1 제어 신호 S11의 전압에 대응하는 온 저항치를 가지고 있다.

제3 NMOS 트랜지스터(TN22)는 제1 NMOS 트랜지스터(TN11)의 게이트에 인가되는 제2 위상차 신호 DN에 온 저항치에 대응하는 영향을 부여한다. 즉, 제3 NMOS 트랜지스터(TN22)의 온 저항치가 작은 경우, 제2 위상차 신호 DN은 제3 NMOS 트랜지스터(TN22)를 통해 저전위 전원 VSS에 전하가 흐르고, H 레벨까지 상승하지 않는다.

제1 NMOS 트랜지스터(TN11)는 이 제2 위상차 신호 DN이 게이트에 입력된다. 따라서, 제1 NMOS 트랜지스터(TN11)는 제2 위상차 신호 DN의 전압에 대응하여 도통도를 가변하고, 차지하는 전류를 결정한다. 즉, 제3 NMOS 트랜지스터(TN22)는 제2 제어 신호 S12에 기초하여 C/D 회로를 구성하는 제1 NMOS 트랜지스터(TN11)의 차지량을 보정한다.

즉, 제3 PMOS, NMOS 트랜지스터(TP22,TN22)는 C/D 회로(54)의 차지량/디스차지량을 보정하는 보정 회로(65)를 형성한다.

또한, 제1, 제2 연산 증폭기(OP1,OP2)는 출력 신호 Co의 전압이 고전위전원 VDD와 저전위 전원 VSS의 중간 전압(=1/2(VDD+VSS)) 부근인 경우에, 제1 PMOS, NMOS 트랜지스터(TP11,TN11)에 의한 차지/디스차지량이 거의 동일하게 되는 전압의 제1, 제2 제어 신호 S11, S12를 출력하도록 구성되어 있다.

다음에, 상기한 바와 같이 구성된 차지 펌프(61)의 작용을 도 14에 따라서 설명한다.

[출력 신호 Co의 전압이 고전위 전원 VDD와 저전위 전원 VSS의 중간 전압 부근인 경우]

이 제1 경우, 도 14의 (a)에 도시된 바와 같이, 제1, 제2 PMOS 트랜지스터(TP11,TP21)와 제1, 제2 NMOS 트랜지스터(TN11,TN21)는 거의 동일한 저항치를 가지고 있다. 따라서, 각 노드(N21,N1,N22)에서의 전압은, 고전위 전원 VDD와 저전위전원 VSS간의 전압차를 각 트랜지스터의 온 저항치에 의해 등분 분할한 값이 된다. 또한, 도 14의 (a)에는 각 트랜지스터의 온 저항치가 동일하게 도시되어 있다.

이로써, 제1, 제2 연산 증폭기(OP1,OP2)는 중간 전압의 제1, 제2 제어 신호(S11,S12)를 출력한다. 제3 PMOS, NMOS 트랜지스터(TP22,TN22)는 게이트에 인가되는 제1, 제2 제어 신호 S11, S12의 전압에 의해 같은 도통도가 된다. 그 결과, 제1 PMOS, NMOS 트랜지스터(TP11, TN11)는 같은 도통도가 되어 차지량과 디스차지량을 동일하게 한다.

이 제2 경우, 도 14의 (b)에 도시된 바와 같이, 제1, 제2 PMOS 트랜지스터(TP11,TP21)의 온 저항치는 작아지고, 제1, 제2 NMOS 트랜지스터(TN11,TN21)의 온 저항치는 커진다. 따라서, 노드(N21,N1) 사이의 전위차는 작아지고 노드(N1,N22) 사이의 전위차는 커진다.

제1 연산 증폭기(OP1)는 노드(N21,N1) 사이의 전위차에 기초하여 낮은 전압의 제1 제어 신호 S11을 출력한다. 제2 연산 증폭기(OP2)는 노드(N1, N22 ) 사이의 전위차에 기초하여 낮은 전압의 제2 제어 신호 S12를 출력한다.

제3 PMOS 트랜지스터(TP22)는 낮은 전압의 제1 제어 신호 S11에 응답하여 온하기 쉬워진다. 즉, 제3 PMOS 트랜지스터(TP22)는 제1 제어 신호 S11에 응답하여 도통도를 높게 한다. 이로써, 제1 위상차 신호 UP은 L 레벨까지 저하하지 않는다. 이 제1 위상차 신호 UP을 게이트에서 수신하고, 제1 PMOS 트랜지스터(TP11)는 도통도를 낮게 한다. 따라서, 제1 PMOS 트랜지스터(TP11)는 차지량을 적게 한다.

한편, 제3 NMOS 트랜지스터(TN22)는 낮은 전압의 제2 제어 신호 S12에 응답하여 온하기 어렵게 된다. 즉, 제3 NMOS 트랜지스터(TN22)는 제2 제어 신호 S12에 응답하여 도통도를 낮게 한다. 이로써, 제2 위상차 신호 DN은 H 레벨까지 상승한다. 제2 위상차 신호 DN을 게이트에서 수신하고, 제1 NMOS 트랜지스터(TN11)는 도통도를 높게 한다. 따라서, 제1 NMOS 트랜지스터(TN11)는 디스차지량을 많게 한다.

이것은, 단위 시간당 차지량을 감소시키고, 디스차지량을 증가시킨다. 이로써, 차지 펌프(61)는 종래의 차지 펌프(12)에 비하여, 차지량을 적게 하고, 디스차지량을 많게 한다. 즉, 차지 펌프(61)는 단위 시간당 차지량과 디스차지량의 균형을 보정한다.

이 제3의 경우, 도 14의 (c)에 도시된 바와 같이, 제1, 제2 PMOS 트랜지스터(TP11,TP21)의 온 저항치는 커지고, 제1, 제2 NMOS 트랜지스터(TN11,TN21)의 온 저항치는 작아진다. 따라서, 노드(N21,N1) 사이의 전위차는 커지고, 노드(N1,N22) 사이의 전위차는 작아진다.

제1 연산 증폭기(OP1)는 노드(N21,N1) 사이의 전위차에 기초하여 높은 전압의 제1 제어 신호 S11을 출력한다. 제2 연산 증폭기(OP2)는 노드(N1,N22 사이의 전위차에 기초하여 높은 전압의 제2 제어 신호 S12를 출력한다.

제3 PMOS 트랜지스터(TP22)는 높은 전압의 제1 제어 신호 S11에 응답하여 온하기 어렵게 된다. 즉, 제3 PMOS 트랜지스터(TP22)는 제1 제어 신호 S11에 응답하여 도통도를 낮게 한다. 이로써, 제1 위상차 신호 UP은 L 레벨까지 저하한다. 제1 위상차 신호 UP을 게이트에서 수신하고, 제1 PMOS 트랜지스터(TP11)는 도통도를 높게 한다. 따라서, 제1 PMOS 트랜지스터(TP11)는 차지량을 많아지게 할 수 있다.

한편, 제3 NMOS 트랜지스터(TN22)는 높은 전압의 제2 제어 신호 S12에 응답하여 온하기 쉽게 된다. 즉, 제3 NMOS 트랜지스터(TN22)는 제2 제어 신호 S12에 응답하여 도통도를 높게 한다. 이로써, 제2 위상차 신호 DN은 H 레벨까지 상승하지 않는다. 이 제2 위상차 신호 DN을 게이트에서 수신하고, 제1 NMOS 트랜지스터(TN11)는 도통도를 낮게 한다. 따라서, 제1 NMOS 트랜지스터(TN11)는 디스차지량을 적게 할 수 있다.

이것은, 단위 시간당 차지량을 증가시키고, 디스차지량을 감소시킨다. 이로써, 차지 펌프(61)는 종래의 차지 펌프(12)에 비하여 디스차지량을 적게 한다. 즉, 차지 펌프(61)는 단위 시간당의 차지량과 디스차지의 균형을 보정할 수 있다.

이상 기술한 바와 같이, 제4 실시예에 의하면, 차지 펌프(61)는 제1 PMOS, NMOS 트랜지스터(TP11,TN11)에 걸리는 전압을 검출하고, 그 전압에 기초하여 제1 PMOS, NMOS 트랜지스터(TP11,TN11)의 구동 능력을 낮추도록 하였다. 이로써, 차지량과 디스차지량의 균형을 보정할 수 있다.

이하, 본 발명을 구체화한 제5 실시예를 도 15에 따라서 설명한다.

또한, 설명의 편의상, 제2 실시예와 같은 구성에 관하여는 동일한 부호를 붙이고 그 설명을 일부 생략한다.

도 15는 본 실시예의 차지 펌프(71)의 회로도를 나타낸다.

차지 펌프(71)는 제1∼제3 PMOS 트랜지스터(TP11∼TP13), 제1∼제3 NMOS 트랜지스터(TN11∼TN13), 제1, 제2 연산 증폭기(OP1,OP2)를 포함한다. 또한, 제1∼제3 PMOS 트랜지스터(TP11∼TP13) 및 제1∼제3 NMOS 트랜지스터(TN11∼TN13)의 접속은 제2 실시예와 동일하기 때문에 상세한 설명을 생략하고, 제1, 제2 연산 증폭기)(OP1,OP2)에 관한 접속 및 동작에 관해서 상세히 설명한다.

즉, 제1 PMOS 트랜지스터(TP11)와 제1 NMOS 트랜지스터(TN11)는 제1 차지/디스차지 회로(제1 C/D 회로)(54)를 형성한다. 또한, 제2, 제3 PMOS 트랜지스터(TP12,TP13)와 제2, 제3 NMOS 트랜지스터(TN12,TN13)는 제2 C/D 회로(55)를 구성한다.

제1 연산 증폭기(OP1)의 비반전 입력 단자는 제1 PMOS 트랜지스터(TP11)의 드레인, 즉 노드(N1)에 접속된다. 제1 연산 증폭기(OP1)의 반전 입력 단자는 제1 PMOS 트랜지스터(TP11)의 소스에 접속된다. 제1 연산 증폭기 (OP1)의 출력 단자는 제2 차지/디스차지 회로(C/D 회로)(55)를 구성하는 제3 PMOS 트랜지스터(TP13)의 게이트에 접속된다.

제2 연산 증폭기(OP2)의 비반전 입력 단자는 제1 NMOS 트랜지스터(TN11)의 드레인, 즉 노드(N-1)에 접속되어 있다. 제1 연산 증폭기(OP2)의 반전 입력 단자는 제1 NMOS 트랜지스터(TN11)의 소스에 접속되어 있다. 제2 연산 증폭기(OP2)의 출력 단자는 제2 C/D 회로(55)를 구성하는 제3 NMOS 트랜지스터(TN13)의 게이트에 접속되어 있다.

제1 연산 증폭기(OP1)는 제1 PMOS 트랜지스터(TP1)1의 드레인-소스간의 전압차에 기초하는 전압의 제1 제어 신호 S11을 출력한다. 즉, 제1 연산 증폭기(OP1)는 노드(N1)에 있어서의 전압 V(Nl)와 고전위 전원 VDD의 전압의 차에 기초하는 전압의 제1 제어 신호 S11을 제3 PMOS 트랜지스터(TP13)에 출력한다.

상세히는, 출력 신호 Co의 전압이 고전위 전원 VDD의 전압에 가까운 경우, 제1 연산 증폭기(OP1)의 비입력 단자간의 전압차는 작다. 이로써, 제1 연산 증폭기(OP1)는 낮은 전압의 제1 제어 신호 S11을 출력한다. 그리고, 제1 연산 증폭기(OP1)는 양 단자간의 전압차가 작을수록 낮은(저전위 전원 VSS에 가까운)전압의 제1 제어 신호 S11을 출력한다.

반대로, 출력 신호 Co의 전압이 저전위 전원 VSS의 전압에 가까운 경우, 제1연산 증폭기(OP1)의 양 입력 단자간의 전압차는 크다. 이로써, 제1 연산 증폭기(OP1)는 높은 전압의 제1 제어 신호 S11을 출력한다. 그리고, 제1 연산 증폭기(OP1)는 양 단자간의 전압차가 클수록 높은(고전위 전원VDD에 가까운) 전압의 제1 제어 신호 S11을 출력한다.

제3 PMOS 트랜지스터(TP13)는 제1 제어 신호 S11의 전압에 응답하여 도통도를 변경한다. 이로써, 제2 C/D 회로(55)는 출력 신호 Co의 전압에 따라서 차지량을 변경한다.

제2 연산 증폭기(OP2)는 노드(N1)에 있어서의 전압 V(Nl)와 제1 트랜지스터(TP11)의 소스에 공급되는 저전위 전원 VSS의 전압의 차를 증폭하고, 그 증폭한 전압의 제2 제어 신호 S12를 제3 NMOS 트랜지스터(TN13)에 출력한다.

제3 NMOS 트랜지스터(TN13)는 제2 제어 신호 S12의 전압에 응답하여 도통도를 변경한다. 이로써, 제2 C/D 회로(55)는 출력 신호 Co의 전압에 따라서 디스차지량을 변경한다.

즉, 제1, 제2 연산 증폭기(OP1,OP2)는 출력 신호 Co의 전압이 고전위 전원 VDD에 가까운지 저전위 전원 VSS에 가까운지를 검출하는 검출 회로로서 작용한다. 제2 C/D 회로(55)는 검출 회로에서 입력되는 제1, 제2 제어 신호(S11,S12)에 응답하여 차지/디스차지량을 변경한다.

제2 C/D 회로(55)는 출력 신호 Co의 전압이 고전위 전원 VDD에 가까운 경우, 토출 회로의 도통도를 흡입 회로의 도통도보다 높아진다. 차지량을 디스차지량보다도 많게 한다. 이것은 차지 펌프(71)의 단위 시간당의 차지량을 단위 시간당의 디스차지량보다도 많게 한다. 이로써, 차지 펌프(71)는 종래의 차지 펌프(12)에 비하여 차지량을 많게 하고, 차지량과 디스차지량의 균형을 이룰 수 있다.

반대로, 제2 C/D 회로(55)는 출력 신호 Co의 전압이 저전위 전원 VSS에 가까운 경우, 흡입 회로의 도통도를 토출 회로의 도통도보다 높게 한다. 따라서, 디스차지량은 차지량보다 많아진다. 이는 차지 펌프(71)의 단위시간당 디스차지량을 차지량보다 많게 한다. 이로써, 차지 펌프(71)는 종래의 차지 펌프(12)에 비하여 디스차지량을 많게 하고, 차지량과 디스차지량의 균형을 이룰 수 있다.

또한, 제1, 제2 연산 증폭기(OP1,OP2)는 출력 신호 Co의 전압이 고전위전원 VDD와 저전위 전원 VSS의 중간 전압(=1/2(VDD+VSS)) 부근인 경우에, 제1 PMOS, NMOS 트랜지스터(TP11,TN11)에 의한 차지/디스차지량이 거의 같아지는 전압의 제1, 제2 제어 신호 S11, S12를 출력하도록 구성되어 있다.

이상 기술한 바와 같이, 제5 실시예에 의하면, 차지 펌프(71)는 제1 PMOS, NMOS 트랜지스터(TP11,TN11)에 걸리는 전압을 검출하여 제2 C/D 회로(55)에 의하여 차지량과 디스차지량의 균형을 보정할 수 있다.

이하, 본 발명을 구체화한 제6 실시예를 도 16에 따라서 설명한다.

또한, 설명의 편의상, 제4 실시예와 동일한 구성에 관해서는 동일한 부호를 붙이어 그 설명을 일부 생략한다.

도 16은 본 실시예의 차지 펌프(91)의 회로도를 나타낸다.

차지 펌프(91)는 제1, 제2 PMOS 트랜지스터(TP11,TP22), 제1, 제2 NMOS 트랜지스터(TN11,TN22), 저항(R21,R22), 제1, 제2 전류치 검지 회로(92,93), 비교기(94)를 포함한다. 또한, 제1, 제2 PMOS 트랜지스터(TP11,TP22) 및 제1, 제2 NMOS 트랜지스터(TN11,TN22)의 접속 및 동작은 제4 실시예와 동일하기 때문에, 여기서는 그들 이외의 접속 및 동작에 관해서 상세히 기술한다.

제1 PMOS 트랜지스터(TP11)의 소스-드레인 사이에는 저항(R21)과 제1 전류치 검지 회로(92)의 직렬 회로가 병렬로 접속되어 있다. 제1 전류 검지 회로(92)는 전류-전압 변환기(I-V 변환기)이고, 저항(R21)을 통해 흐르는 전류의 값에 따른 전압의 제1 검지 신호 S31을 출력한다. 즉, 저항(R21)과 제1 전류 검지 회로(92)는 차지량(토출량)을 검지하는 검지 회로로서 작용한다.

저항(R21)에 흐르는 전류는 제1 PMOS 트랜지스터(TP11)에 흐르는 전류, 즉 차지량에 대응한다. 따라서, 제1 전류치 검지 회로(92)는 제1 C/D 회로(54)에 의한 차지량에 따른 전압의 제1 검지 신호 S31을 출력한다.

제1 NMOS 트랜지스터(TN11)의 소스-드레인간에는 저항(R22)과 제2 전류치 검지 회로(93)의 직렬 회로가 병렬로 접속된다. 제2 전류치 검지 회로(93)는 전류-전압 변환기(I-V 변환기)이고, 저항(R22)을 통해 흐른 전류에 따른 전압의 제2 검지 신호 S32를 출력한다.

저항(R22)에 흐르는 전류의 값은, 제1 NMOS 트랜지스터(TN11)에 흐르는 전류, 즉 디스차지량에 대응한다. 따라서, 제2 전류치 검지 회로(93)는 제1 C/D 회로(54)에 의한 디스차지량에 따른 전압의 제2 검지 신호 S32를 출력한다. 즉, 저항(R22)과 제2 전류치 검지 회로(93)는 디스차지량(흡입 전류량)을 검지하는 검지 회로로서 작용한다.

비교기(94)는 비반전 입력 단자에 제1 검지 신호 S31이 입력되고, 반전 입력단자에 제2 검지 신호 S32가 입력된다. 비교기(94)는 양 검지 신호(S31,S32)의 전압을 비교하여, 그 비교 결과에 기초한 제어 신호 S21을 출력한다.

상세히 기술하면, 비교기(94)는 제1 검지 신호 S31의 전압보다도 제2 검지 신호 S32의 전압이 높은 경우, H 레벨의 제어 신호 S21을 출력한다. 또한, 비교기(94)는 제1 검지 신호 S31의 전압이 제2 검지 신호 S32의 전압보다도 높은 경우, L 레벨의 제어 신호 S21을 출력한다.

제1, 제2 검지 신호(S31, S32)의 전압은 각각 제1 C/D 회로(54)에 있어서의 차지량/디스차지량에 대응하고 있다. 따라서, 비교기(94)는 차지량보다도 디스차지량보다도 많은 경우에는 H 레벨의 제어 신호 S21을, 그 역의 경우에는 L 레벨의 제어 신호 S21을 출력한다. 즉, 저항 R21, R22, 제1, 제2 전류치 검지 회로(92,93) 및 비교기(94)는 차지량과 디스차지량의 차에 응답하여 H 또는 L 레벨의 제어 신호 S21을 출력하는 차지/디스차지량 검지 회로를 형성한다.

제어 신호 S21은 제2 PMOS, NMOS 트랜지스터(TP22,TN22)의 게이트에 입력된다. 제2 PMOS, NMOS 트랜지스터(TP22,TN22)는 제어 신호 S21에 기초하여 도통도를 변경한다. 양 트랜지스터(TP22,TN22)의 도통도는 제1 PMOS, NMOS 트랜지스터(TP11,TN11)의 게이트 전압에 영향을 부여한다. 제1 트랜지스터(TP11,TN11)는 게이트 전압에 따른 도통도가 되고, 차지량/디스차지량을 변경한다.

상세히 기술하면, 제2 PMOS 트랜지스터(TP22)는 H 레벨의 제어 신호 S21에 응답하여 도통도를 낮게 한다. 이로써 제1 위상차 신호 UP의 전압은 L 레벨까지 저하한다. 이 제1 위상차 신호 UP을 게이트에서 수신하고, 제1 PMOS 트랜지스터(TP11)는 도통도를 높게 한다. 이로써, 제1 PMOS 트랜지스터(TP11)는 차지량을 많게 한다.

한편, 제2 NMOS 트랜지스터(TN22)는 H 레벨의 제어 신호 S21에 응답하여 도통도를 높게 한다. 이로써, 제2 위상차 신호 DN의 전압은 H 레벨까지 상승하지 않는다. 제2 위상차 신호 DN을 게이트에 수신하고, 제1 NMOS 트랜지스터(TN11)는 도통도를 낮게 한다. 이로써, 제1 NMOS 트랜지스터(TN11)는 디스차지량을 적게 한다.

또한, 제2 PMOS 트랜지스터(TP22)는 L 레벨의 제어 신호 S21에 응답하여 도통도를 높게 한다. 이로써, 제1 위상차 신호 UP은 L 레벨까지 저하하지 않는다. 이 제1 위상차 신호 UP을 게이트에서 수신하고, 제1 PMOS 트랜지스터(TP11)는 도통도를 낮게 한다. 따라서, 제1 PMOS 트랜지스터(TP11)는 차지량을 적게 한다. 이로써, 차지 펌프(91)는 종래의 차지 펌프(12)보다도 차지량과 디스차지량의 차를 적게 하고, 차지량과 디스차지량의 균형을 잡을 수 있다.

제2 NMOS 트랜지스터(TN22)는 L 레벨의 제어 신호 S21에 응답하여 도통도를 낮게 한다. 이로써, 제2 위상차 신호 DN은 H 레벨까지 상승하는 이 제2 위상차 신호 DN을 게이트에서 수신하고, 제1 NMOS 트랜지스터(TN11)는 도통도를 높게 한다. 따라서, 제1 NMOS 트랜지스터(TN11)는 디스차지량을 많게 한다. 이로써, 차지 펌프(91)는 종래의 차지 펌프(12)보다도 차지량과 디스차지량의 차를 적게 하고, 차지량와 디스차지량의 균형을 이룰 수 있다.

상기에 의해, 차지 펌프(91)는, 제1 PMOS, NMOS 트랜지스터(TP11,TN11)에 흐르는 전류량에 대응하여 제1 PMOS, NMOS 트랜지스터(TP11,TN11)의 도통도를 낮게 하도록 하였다. 이로써, 차지량과 디스차지량의 균형을 보정할 수 있다.

이하, 본 발명을 구체화한 제7 실시예를 도 17에 따라서 설명한다.

또한, 설명의 편의상, 제2, 제6 실시예와 같은 구성에 관해서는 동일한 부호를 붙이고 그 설명을 일부 생략한다.

도 17은 본 실시예의 차지 펌프(101)를 도시한다. 또한, 본 실시예의 차지 펌프(101)는 제2 실시예에 있어서의 제2 C/D 회로(55)의 제어에, 제7 실시형태에서의 차지/디스차지량 검지 회로를 적용한 예를 나타낸다.

즉, 차지 펌프(101)는 제1∼제3 PMOS 트랜지스터(TP11∼TP13), 제1∼제3 NMOS 트랜지스터(TN11∼TN13), 저항(R1,R22), 제1, 제2 전류치 검지 회로(92,93) 및 비교기(94)를 포함한다.

제1 PMOS, NMOS 트랜지스터(TP11,TN11)는 제1 차지/디스차지 회로(C/D 회로) (54)를 형성한다. 제2, 제3 PMOS 트랜지스터(TP12,TP13)와 제2, 제3 NMOS 트랜지스터(TN12,TN13)는 제2 C/D 회로(55)를 형성한다.

저항(R21)과 제1 전류치 검지 회로(92)로 이루어지는 제1 검지 회로는 제1 PMOS 트랜지스터(TP11)에 흐르는 전류량(차지량)을 검지하고, 그 검지 결과에 따른 제1 검지 신호 S31을 출력한다. 저항(R22)과 제2 전류치 검지 회로(93)로 이루어지는 제2 검지 회로는 제1 NMOS 트랜지스터(TN11)에 흐르는 전류량을 검지하고, 그 검지 결과에 따른 제2 검지 신호 S32를 출력한다.

비교기(94)는 제1, 제2 검지 신호(S31,S32)의 전압을 비교하고, 그 비교 결과에 따른 제어 신호 S21을 출력한다. 상세히 기술하면, 비교기(94)는 제1 검지 신호 S31의 전압보다도 제2 검지 신호 S32의 전압이 높은 경우, L 레벨의 제어 신호 S21을 출력한다. 또한, 비교기(94)는 제1 검지 신호 S31의 전압이 제2 검지 신호 S32의 전압보다도 높은 경우, H 레벨의 제어 신호 S21을 출력한다.

제1, 제2 검지 신호 S31, S32의 전압은 각각 제1 C/D 회로(54)에 있어서의 차지량/디스차지량에 대응하고 있다. 따라서, 비교기(94)는 차지량이 디스차지량보다도 많은 경우에는 H 레벨의 제어 신호 S21을, 그 역의 경우에는 L 레벨의 제어 신호 S21을 출력한다. 즉, 저항(R21,R22), 제1, 제2 전류치 검지 회로(92,93) 및 비교기(94)는 차지량과 디스차지량의 차에 응답하여 H 또는 L 레벨의 제어 신호 S21을 출력하는 차지/디스차지량 검지 회로를 형성한다.

비교기(94)로부터 출력되는 제어 신호 S21은 제3 PMOS, NMOS 트랜지스터(TP13,TN13)의 게이트에 입력된다. 제3 PMOS 트랜지스터(TP13)는 H 레벨의 제어 신호 S21에 응답하여 오프하고, 제3 NMOS 트랜지스터(TN13)는 H 레벨의 제어 신호S21에 응답하여 온한다. 이로써, 제2 C/D 회로(55)는 디스차지 동작만을 한다.

따라서, 차지 펌프(101)는 제1 C/D 회로(54)에 의해서만 차지를 하고, 제1, 제2 C/D 회로(54,55)를 이용하여 디스차지를 한다. 즉, 차지 펌프(101)는 출력 신호 Co의 전압이 높고 토출 전류가 많은 경우에, 제1, 제3 NMOS 트랜지스터(TN11,TN13)로 이루어지는 흡입 회로의 구동 능력을 높게 한다. 이로써, 차지 펌프(101)는 디스차지량을 종래의 차지 펌프(12)보다도 많게 하고, 차지량과 디스차지량의 균형을 이룰 수 있다.

제3 PMOS 트랜지스터(TP13)는 L 레벨의 제어 신호 S21에 응답하여 온하고, 제3 NMOS 트랜지스터(TN13)는 L 레벨의 제어 신호 S21에 응답하여 오프한다. 이로써, 제2 C/D 회로(55)는 차지 동작만을 한다. 따라서, 차지 펌프(101)는 제1, 제2 C/D 회로(54,55)에 의해 차지하고, 제1 C/D 회로(54)만을 이용하여 디스차지를 행한다. 즉, 차지 펌프(101)는 출력 신호 Co의 전압이 낮고 흡입 전류가 많은 경우에, 제1, 제3 PMOS 트랜지스터(TP11,TP13)로 이루어지는 토출 회로의 구동 능력을 높게 한다. 이로써, 차지 펌프(101)는 차지량을 종래의 차지 펌프(12)보다도 많게 하고, 차지량과 디스차지량의 균형을 이룰 수 있다.

또한, 본 실시예에서는 제1, 제2 C/D 회로(54,55)를 이용하였지만, 제3 실시예와 같이 제1∼제3 C/D 회로(54∼56) 또는 그 이상의 단수의 C/D 회로를 이용하여 구성에 구체화하여도 좋다.

또한, 본 발명은 상기 각 실시예의 이외에, 이하의 양태에서 실시하여도 좋다.

상기 각 실시예에서의 차지 펌프(41∼101)를 PLL 주파수 신시사이저에 응용하여도 좋다. 그 PLL 주파수 신시사이저의 블록 회로도를 도 18에 나타낸다.

PLL 주파수 신시사이저(110)는 위상 비교기(11), 차지 펌프(41), 저역 필터(LPF)(13), 전압 제어 발진기(VCO)(14) 및 분주 회로(15)를 구비한다. 또한, PLL 주파수 신시사이저(110)는 기준 분주 회로(111)와 비교 분주 회로(112)를 구비하고 있다. 또한, 제1 실시예의 차지 펌프(41)는 다른 실시예의 차지 펌프(51∼101)의 어느 하나에 대체되더라도 좋다.

기준 분주 카운터(111)는 수정 진동기(113)의 발진에 기초하는 고유 주파수의 수정 발진 신호 fo를 분주한 기준 신호 fr를 위상 비교기(11)에 출력한다. 비교 분주 카운터(112)는 VCO(14)의 출력 신호 Fout을 분주한 비교 신호 fp를 위상 비교기(11)에 출력한다.

위상 비교기(11)는 기준 신호 fr와 비교 신호 fp와의 위상을 비교하고, 그 비교 결과에 기초하여 제1 위상차 신호 UP 및 제2 위상차 신호 DN을 차지 펌프(41)에 출력한다. 차지 펌프(41)는 제1 및 제2 위상차 신호 UP, DN에 기초를 둔 전압신호 Co를 LPF(13)에 출력한다.

LPF(13)는 차지 펌프(41)의 전압 신호 Co를 평활함으로써 고주파 성분을 제거한 제어 신호 Lo를 VCO(14)에 출력한다. VCO(14)는 제어 신호 Lo의 전압치에 따른 주파수의 출력 신호 Fout을 외부 회로에 출력한다. 이 출력 신호 Fout는 비교 분주 카운터(112)에 귀환된다.

출력 신호 Fout의 주파수가 원하는 주파수보다 낮아질 때, 비교 신호 fp의 주파수가 기준 신호 fr의 주파수보다 낮아지고, 양 신호 fr, fp의 위상에 차가 생긴다. 위상 비교기(11)는 양 신호 fr, fp의 위상차에 따른 펄스 폭의 제1, 제2 위상차 신호 UP, DN을 출력한다.

차지 펌프(41)는 위상차 신호 UP, DN의 펄스 폭에 따른 전압 신호 Co를 LPF(13)에 출력하고, LPF(13)는 전압 신호 Co에 기초하여 제어 신호 Lo의 전압치를 변경하고, 예컨대 높은 전압치의 제어 신호 Lo를 출력한다. VCO(14)는 제어 신호Lo에 기초하여 높은 주파수의 출력 신호 Fout을 출력한다.

반대로, 출력 신호 Fout의 주파수가 원하는 주파수보다 높아졌을 때, 비교 신호 fp의 주파수가 기준 신호 fr의 주파수보다 높아지고, 양신호 fr, fp의 위상에 차가 생긴다. 위상 비교기(11)는 비신호 fr, fp의 위상차에 따른 펄스 폭의 제1, 제2 위상차 신호 UP, DN을 출력한다.

차지 펌프(41)는 위상차 신호 UP, DN의 펄스 폭에 따른 전압 신호 Co를 LPF(13)에 출력하고, LPF(13)는 전압 신호 Co에 기초하여 낮은 전압치의 제어 신호Lo를 출력한다. VCO(14)는 제어 신호 Lo에 기초하여 낮은 주파수의 출력 신호 Fout을 출력한다.

PLL 주파수 신시사이저(110)는 상기의 동작을 반복 실행하고, VCO(14)로부터 출력하는 출력 신호 Fout의 주파수를 원하는 주파수에 동기한다. 그리고 이 PLL 주파수 신시사이저(110)는 차지 펌프(41)를 사용함으로써, 주파수를 동기시킬 수 있다. 또한, PLL 주파수 신시사이저(110)는 동기시의 안정도를 높일 수 있다.

이상 상세히 기술한 바와 같이, 본 발명에 따르면, 토출과 흡입의 균형을 이루는 것이 가능한 차지 펌프 회로를 제공할 수 있다.

또한, 본 발명에 의하면, 토출과 흡입의 균형이 좋은 차지 펌프 회로를 사용하여, 동기 시간의 단축을 도모할 수 있는 동시에, 주파수 안정도를 높이는 것이 가능한 PLL 회로를 제공할 수 있다.

Claims

제1 펄스 신호에 응답하여 차지 동작을 하는 토출 회로와, 제2 펄스 신호에 응답하여 디스차지 동작을 하는 흡입 회로를 포함하고, 상기 토출 회로와 흡입 회로의 접속점을 출력 단자로서 상기 단자로부터 상기 차지 동작과 디스차지 동작에 기초하는 전압의 출력 신호를 출력하는 차지/디스차지 회로와,

상기 출력 단자에 접속되고, 상기 토출 회로와 흡입 회로의 상태를 검출하며, 그 검출 결과에 따른 제어 신호를 출력하는 검출 회로와,

상기 제어 신호에 기초하여 상기 토출 회로와 상기 흡입 회로를 제어하고, 토출 회로의 차지량과 흡입 회로의 디스차지량과의 균형을 보정하는 보정 회로를 포함하는 것을 특징으로 하는 차지 펌프 회로.
제1항에 있어서, 상기 검출 회로는 상기 출력 단자의 전위에 기초하여 상기 토출 회로와 흡입 회로의 상태를 검출하여 상기 제어 신호를 출력하고,

상기 보정 회로는 상기 제어 신호에 기초하여 상기 출력 단자의 전위가 높은 경우에는 흡입 회로의 구동 능력 또는 도통도를 낮추고, 상기 출력 단자의 전위가 낮은 경우에는 토출 회로의 구동 능력 또는 도통도를 낮추도록 상기 흡입 회로 및 토출 회로를 제어하는 것을 특징으로 하는 차지 펌프 회로.
제1항에 있어서, 상기 검출 회로는 토출 회로와 흡입 회로에 걸리는 전위차를 검지하고, 전위차에 기초하는 상기 제어 신호를 출력하며,

상기 보정 회로는 토출 회로측의 전위차가 높은 경우에 토출 회로의 구동 능력 또는 도통도를 낮추고, 반대로 흡입 회로측의 전위차가 높은 경우에 흡입 회로의 구동 능력 또는 도통도를 낮추도록 상기 흡입 회로 및 토출 회로를 제어하는 것을 특징으로 하는 차지 펌프 회로.
제1항에 있어서, 상기 검출 회로는 토출 회로와 흡입 회로에 흐르는 전류량을 검지하고, 전위차에 기초하는 상기 제어 신호를 출력하며,

상기 보정 회로는 토출 전류쪽이 많은 경우에 토출 회로의 구동 능력 또는 도통도를 낮추고, 흡입 전류쪽이 많은 경우에 흡입 회로의 구동 능력 또는 도통도를 낮추도록 상기 흡입 회로 및 토출 회로를 제어하는 것을 특징으로 하는 차지 펌프 회로.
제1항에 있어서, 상기 검출 회로는 상기 출력 단자의 전위에 기초하여 상기 토출 회로와 흡입 회로의 상태를 검출하여 상기 제어 신호를 출력하고,

상기 보정 회로는 상기 제어 신호에 기초하여 상기 출력 단자의 전위가 높은 경우에 토출 회로의 구동 능력 또는 도통도를 높이고, 상기 출력 단자의 전위가 낮은 경우에 흡입 회로의 구동 능력 또는 도통도를 높이도록 상기 흡입 회로 및 토출 회로를 제어하는 것을 특징으로 하는 차지 펌프 회로.
제1항에 있어서, 상기 검출 회로는 토출 회로와 흡입 회로에 걸리는 전위차를 검지하고, 전위차에 기초하는 상기 제어 신호를 출력하며,

상기 보정 회로는 토출 회로측의 전위차가 높은 경우에 흡입 회로의 구동 능력 또는 도통도를 높이고, 반대로 흡입 회로측의 전위차가 높은 경우에 토출 회로의 구동 능력 또는 도통도를 높이도록 상기 흡입 회로 및 토출 회로를 제어하는 것을 특징으로 하는 차지 펌프 회로.
제1항에 있어서, 상기 검출 회로는 토출 회로와 흡입 회로에 흐르는 전류량을 검지하고, 전위차에 기초하는 상기 제어 신호를 출력하며,

상기 보정 회로는 토출 전류쪽이 많은 경우에 흡입 회로의 구동 능력 또는 도통도를 높이고, 흡입 전류쪽이 많은 경우에 토출 회로의 구동 능력 또는 도통도를 높이도록 상기 흡입 회로 및 토출 회로를 제어하는 것을 특징으로 하는 차지 펌프 회로.
제2항 내지 제7항 중 어느 한 항에 있어서, 상기 토출 회로와 상기 흡입 회로는 각 게이트에 상기 제1, 제2 펄스 신호가 입력되는 한 쌍의 제1 트랜지스터를 포함하고,

상기 보정 회로는 상기 한 쌍의 트랜지스터의 게이트에 드레인이 접속되고, 게이트에 상기 제어 신호가 입력되는 한 쌍의 제2 트랜지스터를 포함하며, 상기 제어 신호에 기초하여 상기 한 쌍의 제2 트랜지스터를 각각 구동하여 상기 한 쌍의 제1 트랜지스터의 게이트 전압을 제어하고, 상기 한 쌍의 제1 트랜지스터의 구동 능력 또는 도통도를 변경하도록 하는 것을 특징으로 하는 차지 펌프 회로.
제8항에 있어서, 상기 검출 회로는, 상기 제1 토출 회로에 걸리는 전위차를 검지하고, 검지한 전류량에 따른 전압의 제1 제어 신호를 출력하는 제1 연산 증폭기와, 상기 제1 흡입 회로에 걸리는 전위차를 검지하고, 검지한 전류량에 따른 전압의 제2 제어 신호를 출력하는 제2 연산 증폭기를 구비하고,

상기 보정 회로는 상기 제1, 제2 제어 신호에 기초하여 상기 한 쌍의 제2 트랜지스터를 제어하여 상기 한 쌍의 제1 트랜지스터의 게이트 전압을 제어하도록 하는 것을 특징으로 하는 차지 펌프 회로.
제8항에 있어서, 상기 검출 회로는, 상기 제1 토출 회로에 흐르는 전류량을 검지하고, 검지한 전류량에 따른 전압의 제1 검지 신호를 출력하는 제1 전류량 검지 수단과, 상기 제1 흡입 회로에 흐르는 전류량을 검지하고, 검지한 전류량에 따른 전압의 제2 검지 신호를 출력하는 제2 전류량 검지 수단과, 상기 제1, 제2 검지 신호를 비교하여, 그 비교 결과를 제어 신호로서 출력하는 비교기를 구비하고,

상기 보정 회로는 상기 제어 신호에 기초하여 상기 한 쌍의 제2 트랜지스터를 제어하여 상기 한 쌍의 제1 트랜지스터의 게이트 전압을 제어하도록 하는 것을 특징으로 하는 차지 펌프 회로.
제2항 내지 제7항 중 어느 한 항에 있어서, 상기 토출 회로는, 상기 제1 펄스 신호에 기초하여 차지 동작을 하는 제1 토출 회로와, 상기 보정 회로에 의해 차지량이 제어되는 제2 토출 회로를 구비하고,

상기 흡입 회로는, 상기 제2 펄스 신호에 기초하여 디스차지 동작을 하는 제1 흡입 회로와, 상기 보정 회로에 의해 디스차지량이 제어되는 제2 흡입 회로를 포함하는 것을 특징으로 하는 차지 펌프 회로.
제11항에 있어서, 상기 제2 토출 회로와 상기 제2 흡입 회로를 복수쌍 구비하고,

상기 보정 회로는 상기 검출 신호에 기초하여 동작시키는 상기 제2 토출 회로와 제2 흡입 회로의 쌍의 수를 변경하도록 하는 것을 특징으로 하는 차지 펌프 회로.
제11항에 있어서, 상기 검출 회로는, 상기 제1 토출 회로에 걸리는 전위차를 검지하고, 검지한 전류량에 따른 전압의 제1 제어 신호를 출력하는 제1 연산 증폭기와, 상기 제1 흡입 회로에 걸리는 전위차를 검지하고, 검지한 전류량에 따른 전압의 제2 제어 신호를 출력하는 제2 연산 증폭기를 구비하고,

상기 보정 회로는 상기 제1 제어 신호에 기초하여 상기 제2 토출 회로를 제어하고, 상기 제2 제어 신호에 기초하여 상기 제2 흡입 회로를 제어하도록 하는 것을 특징으로 하는 차지 펌프 회로.
제11항에 있어서, 상기 검출 회로는, 상기 제1 토출 회로에 흐르는 전류량을 검지하고, 검지한 전류량에 따른 전압의 제1 검지 신호를 출력하는 제1 전류량 검지 수단과, 상기 제1 흡입 회로에 흐르는 전류량을 검지하고, 검지한 전류량에 따른 전압의 제2 검지 신호를 출력하는 제2 전류량 검지 수단과, 상기 제1, 제2 검지 신호를 비교하여, 그 비교 결과를 제어 신호로서 출력하는 비교기를 구비하고,

상기 보정 회로는 상기 제어 신호에 기초하여 상기 제2 토출 회로 또는 상기 제2 흡입 회로를 동작시키도록 하는 것을 특징으로 하는 차지 펌프 회로.
기준 신호와 비교 신호를 수신하고 제1 및 제2 위상차 신호 사이의 위상차를 기초로 한 펄스 폭을 갖는 제1 및 제2 위상차 신호를 발생하는 위상 비교기와;

상기 위상 비교기에 접속되고, 상기 제1 및 제2 위상차 신호를 수신하며, 제1 및 제2 위상차 신호를 기초로 한 소정의 전압을 갖는 출력 신호를 발생하는 차지 펌프와;

상기 차지 펌프에 접속되고, 차지 펌프 출력 신호의 전압과 일치하는 주파수를 갖는 발진 출력 신호를 발생하는 전압 제어 발진기를 구비하고,

상기 차지 펌프는, 고전위 전원과 저전위 전원 사이에 직렬로 접속되고, 상기 제1 및 제2 위상차 신호에 응답하는 차지/디스차지 트랜지스터와, 상기 고전위 전원과 저전위 전원 사이에서 직렬로 접속된 제1 트랜지스터, 저항 및 제2 트랜지스터와, 상기 제1 트랜지스터와 저항 사이의 제1 노드와 차지 트랜지스터의 게이트 사이에 접속되고, 제1 위상차 신호에 응답하는 제3 트랜지스터와, 제2 트랜지스터와 저항 사이의 제2 노드와 디스차지 트랜지스터의 게이트 사이에 접속되고, 제2 위상차 신호에 응답하는 제4 트랜지스터를 포함하는데, 상기 출력 신호는 상기 차지 트랜지스터와 디스차지 트랜지스터 사이의 제3 노드에 제공되며, 상기 제1 및 제2 트랜지스터의 게이트는 상기 제3 노드에 접속되는 것을 특징으로 하는 PLL 회로.
제15항에 있어서, 상기 전압 제어 발진기와 상기 위상 비교기 사이에 접속되고, 발진 출력 신호를 주파수 분할하고 비교 신호를 발생하는 분주기를 더 포함하는 것을 특징으로 하는 PLL 회로.
제15항에 있어서, 상기 위상 비교기에 접속되고, 소정의 주파수를 갖는 발진 신호를 주파수 분할하고 기준 주파수를 갖는 기준 신호를 발생하는 기준 분주기와;

상기 전압 제어 발진기와 상기 위상 비교기 사이에 접속되고, 상기 발진 출력 신호를 주파수 분할하고 비교 신호를 발생하는 비교 분주기를 더 포함하는 것을 특징으로 하는 PLL 회로.
기준 신호와 비교 신호를 수신하고 제1 및 제2 위상차 신호 사이의 위상차를 기초로 한 펄스 폭을 갖는 제1 및 제2 위상차 신호를 발생하는 위상 비교기와;

상기 위상 비교기에 접속되고, 상기 제1 및 제2 위상차 신호를 수신하며, 제1 및 제2 위상차 신호를 기초로 한 소정의 전압을 갖는 출력 신호를 출력 단자에서 발생하는 차지 펌프와;

상기 차지 펌프에 접속되고, 차지 펌프 출력 신호의 전압값과 일치하는 주파수를 갖는 발진 출력 신호를 발생하는 전압 제어 발진기를 구비하고,

상기 차지 펌프는, 고전위 전원과 저전위 전원 사이에 직렬로 접속되고, 상기 제1 및 제2 위상차 신호에 응답하며, 상기 출력 단자가 메인 차지 트랜지스터와 메인 디스차지 트랜지스터 사이의 노드를 포함하는 메인 차지/디스차지 트랜지스터와, 노드와 상기 고전위 전원 사이에서 직렬로 접속된 제1 및 제2 보조 차지 트랜지스터를 포함하는 보조 차지 트랜지스터군과, 상기 노드와 상기 저전위 전원 사이에서 직렬로 접속된 제1 및 제2 보조 디스차지 트랜지스터를 포함하는 보조 디스차지 트랜지스터군과, 상기 노드에 접속되고, 상기 노드에서 아날로그 신호를 디지털 신호로 변환시키며, 상기 제1 보조 차지 트랜지스터의 게이트는 상기 메인 차지 트랜지스터의 게이트에 접속되고, 상기 제2 보조 차지 트랜지스터의 게이트는 상기 디지털 신호에 응답하며, 상기 제1 보조 디스차지 트랜지스터의 게이트는 상기 메인 디스차지 트랜지스터의 게이트에 접속되고, 상기 제2 보조 디스차지 트랜지스터의 게이트는 상기 디지털 신호에 응답하는 A/D 변환기를 포함하는 것을 특징으로 하는 PLL 회로.
제18항에 있어서, 상기 보조 차지 트랜지스터군은 상기 노드와 고전위 전원 사이에 접속된 제3 및 제4 보조 차지 트랜지스터를 더 포함하는데, 상기 제3 보조 차지 트랜지스터의 게이트는 상기 메인 차지 트랜지스터의 게이트에 접속되며, 상기 제4 보조 차지 트랜지스터의 게이트는 상기 디지털 신호에 응답하고;

상기 보조 디스차지 트랜지스터군은 상기 노드와 저전위 전원 사이에 접속된 제3 및 제4 보조 디스차지 트랜지스터를 더 포함하는데, 상기 제3 보조 디스차지 트랜지스터의 게이트는 상기 메인 디스차지 트랜지스터의 게이트에 접속되고 상기 제4 보조 디스차지 트랜지스터의 게이트는 상기 디지털 신호에 응답하는 것을 특징으로 하는 PLL 회로.
제18항에 있어서, 상기 전압 제어 발진기와 상기 위상 비교기 사이에 접속되고, 발진 출력 신호를 주파수 분할하고 비교 신호를 발생하는 분주기를 더 포함하는 것을 특징으로 하는 PLL 회로.
제18에 있어서, 상기 위상 비교기에 접속되고, 소정의 주파수를 갖는 발진 신호를 주파수 분할하고 기준 주파수를 갖는 기준 신호를 발생하는 기준 분주기와;

상기 전압 제어 발진기와 위상 비교기 사이에 접속되고, 상기 발진 출력 신호를 주파수 분할하고 비교 신호를 발생하는 비교 분주기를 더 포함하는 것을 특징으로 하는 PLL 회로.
기준 신호와 비교 신호를 수신하고 제1 및 제2 위상차 신호 사이의 위상차를 기초로 한 펄스 폭을 갖는 제1 및 제2 위상차 신호를 발생하는 위상 비교기와;

상기 위상 비교기에 접속되고, 상기 제1 및 제2 위상차 신호를 수신하며, 제1 및 제2 위상차 신호를 기초로 한 소정의 전압을 갖는 출력 신호를 발생하는 차지 펌프와;

상기 차지 펌프에 접속되고, 차지 펌프 출력 신호의 전압값과 일치하는 주파수를 갖는 발진 출력 신호를 발생하는 전압 제어 발진기를 구비하고,

상기 차지 펌프는, 고전위 전원과 저전위 전원 사이에 직렬로 접속되고, 상기 제1 및 제2 위상차 신호에 응답하는 차지/디스차지 트랜지스터와, 상기 차지 트랜지스터와 디스차지 트랜지스터 사이에 직렬로 접속되고, 상기 제1 트랜지스터의 게이트는 상기 제1 트랜지스터와 차지 트랜지스터 사이의 제1 노드에 접속되며, 상기 제2 트랜지스터의 게이트는 상기 제2 트랜지스터와 디스차지 트랜지스터 사이의 제2 노드에 접속되는 제1 및 제2 트랜지스터와, 상기 제1 노드에 접속된 제1 입력 단자, 상기 제1 및 제2 트랜지스터 사이의 제3 노드에 접속된 제2 입력 단자 및 출력 단자를 갖고, 상기 제3 노드가 차지 펌프의 출력 신호의 출력 단자인 제1 연산 증폭기와, 상기 제2 노드에 접속된 제1 입력 단자, 상기 제3 노드에 접속된 제2 입력 단자 및 출력 단자를 포함하는 제2 연산 증폭기와, 상기 고전위 전원과 차지 트랜지스터의 게이트 사이에 접속된 제3 트랜지스터와, 상기 저전위 전원과 디스차지 트랜지스터의 게이트 사이에 접속되고, 상기 제3 트랜지스터의 게이트는 상기 제1 연산 증폭기의 출력 단자에 접속되며, 상기 제4 트랜지스터의 게이트는 상기 제2 연산 증폭기의 출력 단자에 접속된 제4 트랜지스터를 포함하는 것을 특징으로 하는 PLL 회로.
제22항에 있어서, 상기 전압 제어 발진기와 상기 위상 비교기 사이에 접속되고, 발진 출력 신호를 주파수 분할하고 비교 신호를 발생하는 분주기를 더 포함하는 것을 특징으로 하는 PLL 회로.
제22항에 있어서, 상기 위상 비교기에 접속되고, 소정의 주파수를 갖는 발진 신호를 주파수 분할하고 기준 주파수를 갖는 기준 신호를 발생하는 기준 분주기와;

상기 전압 제어 발진기와 상기 위상 비교기 사이에 접속되고, 상기 발진 출력 신호를 주파수 분할하고 비교 신호를 발생하는 비교 분주기를 더 포함하는 것을 특징으로 하는 PLL 회로.
기준 신호와 비교 신호를 수신하고 제1 및 제2 위상차 신호 사이의 위상차를 기초로 한 펄스 폭을 갖는 제1 및 제2 위상차 신호를 발생하는 위상 비교기와;

상기 위상 비교기에 접속되고, 상기 제1 및 제2 위상차 신호를 수신하며, 제1 및 제2 위상차 신호를 기초로 한 소정의 전압을 갖는 출력 신호를 발생하는 차지 펌프와;

상기 차지 펌프에 접속되고, 차지 펌프 출력 신호의 전압값과 일치하는 주파수를 갖는 발진 출력 신호를 발생하는 전압 제어 발진기를 구비하고,

상기 차지 펌프는, 고전위 전원과 저전위 전원 사이에 직렬로 접속되고, 상기 제1 및 제2 위상차 신호에 응답하는 차지/디스차지 트랜지스터와, 상기 고전위 전원과 상기 차지 트랜지스터와 디스차지 트랜지스터 사이의 제1 노드 사이에서 직렬로 접속된 제1 및 제2 보조 차지 트랜지스터를 포함하고, 상기 제1 노드는 차지 펌프의 출력 신호의 출력 단자인 보조 차지 트랜지스터군과, 상기 저전위 전원과 상기 제1 노드 사이에서 직렬로 접속된 제1 및 제2 보조 디스차지 트랜지스터를 포함하는 보조 디스차지 트랜지스터군과, 상기 제1 노드에 접속된 제1 입력 단자, 상기 고전위 전원과 차지 트랜지스터 사이의 제2 노드에 접속된 제2 입력 단자 및 출력 단자를 구비하는 제1 연산 증폭기와, 상기 제1 노드에 접속된 제1 입력 단자, 상기 저전위 전원과 디스차지 트랜지스터 사이의 제3 노드에 접속된 제2 입력 단자 및 출력 단자를 포함하고, 상기 제1 보조 차지 트랜지스터의 게이트는 상기 차지 트랜지스터의 게이트에 접속되며, 상기 제2 보조 차지 트랜지스터의 게이트는 상기 제1 연산 증폭기의 출력 단자에 접속되고, 상기 제1 보조 디스차지 트랜지스터의 게이트는 상기 디스차지 트랜지스터의 게이트에 접속되며, 상기 제2 보조 디스차지 트랜지스터의 게이트는 상기 제2 연산 증폭기의 출력 단자에 접속되는 제2 연산 증폭기를 포함하는 것을 특징으로 하는 PLL 회로.
제25항에 있어서, 상기 전압 제어 발진기와 상기 위상 비교기 사이에 접속되고, 발진 출력 신호를 주파수 분할하고 비교 신호를 발생하는 분주기를 더 포함하는 것을 특징으로 하는 PLL 회로.
제25항에 있어서, 상기 위상 비교기에 접속되고, 소정의 주파수를 갖는 발진 신호를 주파수 분할하고 기준 주파수를 갖는 기준 신호를 발생하는 기준 분주기와;

상기 전압 제어 발진기와 상기 위상 비교기 사이에 접속되고, 발진 출력 신호를 주파수 분할하고 비교 신호를 발생하는 비교 분주기를 더 포함하는 것을 특징으로 하는 PLL 회로.
기준 신호와 비교 신호를 수신하고 제1 및 제2 위상차 신호 사이의 위상차를 기초로 한 펄스 폭을 갖는 제1 및 제2 위상차 신호를 발생하는 위상 비교기와;

상기 위상 비교기에 접속되고, 상기 제1 및 제2 위상차 신호를 수신하며, 제1 및 제2 위상차 신호를 기초로 한 소정의 전압을 갖는 출력 신호를 발생하는 차지 펌프와;

상기 차지 펌프 출력 터미널에 접속되고, 차지 펌프로부터 출력 신호의 전압값과 일치하는 주파수를 갖는 발진 출력 신호를 발생하는 전압 제어 발진기를 구비하고,

상기 차지 펌프는, 고전위 전원과 저전위 전원 사이에서 직렬로 접속되고, 상기 제1 및 제2 위상차 신호에 응답하며, 차지 트랜지스터와 디스차지 트랜지스터 사이의 제1 노드는 차지 펌프의 출력 신호의 출력 단자인 차지/디스차지 트랜지스터와, 상기 차지 트랜지스터와 디스차지 트랜지스터 사이의 제1 노드와 상기 고전위 전원과 차지 트랜지스터 사이의 제2 노드 사이에서 직렬로 접속된 제1 저항과 제1 전류 검출 회로와, 상기 저전위 전원과 디스차지 트랜지스터 사이의 상기 제1 노드와 제3 노드 사이에서 직렬로 접속된 제2 저항과 제2 전류 검출 회로와, 상기 제1 전류 검출 회로의 출력에 접속된 제1 입력 단자, 상기 제2 전류 검출 회로의 출력에 접속된 제2 입력 단자 및 출력 단자를 갖는 연산 증폭기와, 상기 고전위 전원과 차지 트랜지스터의 게이트 사이에 접속된 제1 트랜지스터와, 상기 저전위 전원과 디스차지 트랜지스터의 게이트 사이에 접속되고, 상기 제1 및 제2 트랜지스터가 연산 증폭기의 상기 출력 단자에 접속된 게이트를 갖는 제2 트랜지스터를 포함하는 것을 특징으로 하는 PLL 회로.
제28항에 있어서, 상기 전압 제어 발진기와 상기 위상 비교기 사이에 접속되고, 발진 출력 신호를 주파수 분할하고 비교 신호를 발생하는 분주기를 더 포함하는 것을 특징으로 하는 PLL 회로.
제28항에 있어서, 상기 위상 비교기에 접속되고, 소정의 주파수를 갖는 발진 신호를 주파수 분할하고 기준 주파수를 갖는 기준 신호를 발생하는 기준 분주기와;

상기 전압 제어 발진기와 상기 위상 비교기 사이에 접속되고, 발진 출력 신호를 주파수 분할하고 비교 신호를 발생하는 비교 분주기를 더 포함하는 것을 특징으로 하는 PLL 회로.
기준 신호와 비교 신호를 수신하고 제1 및 제2 위상차 신호 사이의 위상차를 기초로 한 펄스 폭을 갖는 제1 및 제2 위상차 신호를 발생하는 위상 비교기와;

상기 위상 비교기에 접속되고, 상기 제1 및 제2 위상차 신호를 수신하며, 제1 및 제2 위상차 신호를 기초로 한 소정의 전압을 갖는 출력 신호를 발생하는 차지 펌프와;

상기 차지 펌프에 접속되고, 차지 펌프 출력 신호의 전압값과 일치하는 주파수를 갖는 발진 출력 신호를 발생하는 전압 제어 발진기를 구비하고,

상기 차지 펌프는, 고전위 전원과 저전위 전원 사이에서 직렬로 접속되고, 상기 제1 및 제2 위상차 신호에 응답하며, 차지 트랜지스터와 디스차지 트랜지스터 사이의 제1 노드는 차지 펌프의 출력 신호의 출력인 차지/디스차지 트랜지스터와, 상기 고전위 전원과 상기 차지 트랜지스터와 디스차지 트랜지스터 사이의 제1 노드 사이에서 직렬로 접속된 제1 및 제2 보조 차지 트랜지스터를 포함하는 보조 차지 트랜지스터군과, 상기 저전위 전원과 상기 제1 노드 사이에 직렬로 접속된 제1 및 제2 보조 디스차지 트랜지스터를 포함하는 보조 디스차지 트랜지스터군과, 상기 제1 노드와 상기 차지 트랜지스터와 고전위 전원 사이의 제2 노드 사이에 직렬로 접속된 제1 저항과 제1 전류 검출 회로와, 상기 제1 노드와 상기 디스차지 트랜지스터와 저전위 전원 사이의 제3 노드 사이에서 직렬로 접속된 제2 저항과 제2 전류 검출 회로와, 상기 제1 전류 검출 회로의 출력에 접속된 제1 입력 단자, 상기 제2 전류 검출 회로의 출력에 접속된 제2 입력 단자 및 출력 단자를 갖고, 상기 제1 보조 차지 트랜지스터의 게이트는 상기 차지 트랜지스터의 게이트에 접속되며, 상기 제2 보조 차지 트랜지스터의 게이트는 상기 연산 증폭기의 출력 단자에 접속되고, 상기 제1 보조 디스차지 트랜지스터의 게이트는 상기 디스차지 트랜지스터의 게이트에 접속되며, 상기 제2 보조 디스차지 트랜지스터의 게이트는 상기 연산 증폭기의 출력 단자에 접속되는 연산 증폭기를 포함하는 것을 특징으로 하는 PLL 회로.
제31항에 있어서, 상기 전압 제어 발진기와 상기 위상 비교기 사이에 접속되고, 발진 출력 신호를 주파수 분할하고 비교 신호를 발생하는 분주기를 더 포함하는 것을 특징으로 하는 PLL 회로.
제31항에 있어서, 상기 위상 비교기에 접속되고, 소정의 주파수를 갖는 발진 신호를 주파수 분할하고 기준 주파수를 갖는 기준 신호를 발생하는 기준 분주기와;

상기 전압 제어 발진기와 상기 위상 비교기 사이에 접속되고, 발진 출력 신호를 주파수 분할하고 비교 신호를 발생하는 비교 분주기를 더 포함하는 것을 특징으로 하는 PLL 회로.