KR19990069165A

KR19990069165A - 반도체 베어칩의 적층구조 및 적층방법

Info

Publication number: KR19990069165A
Application number: KR1019980003242A
Authority: KR
Inventors: 서희중
Original assignee: 구본준; 엘지반도체 주식회사
Priority date: 1998-02-05
Filing date: 1998-02-05
Publication date: 1999-09-06

Abstract

본 발명은 반도체 베어칩의 적층구조 및 적층방법에 관한 것으로, 종래에는 각 베어칩의 패드가 인쇄회로기판의 패드와 일대일로 대응하게 되는 것으로, 이는 인쇄회로기판에 실장되는 베어칩의 적층수가 제한받게 되는 것은 물론, 수개의 베어칩이 세워져 적층되므로 적층수에 관계없이 항상 일정한 높이를 갖게 되는 문제점이 있었던 바, 본 발명에서는 각 패드에 리드선이 형성되는 제1 칩과, 그 제1 칩의 상면에 부착되는 접착용 절연층과, 그 접착용 절연층의 상면에 얹혀져 부착됨과 아울러 각 패드에 리드선이 형성되는 제2 칩으로 하여 각 리드선을 인쇄회로기판상의 동일한 패드에 연결함으로써, 동일한 넓이의 인쇄회로기판에 보다 많은 수의 베어칩을 적층할 수 있는 것은 물론, 베어칩의 적층수에 따라 적층높이가 가변될 수 있도록 하여 공간활용도를 향상시킬 수 있는 효과가 있다.

Description

반도체 베어칩의 적층구조 및 적층방법

본 발명은 반도체 베어칩에 관한 것으로, 특히 수개의 베어칩을 인쇄회로기판에 고밀도로 실장하는데 적합한 반도체 베어칩의 적층구조 및 그 방법에 관한 것이다.

일반적으로 베어칩(Bare Chip)은 그 칩의 일측에 형성된 패드에 리드선을 본딩하고, 그 리드선을 인쇄회로기판에 직접 연결하여 고밀도화를 실현하는 것으로, 도 1은 종래 베어칩의 적층구조를 보인 것이다.

이에 도시된 바와 같이, 종래에는 수개의 베어칩(1)이 겹쳐진 상태로 인쇄회로기판(2)에 나란하게 세워져 적층되는 것으로, 각각의 베어칩(1)에는 다수개의 패드(1a)가 노출되고, 그 각 패드(1a)에는 리드선(3)이 부착되어 인쇄회로기판(2)의 패드(2a)에 연결되어 있다.

도면중 미설명 부호인 4는 절연테이프이다.

상기와 같은 베어칩을 적층하기 위하여는, 하나의 베어칩(1) 일측면에 양면 절연테이프(4)를 부착시키고, 그 절연테이프(4)의 이면에 다른 베어칩(1)을 부착시키는데, 그 각각의 베어칩(1)에는 리드선(3)이 하향으로 부착되어 전술한 바와 같이 인쇄회로기판(2)의 패드(2a)에 솔더링으로 연결되는 것이었다.

그러나, 상기와 같은 종래의 베어칩 적층구조에서는, 각 베어칩(1)의 패드(1a)가 인쇄회로기판(2)의 패드(2a)와 일대일로 대응하게 되는 것으로, 이는 인쇄회로기판(2)에 실장되는 베어칩(1)의 적층수가 제한받게 되는 것은 물론, 수개의 베어칩(1)이 세워져 적층되므로 적층수에 관계없이 항상 일정한 높이를 갖게 되는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 베어칩 적층구조가 가지는 문제점을 감안하여 안출한 것으로, 동일한 넓이의 인쇄회로기판에 보다 많은 수의 베어칩을 적층할 수 있는 것은 물론, 베어칩의 적층수에 따라 적층높이가 가변될 수 있도록 하여 공간활용도를 향상시킬 수 있는 반도체 베어칩의 적층구조 및 그 적층방법을 제공하려는데 본 발명의 목적이 있다.

도 1은 종래 베어칩의 적층구조를 보인 사시도.

도 2a 및 도 2b는 본 발명에 의한 베어칩의 적층구조를 보인 종단면도.

도 3a 내지 도 3c는 본 발명에 의한 베어칩의 적층과정을 보인 종단면도.

*도면의 주요 부분에 대한 부호의 설명*

2 : 인쇄회로기판 2a : 인쇄회로기판의 패드

4 : 절연테이프 10,20 : 베어칩

21 : 칩 패드 12,22 : 리드선

이와 같은 본 발명의 목적을 달성하기 위하여, 각 패드에 리드선이 형성되는 제1 칩과, 그 제1 칩의 상면에 부착되는 접착용 절연층과, 그 접착용 절연층의 상면에 얹혀져 부착됨과 아울러 각 패드에 리드선이 형성되는 제2 칩으로 구성되는 것을 특징으로 하는 반도체 베어칩의 적층구조가 제공된다.

이하, 본 발명에 의한 반도체 베어칩의 적층구조 및 그 적층방법을 첨부도면에 도시된 일실시예에 의거하여 상세하게 설명한다.

도 2a 및 도 2b는 본 발명에 의한 베어칩의 적층구조를 보인 사시도 및 종단면도이고, 도 3a 내지 도 3c는 본 발명에 의한 베어칩의 적층과정을 보인 종단면도이다.

이에 도시된 바와 같이 본 발명에 의한 베어칩의 적층구조는, 각 패드(미도시)에 리드선(12)이 형성되는 제1 칩(10)과, 그 제1 칩(10)의 상면에 부착되는 접착용 절연테이프(4)과, 그 접착용 절연테이프(4)의 상면에 얹혀져 부착됨과 아울러 각 패드(21)에 리드선(22)이 형성되는 제2 칩(22)으로 이루어진다.

상기 각 칩(10,20)의 패드(미도시,21) 상면에는 컨덕티브 패이스트(미부호)를 바른 후에 접착용 절연테이프(4)가 부착된다.

상기 제2 칩(20)이 제1 칩(10)의 상면에 얹혀져 하나의 인쇄회로기판(2)의 동일한 패드(2a)에 실장되므로, 이를 감안하여 제2 칩(20)의 리드선(22) 끝단이 제1 칩(10)의 리드선(12) 끝단과 일치되는 것이 바람직하다.

도면중 종래와 동일한 부분에 대하여는 동일한 부호를 부여하였다.

상기와 같은 본 발명에 의한 베어칩의 적층은 다음과 같은 과정을 통해 진행된다.

즉, 제1 칩(10)의 각 패드(미도시)에 리드선(12)을 형성하는 단계와, 그 칩(10)의 패드 상면에 컨덕티브 패스트를 바른 후 접착용 절연테이프(4)를 부착하는 단계와, 그 절연테이프(4)의 상면에 제2 칩(20)을 부착하는 단계와, 그 제2 칩(20)의 각 패드(21)에 제1 칩(10)의 리드선(12) 끝단과 동일하게 리드선(22)을 형성하는 단계와, 상기 각 칩(10,20)의 리드선(12,22) 끝단을 인쇄회로기판(2)의 동일한 패드(2a)에 솔더링으로 연결하는 단계로 수행하는 것이다.

이렇게, 각 칩의 리드선을 인쇄회로기판의 동일한 패드에 부착하게 되므로 인쇄회로기판의 면적당 적층되는 베어칩의 수가 많아져 고집적화에 유리하게 되는 것이며, 또한 적층되는 베어칩의 수에 따라 그 적층높이가 변하게 되므로 불필요한 공간낭비를 방지할 수 있게 됨은 물론, 각 칩의 리드선이 하나의 인쇄회로기판 패드에 솔더링되므로 리드선의 결합력이 배가된다.

이상에서 설명한 바와 같이 본 발명에 의한 반도체 베어칩의 적층구조 및 적층방법은, 각 패드에 리드선이 형성되는 제1 칩과, 그 제1 칩의 상면에 부착되는 접착용 절연층과, 그 접착용 절연층의 상면에 얹혀져 부착됨과 아울러 각 패드에 리드선이 형성되는 제2 칩으로 하여 각 리드선을 인쇄회로기판상의 동일한 패드에 연결함으로써, 동일한 넓이의 인쇄회로기판에 보다 많은 수의 베어칩을 적층할 수 있는 것은 물론, 베어칩의 적층수에 따라 적층높이가 가변될 수 있도록 하여 공간활용도를 향상시킬 수 있는 효과가 있다.

Claims

각 패드에 리드선이 형성되는 제1 칩과, 그 제1 칩의 상면에 부착되는 접착용 절연층과, 그 접착용 절연층의 상면에 얹혀져 부착됨과 아울러 각 패드에 리드선이 형성되는 제2 칩으로 구성되는 것을 특징으로 하는 반도체 베어칩의 적층구조.
제1항에 있어서, 상기 제1 칩의 리드선과 제2 칩의 리드선은 인쇄회로기판의 동일한 패드에 함께 연결되는 것을 특징으로 하는 반도체 베어칩의 적층구조.
제1 칩의 각 패드에 리드선을 형성하는 단계와, 그 칩의 패드 상면에 컨덕티브 패스트를 바른 후 접착용 절연층을 부착하는 단계와, 그 절연층의 상면에 제2 칩을 부착하는 단계와, 그 제2 칩의 각 패드에 제1 칩의 리드선 끝단과 동일하게 리드선을 형성하는 단계와, 상기 각 칩의 리드선 끝단을 인쇄회로기판의 동일한 패드에 솔더링으로 연결하는 단계로 수행함을 특징으로 하는 반도체 베어칩의 적층방법.