KR19990066808A

KR19990066808A - 소트프 에러가 방지되는 다이나믹 회로

Info

Publication number: KR19990066808A
Application number: KR1019980046784A
Authority: KR
Inventors: 샘 갯샹 추; 비스웨스와라 라오 코다리; 마이클 주 혁 리
Original assignee: 포만 제프리 엘; 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 1998-01-21
Filing date: 1998-11-02
Publication date: 1999-08-16
Also published as: JPH11261406A; KR100293261B1; US6046606A; EP0936546A2; TW437168B

Abstract

본 발명은 알파 입자의 충돌에도 불구하고, 논리 회로 내의 논리 상태 전압 레벨을 효과적으로 유지하기 위한 방법 및 장치에 관한 것이다.

능동 소자를 포함하는 크로스-커플드 회로(cross-coupled circuitry)가 보수(complementary) 논리 회로 배열 내에 구현되어, 반도체 논리 회로에 알파 입자가 충돌함으로써 생길 수 있는 스위칭과 같이, 타이밍이 앞선 스위칭이 발생한 경우 현재의 논리 값을 유지하도록 한다. 스위칭 소자를 안정화시키는 트랜지스터가 마련되어, 부적절한 또는 타이밍이 앞선 스위칭의 시작을 감지하고, 논리 회로 내에 적절한 논리 레벨을 유지하도록 동작함으로써 이에 응답한다. 한 실시예에서, 듀얼 레일(dual rail) 논리 회로의 상부 회로에 있는 내부 노드는 하부 회로에 있는 크로스-커플드 PFET 소자의 게이트 단자에 연결되어 있다. 크로스-커플드 PFET 소자는 상부 회로의 타이밍이 맞지 않은 스위칭 동작의 시작을 감지하고 상부 회로에 있는 유지 PFET를 재 인가하여 상부 회로의 적절한 논리 전압 레벨을 유지한다.

Description

소트프 에러가 방지되는 다이나믹 회로

본 발명은 디지털 논리 신호 처리에 관한 것으로서, 특히 집적 회로 내의 논리 상태 신호를 정전(靜電) 사건(electrostatic event)으로부터 예방 및 보호하기 위한 방법 및 장치에 관한 것이다.

초대규모 집적회로(very large scale integrated: 이하 'VLSI'라 함) 회로 칩 내의 소자 수가 증가함에 따라, 칩의 기초적인 논리 회로를 형성하는 개개의 트랜지스터 소자는 2-3 마이크론 평방의 차수(order) 또는 그 이하의 차수의 면적을 차지하게 된다. 이러한 크기를 갖는 전계 효과 트랜지스터(field effect transistor: FET) 소자 사이에서 정상적인 스위칭 동작을 수행하는 동안 전송되는 전하의 양은 회로 소자가 정전 왜란(electrostatic disturbance)에 민감할 정도로 적은 양이다.

이러한 왜란 중 도처에 있는 하나의 원인이 우주 에너지(cosmic energy)이다. 우주 선(cosmic ray) 우주 공간으로부터 모든 방향으로 지구에 도달하는 방사(radiation)의 형태로 지구를 관통한다. 지구의 대기에 들어오는 대개의 우주 선은 거의 양의 전하를 갖는 원자 핵으로 이루어지며, 이는 대기의 높은 곳에 있는 공기 핵과 충돌하여, 양의 전하 및 음의 전하를 가지는, 마치 소나기와 같은 많은 핵 파편(이를 '2차적 우주 선'이라 한다.)을 형성한다. 이 2차적 우주 선은 지구 표면의 모든 물질을 관통하는 데, 이 우주 선이 물질을 통과함에 따라 물질을 구성하는 전자 및 핵과 충돌을 하게 되고, 결국 정전 전하(electrostatic charge)의 자취를 남기게 한다. 이러한 자취를 따르는 선 전하 밀도(linear charge density)는 대체로 0.3 피코 쿨롬/마이크론(pC/μm)이며, 이 밀도는 VLSI에 있는 하나의 전계 효과 트랜지스터의 스위칭 동작에 포함되는 전하의 양과 거의 같은 크기이다.

이러한 논리 소자로 이루어진 논리 회로는 논리 상태를 감지하고, 감지된 논리 상태에 기초하여 출력을 제공하기 때문에, 위와 같은 현상은 논리 회로에는 상당한 문제를 불러일으킨다. 논리 회로를 구성하는 트랜지스터와 같은 반도체 소자가 예컨대 알파 입자(α particle)와 충돌하는 경우에는, 반도체 소자는 하이 논리 상태(또는 로우 논리 상태)에 영향을 주어 이를 로우 논리 레벨(또는 하이 로우 레벨)로 전이시키는 소위 소프트 에러(soft error)를 겪게 되며, 이에 따라 전체 논리 회로의 성능이 저하된다.

종래, 이와 유사한 문제점이 저장 소자(storage device)에서도 인식되어 왔으며, 이러한 문제점의 해결 수단은 반도체 저장 소자의 구조 및 재료를 바꾸는 형태였다. 그러나, 이러한 해결 수단은 논리 회로에는 적용할 수 없었다. 우주(cosmic) 및 알파 입자는 또한 다이나믹 메모리 저장 셀의 성능에도 문제로 작용하였다. 알파 입자가 셀 위치에 있는 칩에 충격을 가하는 경우, 이 셀에 저장되어 있는 전하는 저장된 논리 상태를 바꿀 정도로 변하게 된다. 따라서, 이러한 타입의 문제점을 피하기 위한 많은 노력들이 있었으며, 메모리 에러 정정(correction) 기술은 이에 대한 주요한 해결책이었다.

이와 같은 전기적인 현상은, 신호가 예비 충전(precharge) 노드(node)의 기생(parasitic) 커패시턴스 상에 저장되는 상보형 금속 산화물 반도체(complimentary Metal Oxide Semiconductor: 이하 'CMOS'라 함) 다이나믹(dynamic) 논리 회로에서도 발생한다. 그러나, CMOS 다이나믹 논리 회로의 경우에는 메모리 에러 정정을 위한 해결책은 적용될 수 없으며, 이에 따라 다른 해결 수단이 요구되어 진다.

따라서, 알파 입자 및 다른 우주 에너지 입자가 논리 회로 소자에 충돌하는 것과 같은 일회성(one-time) 정전 사건이 발생할 수 있는 소자에서 에러를 발생하는 전압을 감소시키고, 또한 논리 회로의 신뢰성을 효과적으로 증가시키는 방법 및 장치에 대한 필요성이 요구되고 있으며, 본 발명은 이와 같은 필요성을 충족시키기 위한 것이다.

도 1은 도미노 회로의 예를 나타내는 도면이다.

도 2는 도 1에 나타낸 도미노 회로와 연결하기 위해 사용할 수 있으며 논리곱(AND) 기능을 수행하는 예를 나타내는 개략적인 회로도이다.

도 3은 도 1에 나타낸 도미노 회로와 연결하기 위해 사용할 수 있으며 논리합(OR) 기능을 수행하는 예를 나타내는 개략적인 회로도이다.

도 4는 도 1에 나타낸 도미노 회로와 연결하기 위해 사용할 수 있으며, 멀티플렉서 기능을 수행하는 예를 나타내는 개략적인 회로도이다.

도 5는 본 발명의 제1 실시예의 개선된 구조를 포함하는 논리 회로를 개략적으로 나타내는 도면이다.

도 6은 본 발명의 제2 실시예의 개선된 구조를 포함하는 논리 회로를 개략적으로 나타내는 도면이다.

이 발명의 방법 및 장치는 알파 입자의 충돌에도 불구하고, 프로세싱 회로에서의 신호 값을 효과적으로 유지한다. 감지 소자(sensing device)는 반도체 논리 회로에 알파 입자가 충돌함으로써 생기는 스위칭과 같이 타이밍이 빠른 스위칭이 발생한 경우, 현재의 신호 값을 회복하도록 한다. 이 감지 소자는 타이밍이 적절하지 않은 또는 빠른 스위칭을 감지하여, 신호 처리 회로 내에 적절한 신호 레벨을 유지하도록 동작하는 복원 회로를 수행함으로써 이에 응답한다.

이하에서는 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.

이하에서는 설명의 편의를 위해 분리된 구조의 다이나믹 또는 도미노 회로를 설명하지만, 본 발명은 분리된 형태의 논리 소자나 논리 어레이 소자에서의 구현에만 한정되는 것은 아니며, 오히려 이하에서 설명하는 방법은 싱글 시스템 CPU(central processing unit)나 다른 큰 반도체 시스템, 칩, 프로세서 또는 집적회로 등의 내부에 또는 일부로서 구현되는 시스템에도 포함된다.

또한, 본 발명의 실시예에서 "소스", "소스 전압", "VDD"라는 용어는 논리 1 또는 하이 레벨의 전압을 언급하기 위해 사용하는 것으로서 서로 바뀌어서 사용할 수 있으며, "0 레벨", "접지 전압", "접지"라는 용어는 논리 0 또는 로우 레벨의 전압을 언급하기 위해 사용하는 것으로서 서로 바뀌어서 사용할 수 있다.

일반적으로, "도미노 논리"라는 용어는 예컨대, 집적 회로 어레이 구조에서 직렬로 연결될 수 있는 논리 회로 스테이지(stage)의 배열을 언급하는 데 사용되며, "다이나믹"이라는 용어는 클록 신호에 동기되는 회로를 언급한다. 도미노 논리회로에서, 신호는 첫 번째 도미노 스테이지에 입력되어 신호 처리된 후, 두 번째 스테이지로 출력된다. 이 신호는 두 번째 스테이지에서 다시 신호 처리된 후 전파(propagation)를 위한 출력 신호로 다른 스테이지로 출력되어, 다른 스테이지에서 신호 처리된다. 이러한 도미노 효과는 스테이지의 어레이 또는 도미노 블록을 통해 연속적으로 전파되는 신호에 의해 달성되며, 각 연속적인 스테이지는 최종 출력이 최종 스테이지에 공급될 때까지 입력 조건에 대한 신호 처리를 수행한다. 도미노 논리 회로는 신호가 각 스테이지에서 별도로 클록과 동기됨이 없이 여러 스테이지를 통해 전파될 수 있다.

도 1에는, 하나의 클록 신호와 두 개의 논리 입력을 수신하고, 하나의 출력 신호를 공급하는 도미노 논리 회로의 예가 도시되어 있다. 도 1에서, P 타입의 FET(이하, PFET라 함) 소자(103)가 논리 1 레벨의 전압(도1에서는 수평라인으로 도시하였음)과 도미노 논리 블록 회로(101) 사이에 연결되어 있다. 트랜지스터(103)는 게이트 단자로 클록 신호를 입력받아, 트랜지스터(103)와 도미노 논리 블록 회로(101) 사이의 공통점인 노드 "X"(107)로 출력 신호를 제공한다. N 타입의 FET(이하, 'NFET'라 함) 소자(105)가 도미노 논리 블록 회로(101)와 접지되어 있는 0 또는 로우 논리 레벨 사이에 연결되어 있다. 트랜지스터(105)는 클록 입력이 연결되는 게이트 단자를 가지고 있으며, 노드 "X"(107)는 PFET 소자(109)와 NFET 소자(111)의 입력 게이트 단자에 연결되는 공통점에 연결되어 있다. 트랜지스터(109 및 111)는 논리 1과 접지 사이에 직렬로 연결되어 있다. 트랜지스터(109 및 111)를 연결하는 공통점으로 신호(OUT)가 출력되며, 이 공통점은 또한 풀업(pull-up) PFET 소자(113)의 게이트 단자에 연결된다. 트랜지스터(113)는 논리 1 레벨과 "X" 노드 사이에 연결되어 노드(107)를 논리 1 레벨로 선택적으로 풀업(pull-up)시키는 기능을 한다.

도 2에는, 직렬로 연결된 트랜지스터(201 및 203)로 이루어지는 AND 게이트의 예가 도시되어 있다. 트랜지스터(201 및 203)는 도 1에 도시된 도미노 논리 블록에 연결되도록 배열되어, 각각의 게이트 단자로 논리 입력 A 및 B를 수신하고 두 개의 논리 입력이 모두 논리 1 레벨인 경우에만 논리 1을 출력하는 AND 연산을 수행한다.

도 2와 유사하게, 도 3은 병렬로 연결된 트랜지스터(301 및 303)로 이루어지는 OR 게이트의 예를 나타내고 있으며, 노드(107) 및 트랜지스터(105)의 사이에 있는 도미노 논리 블록 회로(101)에 접속되도록 배열되어 있다. 이 OR 게이트는 입력 A 또는 B의 어느 하나 만이라도 논리 1 또는 하이 레벨인 경우 논리 1 또는 하이 논리를 출력한다.

멀티플렉서(Multiplexer, 이하 'MUX'라 함) 회로가 도4에 도시되어 있다. MUX 회로는 직렬로 연결된 NFET 소자(401 및 403)로 이루어진 제1 소자 집합과, 직렬로 연결된 NFET 소자(405 및 407)로 이루어지며 제1 소자 집합에 병렬로 연결된 제2 소자 집합을 포함한다. 이 MUX 회로는 도미로 논리 블록(101)에 접속되도록 설계되며, 두 개의 입력 A 및 B에 대하여 다중화(multiplex) 기능을 수행한다.

위에서 설명한 예에서, 알파 입자의 충돌에 의해 내부 노드 "X"(107)에 있는 전하가 출력 인버터(109,111)를 유지 소자(keeper device)(113)로 스위칭시킬 정도로 유출되어, 이 회로가 다음 주기까지 복구할 수 없을 수 있다는 것을 알 수 있다. 이와 같은 알파 입자의 충돌 문제를 해결하는 논리 회로의 제1 실시예가 도5에 도시되어 있다.

도 5에는 듀얼 레일(dual rail) 구조의 다이나믹 회로가 도시되어 있다. 듀얼 레일은 참(true) 논리 출력 신호(T-OUT)가 그의 보수(complement) 출력(도5에서는 C-OUT으로 표시함)을 따라 제공되는 구조를 말한다.

도 5에 도시한 바와 같이, 본 발명의 제1 실시예에서 PFET 소자 또는 PMOS(p-type metal oxide semiconductor) 트랜지스터(501)는 논리 1 전압과 내부 노드(502) 사이에 연결되어 있으며, 클록 입력 신호를 수신하도록 구성되어 있다.

다이나믹 논리 블록(101)에 대응하는 N-트리(N-tree) 회로(503)는 내부 노드(502)와 접지 사이의 NFET 소자(505)에 직렬로 연결되어 있다. NFET 소자(505)의 게이트 단자도 클록 입력을 수신하도록 구성되어 있다. N-트리 회로(503)는 신호 처리를 위한 입력 신호를 수신하도록 구성되어 있다. 내부 노드(502) 인버터(509)(도1의 트랜지스터 109 및 111에 대응함)에 연결되며, 이 인버터는 T-OUT 신호를 출력한다. 유지 또는 보존 PFET 소자(511)는 하이 논리 전압과 내부 노드(502) 사이에 연결되며, 그의 입력 단자는 T-OUT 노드에 연결되어 있다.

도 5의 듀얼 레일 구조의 하부(下部) 회로에서, PFET 소자 또는 PMOS(p-type metal oxide transistor) 트랜지스터(515)가 논리 1 전압과 내부 노드(575) 사이에 연결되어 있으며, 트랜지스터(515)는 클록 입력 신호를 수신하도록 구성되어 있다. N-트리 회로(519)가 내부 노드(517)와 접지 사이에 있는 NFET 소자(521)에 연결되어 있으며, NFET 소자(521)의 게이트 단자는 또한 클록 입력을 수신하도록 구성되어 있다. N-트리(519)에 인가되는 입력 신호는 도 5에 도시한 회로의 상부에 있는 N-트리(503)에 인가되는 신호와 보수 관계에 있다. 내부 노드(517)는 C-OUT 출력을 제공하도록 구성된 인버터(527)에 연결되어 있으며, C-OUT 노드에 연결되는 입력 단자를 가지고 있다.

도 5에 도시한 다이나믹 회로는 또한 알파 입자와의 충돌이 발생한 경우 논리 신호 레벨을 유지하도록 하는 두 개의 제1 및 제2 크로스-커플드(cross-coupled) 피드백 회로를 포함하고 있다. 제1 크로스-커플드 회로에서는, 제1 실시예의 하부 호로 또는 보수(complementary) 회로에 있는 C-OUT 노드는 인버터(513)의 입력에 연결되어 있으며, 인버터(513)의 출력 단자는 PFET 소자(507)의 게이트 단자에 연결되어 있다. PFET 소자(507)는 하이 논리 전압과 내부 노드(502) 사이에 연결되어 있다.

이와 유사하게, 제2 크로스-커플드 회로에서는, 상부(上部) 회로 또는 트루(true) 회로에 있는 T-OUT 노드는 인버터(525)의 입력에 연결되어 있으며, 인버터(525)의 출력 단자는 PFET 소자(523)의 게이트 단자에 연결되어 있다. PFET 소자(523)는 하이 논리 전압과 제1 실시예의 보수 회로 쪽에 있는 내부 노드(517) 사이에 연결되어 있다.

일반적으로, 다이나믹 회로 예컨대 싱글 레일(single rail)과 듀얼 레일 회로에서, N-트리의 위 또는 내부 노드는 클록의 예비 충전 구간(precharge phase) 동안 하이 상태로 예비 충전된다. 신호 처리 구간(evaluate phase) 동안에는 내부 노드는 하이 임피던스 상태로 되어, 내부 노드의 충전 커패시턴스에 의해 하이 상태를 유지한다. 다시 말해, 노드를 하이 상태로 유지하는 능동 소자는 없다.

그 동안, 즉, 예비 충전 구간에서 신호 처리 구간까지의 동안, 알파 입자의 충돌에 의해 내부 노드에 있는 전하가 출력 인버터를 유지 소자로 스위칭할 수 있을 정도로 전하가 유출되어 다음 주기까지 회로가 복원되지 않을 수도 있을 것이다.

이러한 사건이 발생한 경우, 유지 소자는 턴-오프 상태로 되며, 이 턴-오프 상태는 알파 입자 충돌 후의 다음 예비 충전 구간까지 계속된다.

도 5는 또한 제1 및 제2 인버터-트랜지스터 쌍으로 이루어지는 회로에 직렬로 연결되는 추가적인 크로스-커플드 회로를 나타내고 있다. 제1 크로스 커플드 회로는 인버터(513)와 PMOS 트랜지스터(507)를 포함하며, 하부 레일 또는 보수 출력 회로의 출력을 상부 레일 또는 트루 출력 회로에 커플링시킨다. 제2 크로스-커플드 회로는 인버터(525)와 PMOS 트랜지스터(523)를 포함하며, 상부 레일 또는 트루 회로의 출력을 하부 레일 또는 보수 출력 회로에 커플링시킨다.

일반적으로 듀얼 레일 구조를 사용하는 것이 좋은 성능을 달성한다고 알려져 있다. 크로스-커플드 회로가 없는 대개의 동작에서는, 상부의 저장 노드가 논리 1 레벨을 저장하고 있으며, 이 회로에 알파 입자의 충돌이 있다고 하면, 알파 입자는 방전을 초래할 것이며, 이에 따라 에러가 발생할 것이다.

그러나, 크로스-커플드 회로에서는, 이와 같은 경우 소자(507)가 턴온되어, 논리 1 상태가 내부 노드(502)로부터 방전되는 것이 방지된다. 이와 유사하게, 논리 회로의 하부 레일 또는 보수 회로 쪽의 저장 노드(517)는 또한 출력 신호 T-OUT를 사용한 PMOS 트랜지스터의 동작에 의해 알파 입자의 충돌에 의한 정전 사건의 영향을 방지할 수 있다.

도 6은 본 발명의 제2 실시예에 따른 다른 듀얼 레일(dual rail) 구조의 다이나믹 회로를 도시하고 있다. 도 6에 도시한 바와 같이, 제2 실시예에서 PFET 소자 또는 PMOS 트랜지스터(601)는 논리 1 전압과 내부 노드(603) 사이에 연결되어 있으며, 클록 입력 신호를 수신하도록 구성되어 있다. 다이나믹 논리 블록(101)에 대응하는 N-트리(N-tree) 회로(505)는 내부 노드(603)와 접지 사이에 있는 NFET 소자(607)에 직렬로 연결되어 있다. NFET 소자(607)의 게이트 단자도 클록 입력을 수신하도록 구성되어 있다. N-트리 회로(605)는 신호처리(프로세싱)를 위한 입력 신호를 수신하도록 구성되어 있다. 내부 노드(603)는 인버터 611(도1의 트랜지스터 109 및 111에 대응함)에 연결되며, 이 인버터(611)는 T-OUT 신호를 출력한다. 유지 또는 보존 PFET 소자(613)는 하이 논리 전압과 내부 노드(603) 사이에 연결되며, 그의 입력 단자는 T-OUT 노드에 연결되어 있다.

도 6에 도시한 듀얼 레일 구조의 하부(下部)에서는, PFET 소자 또는 PMOS 트랜지스터(615)가 논리 1 전압과 내부 노드(617) 사이에 연결되어 있으며, 트랜지스터(615)는 클록 입력 신호를 수신하도록 구성되어 있다. N-트리 회로(619)가 내부 노드(617)와 접지에 연결된 NFET 소자(621) 사이에 연결되어 있으며, NFET 소자(621)의 게이트 단자는 또한 클록 입력을 수신하도록 구성되어 있다. N-트리회로(619)는 신호 처리를 위한 입력 신호(C-입력 신호)를 수신하도록 구성되어 있다. N-트리(619)에 인가되는 입력 신호(C-입력 신호)는 도6에 도시한 회로의 상부(上部)에 있는 N-트리(605)(T-입력 신호)에 인가되는 신호와 보수 관계에 있다. 내부 노드(617)는 C-OUT 출력을 제공하도록 구성된 인버터(625)에 연결되어 있다. 유지 또는 보존 소자(627)는 하이 논리 전압과 내부 노드(617) 사이에 연결되며, C-OUT 노드에 연결되는 입력 단자를 가지고 있다.

도 6에 도시한 다이나믹 회로는 또한 알파 입자와의 충돌이 발생한 경우 논리 신호 레벨을 유지하도록 배열된 두 개의 제1 및 제2 크로스-커플드 피드백 회로를 포함하고 있다. 제1 크로스-커플드 회로에서, 하부 회로 또는 보수 회로에 있는 내부 노드(617)는 회로의 상부에 있는 PFET 소자(609)의 입력에 연결되어 있다. PFET 소자(609)는 하이 논리 전압과 논리 회로의 상부에 있는 내부 노드(603) 사이에 연결되어 있다.

이와 유사하게, 제2 크로스-커플드 회로에서, 상부 또는 트루 회로에 있는 내부 노드(603)는 회로의 하부에 있는 PFET 소자(623)의 입력에 연결되어 있으며 PFET 소자(623)는 하이 논리 전압과 보수 회로 또는 하부 회로의 내부 노드(617) 사이에 연결되어 있다. 도 6에서, 본 발명의 제2 실시예는 크로스 커플드 회로를 위한 입력 신호를 제1 실시예의 회로와는 다른 지점으로부터 받아들이므로 도 5에 기재된 제1 실시예보다 보다 적은 구성 요소가 필요하다. 그러나, 도 6에 기재된 본 발명의 제2 실시예는 도 5의 예에서 설명한 것과 유사한 방식으로 동작하며, 따라서 이전에 기재한 바와 같이 알파 입자의 충돌에 의해 초래될 수 있는 소프트 에러를 방지할 수 있다.

이상에서 본 발명의 방법 및 장치를 실시예의 듀얼 레일 논리 시스템과 관련하여 설명하였다. 비록 본 발명의 실시예를 당업자가 이해할 정도를 상세하게 설명하였지만, 싱글 레일 구현을 포함하는 많은 변형된 실시예와 그의 변형들이 이 분야의 당업자에게 쉽게 구현될 수 있다. 따라서, 본 발명은 이상에서 설명한 특정한 형태에 한정되는 것은 아니며, 본 발명은 본 발명의 정신 및 범위에 포함될 수 있는 변경, 변형 및 등가물까지 포함한다.

이상에서 설명한 바와 같이, 본 발명에 따르면 알파 입자의 충돌 등에 의해 발생하는 소프트 에러를 방지하여, 논리 회로의 신뢰성을 증가시킬 수 있다.

Claims

a) 신호 처리 회로;

b) 신호 처리를 위한 입력 신호들을 수신하도록 구성된 입력 단자 수단;

c) 상기 신호 처리 회로에 연결되는 출력 단자 수단―여기서 신호 처리 회로는 상기 입력 신호들을 선택적으로 처리하여, 상기 입력 신호들 가운데 복수의 감지가능한 관계 중 하나의 전기적 상태를 나타내는 출력 신호를 상기 출력 단자 수단에 공급함―; 및

d) 상기 신호 처리 회로에 연결되는 복원 회로―여기서 복원 회로는 상기 출력 신호의 타이밍이 맞지 않은 변화에 응답하여 선택적으로 동작되며, 상기 출력 신호를 상기 변화 이전에 존재하는 전기적인 상태로 복원시키기 위해 회로의 동작을 시작함―

를 포함하는 반도체 장치.
제1항에 있어서,

상기 복원 회로가 적어도 하나 이상의 능동 소자를 포함하는 반도체 장치.
제2항에 있어서,

상기 능동 소자가 전계 효과 트랜지스터인 반도체 장치.
제3항에 있어서,

상기 전계 효과 트랜지스터가 P 타입 전계 효과 트랜지스터인 반도체 장치.
제4항에 있어서,

상기 능동 소자가 PMOS 트랜지스터인 반도체 장치.
제1항에 있어서,

상기 신호 처리 회로가 논리 처리 회로인 반도체 장치.
제6항에 있어서,

상기 논리 처리 회로가 AND 게이트를 포함하는 반도체 장치.
제6항에 있어서,

상기 논리 처리 회로가 OR 게이트를 포함하는 반도체 장치.
제6항에 있어서,

상기 논리 처리 회로가 멀티플렉서 회로를 포함하는 반도체 장치.
제1항에 있어서,

상기 신호 처리 회로가 도미노 회로(domino circuit)를 포함하는 반도체 장치.
제1항에 있어서,

상기 신호 처리 회로가 듀얼 레일(dual rail) 논리 회로―여기서 듀얼 레일 논리 회로는

i) 상기 입력 신호들의 제1 집합을 처리하여 제1 출력 신호를 제1 출력 단자 수단으로 공급하는 제1 신호 처리부; 및

ii) 상기 입력 신호들의 제1 집합과 보수 관계에 있는 상기 입력 신 호들의 제2 집합을 처리하여 상기 제1 출력 신호와 보수 관계에 있는 제2 출력 신호를 제2 출력 단자 수단으로 공급하는 제2 신 호 처리부

를 포함함-인

반도체 장치.
제11항에 있어서,

상기 제1 신호 처리부는 상기 제1 출력 단자 수단에 커플링되는 제1 내부 노드를 포함하며,

상기 제2 신호 처리부는 상기 제2 출력 단자 수단에 커플링되는 제2 내부 노드를 포함하며,

상기 복원 회로는 상기 제1 내부 노드와 상기 제2 내부 노드 사이에 연결되는 제1 스위칭 회로를 포함하는

반도체 장치.
제12항에 있어서,

상기 복원 회로가 상기 제2 내부 노드와 상기 제1 내부 노드 사이에 연결되는 제2 스위칭 회로를 포함하는 반도체 장치.
제11항에 있어서,

상기 제1 신호 처리부는 상기 제1 출력 단자 수단에 커플링되는 제1 내부 노드를 포함하며,

상기 복원 회로는 상기 제1 내부 노드와 상기 제2 출력 단자 수단에 연결되는 제1 스위칭 회로를 포함하는

반도체 장치.
제14항에 있어서,

상기 제1 스위칭 회로는 인버터 소자와 제1 스위칭 소자를 포함하며, 상기 인버터 소자는 상기 제1 스위칭 소자에 직렬로 연결되는 반도체 장치.
제11항에 있어서,

상기 제2 신호 처리부는 상기 제2 출력 단자 수단에 연결되는 제2 내부 노드를 포함하며,

상기 복원 회로는 상기 제2 내부 노드와 상기 제1 출력 단자 수단 사이에 연결되는 제2 스위칭 회로를 포함하는

반도체 장치.
제16항에 있어서,

상기 제2 스위칭 회로는 인버터 소자와 제2 스위칭 소자를 포함하며, 상기 인버터 소자는 상기 제2 스위칭 소자에 직렬로 연결되는 반도체 장치.
논리 회로 노드에 있는 논리 신호 레벨에 타이밍이 맞지 않은 변화가 발생한 경우 상기 노드에 있는 상기 논리 신호 레벨을 복원하는 방법에 있어서,

a) 상기 노드에 발생한 상기 타이밍이 맞지 않은 변화를 감지하는 단계; 및

b) 상기 노드에 있는 상기 신호 레벨의 상기 변화를 감지하면 상기 논리 신 호 레벨을 상기 논리 회로 노드에 인가하는 단계

를 포함하는 논리 신호 레벨 복원 방법.
제18항에 있어서,

상기 논리 신호 레벨의 소스와 상기 논리 회로 노드 사이에 스위칭 소자를 연결하는 단계;

상기 타이밍이 맞지 않은 변화를 감지하면, 복원 신호를 제공하는 단계; 및

상기 소스와 상기 논리 회로 노드 사이의 연결에 영향을 주기 위해, 상기 복원 신호를 상기 스위칭 소자에 인가함으로써, 상기 논리 신호 레벨을 상기 논리 회로 노드로 복원시키는 단계

를 더 포함하는 논리 신호 레벨 복원 방법.