JP2002534879A - Ｓｅｕ堅牢回路 - Google Patents
Ｓｅｕ堅牢回路Info
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Abstract
(57)【要約】
Ｓデータ記憶回路に使用可能なＥＵ堅牢回路が開示される。書込み動作中フルレイル駆動を与えるためＳＥＵ堅牢回路は伝達ゲートを使用する。ＳＥＵ堅牢回路はまた、ＳＥＵ堅牢回路のトランジスタが特に放射線事象中寄生バイポーラオンを受けずこのため回路によるＳＥＵ保護が増加できるように構成される。
Description
【０００１】 本発明は１９９８年１２月２３日付けで出願され、発明の名称が「集積回路イ
ンピーダンス装置及びその製造法」の、米国継続特許出願第０９／２１９，８０
４号に関連し、参照される。
ンピーダンス装置及びその製造法」の、米国継続特許出願第０９／２１９，８０
４号に関連し、参照される。
【０００２】 （技術分野） この発明は集積回路データ記憶回路、特に集積回路データ記憶回路に使用され
るＳＥＵ堅牢回路に関する。軍事及び軌道・惑星間スペース業界では高放射線環
境での動作可能な電子システムの必要性がある。このシステムの大半の用途では
、高い性能、高い複雑性、高い密度並びに極めて低い電力が要求される。このた
め放射線に対し堅牢にされる、即ち放射線効果に対し許容できる、あるいは無視
出来る最高のレベルの技術の必要性がある。他の同様の必要性も放射線に対する
堅牢性にある。
るＳＥＵ堅牢回路に関する。軍事及び軌道・惑星間スペース業界では高放射線環
境での動作可能な電子システムの必要性がある。このシステムの大半の用途では
、高い性能、高い複雑性、高い密度並びに極めて低い電力が要求される。このた
め放射線に対し堅牢にされる、即ち放射線効果に対し許容できる、あるいは無視
出来る最高のレベルの技術の必要性がある。他の同様の必要性も放射線に対する
堅牢性にある。
【０００３】 （背景技術） 放射線はシリコンを主体とする半導体材料を含む多くの導電体材料と相互作用
する。回路動作中この相互作用により不都合な影響を受ける。例えば放射線は閾
値電圧（Ｖｔ）を変更することによりＭＯＳトランジスタの導電性を変えてしま
う。これらの大半の不都合な影響は放射線堅牢プロセスを用いて最小限に押さえ
ることができるが、超ＬＳＩ（ＶＬＳＩ）回路の場合、放射線により電力及びア
ースを含む内部ノードに大きなレベルの過渡電流が発生され電流が乱される。こ
の内部妨害のため回路性能が低下され回路動作も乱され、例えばデータ記憶回路
の記憶状態が変更されてしまう。単に放射線堅牢プロセスを設けることだけでは
、この種の影響を防止するに不十分である場合が多い。
する。回路動作中この相互作用により不都合な影響を受ける。例えば放射線は閾
値電圧（Ｖｔ）を変更することによりＭＯＳトランジスタの導電性を変えてしま
う。これらの大半の不都合な影響は放射線堅牢プロセスを用いて最小限に押さえ
ることができるが、超ＬＳＩ（ＶＬＳＩ）回路の場合、放射線により電力及びア
ースを含む内部ノードに大きなレベルの過渡電流が発生され電流が乱される。こ
の内部妨害のため回路性能が低下され回路動作も乱され、例えばデータ記憶回路
の記憶状態が変更されてしまう。単に放射線堅牢プロセスを設けることだけでは
、この種の影響を防止するに不十分である場合が多い。
【０００４】 （１）全ドース、（２）ドース速度、（３）単一事象故障（ＳＥＵ）、及び（
４）ニュートロンが大きく、４つの分類を用いて回路の感度を特徴付けることが
通例である。本発明は主に単一事象故障に対するデータ記憶回路の感度を低下す
ることに関し、これにより回路のドース速度・堅牢性も増加できる。データ記憶
回路はラッチ、レジスタ、メモリセル、あるいは他の種類のデータ記憶回路であ
る。
４）ニュートロンが大きく、４つの分類を用いて回路の感度を特徴付けることが
通例である。本発明は主に単一事象故障に対するデータ記憶回路の感度を低下す
ることに関し、これにより回路のドース速度・堅牢性も増加できる。データ記憶
回路はラッチ、レジスタ、メモリセル、あるいは他の種類のデータ記憶回路であ
る。
【０００５】 軌道・惑星間スペースは比較的厳しい単一事象故障（ＳＥＵ）環境である。Ｓ
ＥＵは回路ノードを経て移動し十分な電荷を与え回路動作を破壊するエネルギー
粒子により引き起こされる。重い粒子はデータ破壊の主な原因と考えられる。重
い粒子は回路ノードに比較的大量の電荷を与えることができる。問題の粒子分布
は通常ランダムで、三次元スペースでは均一であり比較的小さな流れである。こ
の粒子分布のため、実際電荷を与える特定の回路ノードの作用は単位時間当りの
確率として定義され、これは次に単一事象故障速度と関連付けされる。単一事象
故障は補正可能な導入誤差であり、従って一般にはソフトエラーと呼ばれる。ソ
フトエラーが蓄積する速度はソフトエラー速度（ＳＥＲ）と呼ばれ単一事象故障
速度と等価である。問題の回路が２異常の感応ノードを有する場合、各ノードの
ＳＥＲは加算され、その回路の全ＳＥＲとして定義される。
ＥＵは回路ノードを経て移動し十分な電荷を与え回路動作を破壊するエネルギー
粒子により引き起こされる。重い粒子はデータ破壊の主な原因と考えられる。重
い粒子は回路ノードに比較的大量の電荷を与えることができる。問題の粒子分布
は通常ランダムで、三次元スペースでは均一であり比較的小さな流れである。こ
の粒子分布のため、実際電荷を与える特定の回路ノードの作用は単位時間当りの
確率として定義され、これは次に単一事象故障速度と関連付けされる。単一事象
故障は補正可能な導入誤差であり、従って一般にはソフトエラーと呼ばれる。ソ
フトエラーが蓄積する速度はソフトエラー速度（ＳＥＲ）と呼ばれ単一事象故障
速度と等価である。問題の回路が２異常の感応ノードを有する場合、各ノードの
ＳＥＲは加算され、その回路の全ＳＥＲとして定義される。
【０００６】 データ記憶回路内のあるノードに対し通常、データ記憶回路が所望状態を維持
している間１つのあるいは複数のトランジスタ（及びノード容量）が吸収可能な
最大付与電荷が付与される。放射線により誘起された電荷が最大閾値電荷レベル
を超えると、記憶されたデータ状態が変更されてしまう。通常各データ記憶回路
は放射線誘起電荷に対し最敏感な１以上のノードを有している。大半の敏感なノ
ードに対する最大閾値の電荷はデータ記憶回路の臨界電荷と呼ばれる。
している間１つのあるいは複数のトランジスタ（及びノード容量）が吸収可能な
最大付与電荷が付与される。放射線により誘起された電荷が最大閾値電荷レベル
を超えると、記憶されたデータ状態が変更されてしまう。通常各データ記憶回路
は放射線誘起電荷に対し最敏感な１以上のノードを有している。大半の敏感なノ
ードに対する最大閾値の電荷はデータ記憶回路の臨界電荷と呼ばれる。
【０００７】 データ記憶回路は通常、再生フィードバック路を、例えばメモリセルに存在す
るような２個のクロスカップリングされたインバータから形成される双安定素子
を含む。放射線事象中所望のデータ状態を維持するため、インバータの一方のｎ
−チャンネルトランジスタはそのインバータの出力の低データ状態を維持する必
要があり、他方のインバータｐ−チャンネルトランジスタは他方のインバータの
出力の高データ状態を維持する必要がある。多くのデータ記憶回路の場合、トラ
ンジスタはサイズが最少であり密度が最大に電力が最少にされる。
るような２個のクロスカップリングされたインバータから形成される双安定素子
を含む。放射線事象中所望のデータ状態を維持するため、インバータの一方のｎ
−チャンネルトランジスタはそのインバータの出力の低データ状態を維持する必
要があり、他方のインバータｐ−チャンネルトランジスタは他方のインバータの
出力の高データ状態を維持する必要がある。多くのデータ記憶回路の場合、トラ
ンジスタはサイズが最少であり密度が最大に電力が最少にされる。
【０００８】 データ記憶回路のＳＥＲを評価するため、トランジスタの最大電流通過能力を
考慮する必要がある。重いイオンはデータ記憶回路内のノードを横断するとき、
ある時間の間ノードがその元の状態から反対の状態に変化される。これは重いイ
オンがシリコンを通過する際与える電荷のためである。このノードがデータ記憶
回路のフィードバックループの周囲の遅延より長い期間の間反対状態に保持され
る場合、セルは状態を切り替えそのデータは失われる。
考慮する必要がある。重いイオンはデータ記憶回路内のノードを横断するとき、
ある時間の間ノードがその元の状態から反対の状態に変化される。これは重いイ
オンがシリコンを通過する際与える電荷のためである。このノードがデータ記憶
回路のフィードバックループの周囲の遅延より長い期間の間反対状態に保持され
る場合、セルは状態を切り替えそのデータは失われる。
【０００９】 ノードがその反対状態を保持する時間期間は主に３つのファクタに左右される
。これらのファクタは、ノードに与えられる全電荷と、ノードに接続されるデー
タ記憶回路のトランジスタの導電性と、データ記憶回路のフィードバックループ
の周囲の遅延とである。故障の可能性を低減する１方法はトランジスタの導電性
を増加する（従ってトランジスタのサイズを増加する）ことにある。一方これに
よりデータ記憶回路の寸法が増加され、これは特にデータ記憶回路（即ちメモリ
セル）が何度も複製される大型のＲＡＭメモリでは望ましくない。故障の可能性
を低減する別の方法は、データ記憶回路の周囲のフィードバック遅延を増加する
ことにある。フィードバック遅延を増加することにより、「オン」トランジスタ
がより多くの時間を与え、電圧状態変化がデータ記憶回路の周囲に十分に伝播し
フィードバック路が形成され、データが破壊される前に与える電荷が除去される
。
。これらのファクタは、ノードに与えられる全電荷と、ノードに接続されるデー
タ記憶回路のトランジスタの導電性と、データ記憶回路のフィードバックループ
の周囲の遅延とである。故障の可能性を低減する１方法はトランジスタの導電性
を増加する（従ってトランジスタのサイズを増加する）ことにある。一方これに
よりデータ記憶回路の寸法が増加され、これは特にデータ記憶回路（即ちメモリ
セル）が何度も複製される大型のＲＡＭメモリでは望ましくない。故障の可能性
を低減する別の方法は、データ記憶回路の周囲のフィードバック遅延を増加する
ことにある。フィードバック遅延を増加することにより、「オン」トランジスタ
がより多くの時間を与え、電圧状態変化がデータ記憶回路の周囲に十分に伝播し
フィードバック路が形成され、データが破壊される前に与える電荷が除去される
。
【００１０】 フィードバック遅延はクロスカップリングされた構成のデータ記憶回路内に抵
抗器を挿入することにより増加される。２個のクロスカップリングされた抵抗器
を有するＲＡＭ型データ記憶回路が図１に示される。クロスカップリングされた
抵抗器はデータ記憶回路の臨界電荷を増加するのに効果的であることが判明した
。一方抵抗器によりデータ記憶回路のフィードバックループの周囲の遅延が増加
されるので、データ記憶回路を自由に書き込むに必要な時間も増加される。代表
的なＳＥＵ要件は、抵抗器の寸法がクロスカップリングされた抵抗器なしの場合
のデータ記憶回路の書込み時間の５倍だけ書込み時間を増加するよう設定される
必要がある。これは大きな性能要件である。
抗器を挿入することにより増加される。２個のクロスカップリングされた抵抗器
を有するＲＡＭ型データ記憶回路が図１に示される。クロスカップリングされた
抵抗器はデータ記憶回路の臨界電荷を増加するのに効果的であることが判明した
。一方抵抗器によりデータ記憶回路のフィードバックループの周囲の遅延が増加
されるので、データ記憶回路を自由に書き込むに必要な時間も増加される。代表
的なＳＥＵ要件は、抵抗器の寸法がクロスカップリングされた抵抗器なしの場合
のデータ記憶回路の書込み時間の５倍だけ書込み時間を増加するよう設定される
必要がある。これは大きな性能要件である。
【００１１】 クロスカップリングされた抵抗器の別の制限は選択材料が平方当り約１００キ
ロオームのシート抵抗を有するポリシリコンである場合が多いことである。この
場合ポリシリコン材料ん温度係数は通常大きい。温度係数により書込み時間が温
度と共に大きく変化する。従来書込み時間の増加はＳＥＵ堅牢性が増加の見地か
ら許容できたが、システムのメモリサイズが増加するにつれ、ＳＥＲを低くする
ことが必要となり、結果としての書込み時間増加はシステムの将来性の見地から
受け入れられなくなっている。
ロオームのシート抵抗を有するポリシリコンである場合が多いことである。この
場合ポリシリコン材料ん温度係数は通常大きい。温度係数により書込み時間が温
度と共に大きく変化する。従来書込み時間の増加はＳＥＵ堅牢性が増加の見地か
ら許容できたが、システムのメモリサイズが増加するにつれ、ＳＥＲを低くする
ことが必要となり、結果としての書込み時間増加はシステムの将来性の見地から
受け入れられなくなっている。
【００１２】 別の方法によればデータ記憶回路の周囲のフィードバック遅延はクロスカップ
リングされた抵抗器を挿入し書込み動作中抵抗器をオンにすることにより増加で
きる。２個のクロスカップリングされたトランジスタを有するＲＡＭ型データ記
憶回路が図２に示される。各クロスカップリングされたトランジスタのソースは
データ記憶回路のインバータの一方の出力に接続される。各クロスカップリング
されたトランジスタのドレインはデータ記憶回路の他方のインバータの入力に接
続される。最後に各クロスカップリングされたトランジスタのゲートはワードラ
インと接続される。
リングされた抵抗器を挿入し書込み動作中抵抗器をオンにすることにより増加で
きる。２個のクロスカップリングされたトランジスタを有するＲＡＭ型データ記
憶回路が図２に示される。各クロスカップリングされたトランジスタのソースは
データ記憶回路のインバータの一方の出力に接続される。各クロスカップリング
されたトランジスタのドレインはデータ記憶回路の他方のインバータの入力に接
続される。最後に各クロスカップリングされたトランジスタのゲートはワードラ
インと接続される。
【００１３】 クロスカップリングされたトランジスタセルの動作は以下の点を除き、標準の
データ記憶回路の動作とほぼ同一である。ワードラインがハイ、即ちセルが選択
されるとき、トランジスタがオンであるので、クロスカップリングされたトラン
ジスタの抵抗はローである。従ってセルは比較的迅速に書込まれる。ワードライ
ンがローのとき、トランジスタがオフであるので、クロスカップリングされたト
ランジスタの抵抗がハイである。従って重いイオンの衝突によるセルのＳＥＲ堅
牢性が改良され得る。
データ記憶回路の動作とほぼ同一である。ワードラインがハイ、即ちセルが選択
されるとき、トランジスタがオンであるので、クロスカップリングされたトラン
ジスタの抵抗はローである。従ってセルは比較的迅速に書込まれる。ワードライ
ンがローのとき、トランジスタがオフであるので、クロスカップリングされたト
ランジスタの抵抗がハイである。従って重いイオンの衝突によるセルのＳＥＲ堅
牢性が改良され得る。
【００１４】 適切に機能させるため、クロスカップリングされたトランジスタは通常オフに
されるとき十分に「漏れ」が生じ、データ記憶回路がリフレッシュの必要なく所
望の状態に確実に維持できるようにする必要がある。これはクロスカップリング
されたトランジスタと並列に抵抗素子（図３及び図４参照）を導入することによ
り達成される。抵抗素子はデータ記憶回路の必要なＳＥＵ堅牢性を与えるに十分
に大にする必要がある。データ記憶回路が書込まれるとき、抵抗素子はクロスカ
ップリングされたトランジスタにより短絡される。
されるとき十分に「漏れ」が生じ、データ記憶回路がリフレッシュの必要なく所
望の状態に確実に維持できるようにする必要がある。これはクロスカップリング
されたトランジスタと並列に抵抗素子（図３及び図４参照）を導入することによ
り達成される。抵抗素子はデータ記憶回路の必要なＳＥＵ堅牢性を与えるに十分
に大にする必要がある。データ記憶回路が書込まれるとき、抵抗素子はクロスカ
ップリングされたトランジスタにより短絡される。
【００１５】 バルク技術を用いる場合、クロスカップリングされたトランジスタによる方法
は多くの制限を受ける。通常クロスカップリングされたトランジスタの胴部端子
は電力供給電圧から効果的には絶縁できない。このためＳＥＵ感応領域、即ち図
２のノードＡ、Ａ’の感応断面領域が増加される。この感応領域は粒子が逆バイ
アス接合の表示領域を通過するとき、与えられた電荷がドリフトし拡散してノー
ドの電圧を反対状態に変える場合のように、逆バイアス接合として定義できる。
は多くの制限を受ける。通常クロスカップリングされたトランジスタの胴部端子
は電力供給電圧から効果的には絶縁できない。このためＳＥＵ感応領域、即ち図
２のノードＡ、Ａ’の感応断面領域が増加される。この感応領域は粒子が逆バイ
アス接合の表示領域を通過するとき、与えられた電荷がドリフトし拡散してノー
ドの電圧を反対状態に変える場合のように、逆バイアス接合として定義できる。
【００１６】 ＳＥＵを受けないようにするため、クロスカップリングされたトランジスタと
並列に与えられる抵抗がインバータの出力ノードの抵抗の少なくとも１０〜１０
０倍である必要がある。ノードＡ、Ａ’はインピーダンスが高いので、ＳＥＵ事
象がその胴部または接合部に当るとき、これらノードは容易に放電され（クロス
カップリングされたトランジスタがｎ−チャンネル装置であれば）アースレベル
に保持され、（クロスカップリングされたトランジスタがｐ−チャンネル装置で
あれば）ＶＤＤレベルに保持される。インバータの入力上のこの状態変化はその
出力ノードへ伝播し、ノードＡはノードＡ’と等しくなりデータ記憶回路の状態
は不確定になる。
並列に与えられる抵抗がインバータの出力ノードの抵抗の少なくとも１０〜１０
０倍である必要がある。ノードＡ、Ａ’はインピーダンスが高いので、ＳＥＵ事
象がその胴部または接合部に当るとき、これらノードは容易に放電され（クロス
カップリングされたトランジスタがｎ−チャンネル装置であれば）アースレベル
に保持され、（クロスカップリングされたトランジスタがｐ−チャンネル装置で
あれば）ＶＤＤレベルに保持される。インバータの入力上のこの状態変化はその
出力ノードへ伝播し、ノードＡはノードＡ’と等しくなりデータ記憶回路の状態
は不確定になる。
【００１７】 クロスカップリングされたトランジスタ内の感応領域を減少する１方法は胴部
の端子を電力供給電圧から効果的に遮断することであり、これはＳＯＩ技術を用
いて最大に容易に達成できる。フェチナ等による米国特許第５，６３１，８６３
号はこの方法を開示しており、本明細書の図３及び図４に全体が開示される。フ
ェチナの特許の図３及び図４においてデータ記憶回路１０にはｎ−チャンネルの
クロスカップリングされたトランジスタ４０が含まれ、このトランジスタはノー
ド１６に接続されるソース４６とノード１９に接続されるドレイン４８とワード
ライン３０に接続さえるゲート４４とを有する。データ記憶回路１０はまたｎ−
チャンネルクロスカップリングされたトランジスタ４２を包有し、このトランジ
スタはノード１８に接続されるソース４１とノード１７に接続されるドレイン４
３とワードライン３０に接続されるゲート４５とを有する。
の端子を電力供給電圧から効果的に遮断することであり、これはＳＯＩ技術を用
いて最大に容易に達成できる。フェチナ等による米国特許第５，６３１，８６３
号はこの方法を開示しており、本明細書の図３及び図４に全体が開示される。フ
ェチナの特許の図３及び図４においてデータ記憶回路１０にはｎ−チャンネルの
クロスカップリングされたトランジスタ４０が含まれ、このトランジスタはノー
ド１６に接続されるソース４６とノード１９に接続されるドレイン４８とワード
ライン３０に接続さえるゲート４４とを有する。データ記憶回路１０はまたｎ−
チャンネルクロスカップリングされたトランジスタ４２を包有し、このトランジ
スタはノード１８に接続されるソース４１とノード１７に接続されるドレイン４
３とワードライン３０に接続されるゲート４５とを有する。
【００１８】 ｎ−チャンネルのクロスカップリングされたトランジスタ４０、４２の胴部は
ワードラインがオフ、即ちＳＥＵなしモードにあるときソース及びドレイン端子
と同一の電位にある必要がある。このため胴部が回路の他方のトランジスタの受
ける正常井戸電位に対し遮断される必要がある。一方胴部の全遮断はフロート状
態のままであり、これにより回路が不安定となるので、これは望ましくない。
ワードラインがオフ、即ちＳＥＵなしモードにあるときソース及びドレイン端子
と同一の電位にある必要がある。このため胴部が回路の他方のトランジスタの受
ける正常井戸電位に対し遮断される必要がある。一方胴部の全遮断はフロート状
態のままであり、これにより回路が不安定となるので、これは望ましくない。
【００１９】 フロート状態の胴部による不安定性を減少するため、フェチナ等は胴部及びソ
ース間に抵抗性コンタクトＲＳをまた胴部及びドレイン間に抵抗性コンタクトＲ
Ｄを設けることを提案した。例えばＮ−チャンネルトランジスタ４０を使用する
とき、図４は胴部５０及びソース４６間の抵抗性コンタクトＲＳ及び胴部５０及
びドレイン４８間の抵抗性コンタクトＲＳを示しており、図４にはまたＮ−チャ
ンネルトランジスタ４０の上部ゲート４４、及び図示のＳＯＩプロセスの埋込酸
化層からのアースされた寄生バックサイドゲート４７を示す。トランジスタ４０
がオフのとき、抵抗性コンタクトＲＳ及びＲＤはＳ＝Ｂ＝Ｄを設定する比較的大
きな抵抗値の回路を形成し、逆バイアス接合を残さないので感応領域もない。ト
ランジスタ４０がオンのとき、抵抗性コンタクトＲＳ及びＲＤは短絡され、比較
的迅速な書込み時間が得られる。
ース間に抵抗性コンタクトＲＳをまた胴部及びドレイン間に抵抗性コンタクトＲ
Ｄを設けることを提案した。例えばＮ−チャンネルトランジスタ４０を使用する
とき、図４は胴部５０及びソース４６間の抵抗性コンタクトＲＳ及び胴部５０及
びドレイン４８間の抵抗性コンタクトＲＳを示しており、図４にはまたＮ−チャ
ンネルトランジスタ４０の上部ゲート４４、及び図示のＳＯＩプロセスの埋込酸
化層からのアースされた寄生バックサイドゲート４７を示す。トランジスタ４０
がオフのとき、抵抗性コンタクトＲＳ及びＲＤはＳ＝Ｂ＝Ｄを設定する比較的大
きな抵抗値の回路を形成し、逆バイアス接合を残さないので感応領域もない。ト
ランジスタ４０がオンのとき、抵抗性コンタクトＲＳ及びＲＤは短絡され、比較
的迅速な書込み時間が得られる。
【００２０】 フェチナ等特許の制限は抵抗性コンタクトＲＳ及びＲＤの抵抗値が相当制限さ
れることにある。例えばフェチナ等の特許は寄生するドレイン・ソースバイポー
ラゲイン作用を防止するため抵抗値が十分に低く、所望のレベルのＳＥＵほぼを
与えるため抵抗値を十分に高くする必要があることを述べている。これらの制限
は最終的には得られたＳＥＵ保護を制限する。フェチナ等の特許の別の制限は、
クロスカップリングされたトランジスタ４０、４２が書込み動作中フルレイル駆
動を与えないので、書込み時間が最適値より長くなることにある。書込み時間の
顕著な増加はこのＳＥＵ堅牢法で大半のデータ記憶回路に見られるが、殆どの増
加はラッチのような書込み動作中駆動されるクロスカップリングされたインバー
タ対の片側にのみに有するデータ記憶回路に見られる場合が多い。例えばメモリ
セルの場合、クロスカップリングされたインバータの両側は駆動され、書込み時
間の増加はそれほど顕著でなくなる。
れることにある。例えばフェチナ等の特許は寄生するドレイン・ソースバイポー
ラゲイン作用を防止するため抵抗値が十分に低く、所望のレベルのＳＥＵほぼを
与えるため抵抗値を十分に高くする必要があることを述べている。これらの制限
は最終的には得られたＳＥＵ保護を制限する。フェチナ等の特許の別の制限は、
クロスカップリングされたトランジスタ４０、４２が書込み動作中フルレイル駆
動を与えないので、書込み時間が最適値より長くなることにある。書込み時間の
顕著な増加はこのＳＥＵ堅牢法で大半のデータ記憶回路に見られるが、殆どの増
加はラッチのような書込み動作中駆動されるクロスカップリングされたインバー
タ対の片側にのみに有するデータ記憶回路に見られる場合が多い。例えばメモリ
セルの場合、クロスカップリングされたインバータの両側は駆動され、書込み時
間の増加はそれほど顕著でなくなる。
【００２１】 （発明の開示） 本発明は書込み動作中フルレイル駆動を与えることができるＳＥＵ堅牢回路を
与えることにより従来の欠点の多くを解決する。本発明はまた、潜在的に得られ
るＳＥＵ保護を増加させる寄生バイポーラゲイン作用を受けないＳＥＵ堅牢回路
を提供する。
与えることにより従来の欠点の多くを解決する。本発明はまた、潜在的に得られ
るＳＥＵ保護を増加させる寄生バイポーラゲイン作用を受けないＳＥＵ堅牢回路
を提供する。
【００２２】 書込み動作中フルレイル駆動を与えるため、本発明は単にｎ−チャンネルある
いはｐ−チャンネルトランジスタではなく伝達ゲートを有するＳＥＵ堅牢回路を
提供することを企図する。伝達ゲートはｐ−チャンネル及びｎ−チャンネルトラ
ンジスタの両方を含み、ｐ−チャンネルトランジスタのソース及びドレインとｎ
−チャンネルトランジスタは共に接続されている。Ｐ−チャンネルトランジスタ
は正の電圧方向にフルレイル駆動を与え、ｎ−チャンネルトランジスタは負の電
圧方向にフルレイル駆動を与える。上述したようにフルレイル駆動により、大半
のデータ記憶回路の、特に１つのデータ入力のみを有する回路の書込み時間が減
少される。
いはｐ−チャンネルトランジスタではなく伝達ゲートを有するＳＥＵ堅牢回路を
提供することを企図する。伝達ゲートはｐ−チャンネル及びｎ−チャンネルトラ
ンジスタの両方を含み、ｐ−チャンネルトランジスタのソース及びドレインとｎ
−チャンネルトランジスタは共に接続されている。Ｐ−チャンネルトランジスタ
は正の電圧方向にフルレイル駆動を与え、ｎ−チャンネルトランジスタは負の電
圧方向にフルレイル駆動を与える。上述したようにフルレイル駆動により、大半
のデータ記憶回路の、特に１つのデータ入力のみを有する回路の書込み時間が減
少される。
【００２３】 図示の一実施形態によれば、抵抗素子がｎ−チャンネル及びｐ−チャンネルト
ランジスタのソースとドレインとの間に接続される。Ｎ−チャンネル及びｐ−チ
ャンネルトランジスタがオフのとき、抵抗素子によりｎ−チャンネル及びｐ−チ
ャンネルトランジスタと並列に回路が形成される。この回路によりデータ記憶回
路はリフレッシュを必要とすることなくデータ状態を保持できる。抵抗素子は好
ましくは所望のレベルのＳＥＵ保護を与えるに十分に高い値を有している。書込
み動作中、ｎ−チャンネル及びｐ−チャンネルトランジスタの両方はオンであり
、抵抗素子は効果的に短絡される。これによりデータ記憶回路の書込み時間が最
少にされる。更にｎ−チャンネル及びｐ−チャンネルトランジスタの両方が含ま
れるので、電圧の両方向でフルレイル駆動が得られる。これにより更に書込み時
間が改良される。
ランジスタのソースとドレインとの間に接続される。Ｎ−チャンネル及びｐ−チ
ャンネルトランジスタがオフのとき、抵抗素子によりｎ−チャンネル及びｐ−チ
ャンネルトランジスタと並列に回路が形成される。この回路によりデータ記憶回
路はリフレッシュを必要とすることなくデータ状態を保持できる。抵抗素子は好
ましくは所望のレベルのＳＥＵ保護を与えるに十分に高い値を有している。書込
み動作中、ｎ−チャンネル及びｐ−チャンネルトランジスタの両方はオンであり
、抵抗素子は効果的に短絡される。これによりデータ記憶回路の書込み時間が最
少にされる。更にｎ−チャンネル及びｐ−チャンネルトランジスタの両方が含ま
れるので、電圧の両方向でフルレイル駆動が得られる。これにより更に書込み時
間が改良される。
【００２４】 ｎ−チャンネル及びｐ−チャンネルトランジスタの基板はフロート状態のまま
あるいは適切な電源と接続可能である。フロート状態のままの場合、寄生バイポ
ーラ作用が生じる。即ち基板はソースあるいはドレインの上部でＶｂｅ閾値の上
をドリフトする。これにより寄生バイポーラトランジスタがオンできる。基板が
電源に接続される場合、ソースまたはドレイン接合の基板は逆バイアスされ欠乏
領域が形成される。欠乏領域によりデータ記憶回路の感応領域が増加され、デー
タ記憶回路がＳＥＵ故障に対しより敏感にされる。このいずれの場合も理想的で
はないが、堅牢回路と関連しないノードが堅牢にされ従って、ＳＥＵ防止が増加
される。
あるいは適切な電源と接続可能である。フロート状態のままの場合、寄生バイポ
ーラ作用が生じる。即ち基板はソースあるいはドレインの上部でＶｂｅ閾値の上
をドリフトする。これにより寄生バイポーラトランジスタがオンできる。基板が
電源に接続される場合、ソースまたはドレイン接合の基板は逆バイアスされ欠乏
領域が形成される。欠乏領域によりデータ記憶回路の感応領域が増加され、デー
タ記憶回路がＳＥＵ故障に対しより敏感にされる。このいずれの場合も理想的で
はないが、堅牢回路と関連しないノードが堅牢にされ従って、ＳＥＵ防止が増加
される。
【００２５】 基板が中間電圧と接続されることが考えられる。中間電圧を与えるため、抵抗
素子はタップ端子を有する分圧器を含む。タップ端子はｎ−チャンネル及びｐ−
チャンネルトランジスタの両方の基板端子に対し中間電圧を与える。あるいは抵
抗素子は第１の分圧器及び第２の分圧器を有する。第１の分圧器はｐ−チャンネ
ルトランジスタの基板端子に対し中間電圧を与え、第２の分圧器はｎ−チャンネ
ルトランジスタの基板端子に対し中間電圧を与える。抵抗素子はポリシリコン、
ドーピングされたシリコンあるいは他の抵抗性材料や元素から作られる１以上の
抵抗器を有する。抵抗器はまた１９９８年１２月２３日に出願され、「集積イン
ピーダンス装置及びその製造方法」の名称で、参考のためここに示される米国同
時継続出願第０９／２１９，８０４号に従って製造可能である。
素子はタップ端子を有する分圧器を含む。タップ端子はｎ−チャンネル及びｐ−
チャンネルトランジスタの両方の基板端子に対し中間電圧を与える。あるいは抵
抗素子は第１の分圧器及び第２の分圧器を有する。第１の分圧器はｐ−チャンネ
ルトランジスタの基板端子に対し中間電圧を与え、第２の分圧器はｎ−チャンネ
ルトランジスタの基板端子に対し中間電圧を与える。抵抗素子はポリシリコン、
ドーピングされたシリコンあるいは他の抵抗性材料や元素から作られる１以上の
抵抗器を有する。抵抗器はまた１９９８年１２月２３日に出願され、「集積イン
ピーダンス装置及びその製造方法」の名称で、参考のためここに示される米国同
時継続出願第０９／２１９，８０４号に従って製造可能である。
【００２６】 本発明の別の図示実施形態によれば、２以上の抵抗器が直列に置かれ、ｎ−チ
ャンネルトランジスタは他方の抵抗器と並列接続される。この構成によりポーラ
ゲイン作用を受けないＳＥＵ堅牢回路が与えられる。上述したようにポーラゲイ
ン作用によりＳＥＵ堅牢回路の効果性が減少される。
ャンネルトランジスタは他方の抵抗器と並列接続される。この構成によりポーラ
ゲイン作用を受けないＳＥＵ堅牢回路が与えられる。上述したようにポーラゲイ
ン作用によりＳＥＵ堅牢回路の効果性が減少される。
【００２７】 図示の実施形態の場合、ｎ−チャンネルトランジスタのソースはデータ記憶回
路のクロスカップリングされたインバータの一方の出力と接続され、ｐ−チャン
ネルトランジスタのソースがデータ記憶回路のクロスカップリングされたインバ
ータの他方の入力と接続される。更にｎ−チャンネルトランジスタのドレインは
ｐ−チャンネルトランジスタのドレインと接続される。次に第１の抵抗器がｎ−
チャンネルトランジスタのソースとドレインとの間に設けられ、第２の抵抗器は
ｐ−チャンネルトランジスタのソースとドレインとの間に設けられる。
路のクロスカップリングされたインバータの一方の出力と接続され、ｐ−チャン
ネルトランジスタのソースがデータ記憶回路のクロスカップリングされたインバ
ータの他方の入力と接続される。更にｎ−チャンネルトランジスタのドレインは
ｐ−チャンネルトランジスタのドレインと接続される。次に第１の抵抗器がｎ−
チャンネルトランジスタのソースとドレインとの間に設けられ、第２の抵抗器は
ｐ−チャンネルトランジスタのソースとドレインとの間に設けられる。
【００２８】 ｎ−チャンネルトランジスタのバイポーラ作用を防止するため、ｎ−チャンネ
ルトランジスタの胴部及びソースが共に接続される。同様にｐ−チャンネルトラ
ンジスタの胴部及びドレインが共に接続される。この構成の場合ｎ−チャンネル
トランジスタはその胴部及びドレイン間に寄生ダイオードを有する。同様にｐ−
チャンネルトランジスタはそのソース及び胴部間に寄生ダイオードを有する。一
方寄生ダイオードは互いに整合されていないので、電流は寄生ダイオードを経て
ｎ−チャンネルトランジスタ及びｐ−チャンネルトランジスタを直接流れること
ができない。むしろ電流は抵抗素子の少なくとも１のを流れる必要がある。以下
に詳しく説明するが、この基本実施形態は他の多くの設計変更が考えられる。
ルトランジスタの胴部及びソースが共に接続される。同様にｐ−チャンネルトラ
ンジスタの胴部及びドレインが共に接続される。この構成の場合ｎ−チャンネル
トランジスタはその胴部及びドレイン間に寄生ダイオードを有する。同様にｐ−
チャンネルトランジスタはそのソース及び胴部間に寄生ダイオードを有する。一
方寄生ダイオードは互いに整合されていないので、電流は寄生ダイオードを経て
ｎ−チャンネルトランジスタ及びｐ−チャンネルトランジスタを直接流れること
ができない。むしろ電流は抵抗素子の少なくとも１のを流れる必要がある。以下
に詳しく説明するが、この基本実施形態は他の多くの設計変更が考えられる。
【００２９】 本発明の他の目的及び多くの付随する利点は添付図面に添う以下の詳細な説明
からより容易に理解されよう。
からより容易に理解されよう。
【００３０】 （発明を実施するための最良の形態） 上述したように本発明は書込み動作中フルレイル駆動を与えるないしは寄生ポ
ーラゲイン作用を受けないＳＥＵ堅牢回路を提供する。書込み動作中フルレイル
駆動を与えるため、ＳＥＵ堅牢回路はｎ−チャンネルまたはｐ−チャンネルのト
ランジスタではなく伝達ゲートを含むＳＥＵ堅牢回路を含む。その−ＳＥＵ堅牢
回路が図５に示される。伝達ゲートはｐ−チャンネルトランジスタＰ１ ６２と
ｎ−チャンネルトランジスタＮ１ ６４とを含み、ｐ−チャンネルトランジスタ
Ｐ１ ６２及びｎ−チャンネルトランジスタＮ１ ６４ののソース及びドレイン
が共に接続されている。ｐ−チャンネルトランジスタＰ１ ６２は正の電圧方向
にフルレイル駆動を与え、ｎ−チャンネルトランジスタＮ１ ６４は負の電圧方
向にフルレイル駆動を与える。上述したようにフルレイル駆動によりあるデータ
記憶回路、特に１個のみのデータ入力を有する回路の書込み時間が減少される。
ーラゲイン作用を受けないＳＥＵ堅牢回路を提供する。書込み動作中フルレイル
駆動を与えるため、ＳＥＵ堅牢回路はｎ−チャンネルまたはｐ−チャンネルのト
ランジスタではなく伝達ゲートを含むＳＥＵ堅牢回路を含む。その−ＳＥＵ堅牢
回路が図５に示される。伝達ゲートはｐ−チャンネルトランジスタＰ１ ６２と
ｎ−チャンネルトランジスタＮ１ ６４とを含み、ｐ−チャンネルトランジスタ
Ｐ１ ６２及びｎ−チャンネルトランジスタＮ１ ６４ののソース及びドレイン
が共に接続されている。ｐ−チャンネルトランジスタＰ１ ６２は正の電圧方向
にフルレイル駆動を与え、ｎ−チャンネルトランジスタＮ１ ６４は負の電圧方
向にフルレイル駆動を与える。上述したようにフルレイル駆動によりあるデータ
記憶回路、特に１個のみのデータ入力を有する回路の書込み時間が減少される。
【００３１】 図５に示す回路はマスター段のフリップフロップである。一方本発明がメモリ
セル、ラッチ、レジスタを含む任意の種類のデータ記憶素子に対し使用でき、２
以上のＳＥＵ堅牢回路がフィードバックループ内に配置可能であると考えられる
。上述したようにＳＥＵ堅牢回路６０はｐ−チャンネルトランジスタＰ１ ６２
、ｎ−チャンネルトランジスタＮ１ ６４及び堅牢抵抗器Ｒ ６６を含む。基板
接続及びトランジスタＰ１ ６２とトランジスタＮ１ ６４とのドレイン・基板
とソース・基板との間の寄生ＰＮ接合も図示に沿った以下の説明が行われる。
セル、ラッチ、レジスタを含む任意の種類のデータ記憶素子に対し使用でき、２
以上のＳＥＵ堅牢回路がフィードバックループ内に配置可能であると考えられる
。上述したようにＳＥＵ堅牢回路６０はｐ−チャンネルトランジスタＰ１ ６２
、ｎ−チャンネルトランジスタＮ１ ６４及び堅牢抵抗器Ｒ ６６を含む。基板
接続及びトランジスタＰ１ ６２とトランジスタＮ１ ６４とのドレイン・基板
とソース・基板との間の寄生ＰＮ接合も図示に沿った以下の説明が行われる。
【００３２】 データ記憶素子はクロスカップリングされたインバータ Ｇ２ ７０及びイン
バータＧ３ ７２を含む。特定のデータ状態が記憶されるときイネーブルにされ
る相補イネーブル信号ｃｌ、ｃｌｎを有したインバータＧ３ ７２が図示される
。書込み動作を行うため、インバータＧ３ ７２がディスエーブルにされ、イン
バータＧ１ ７４はイネーブルにされる。ＳＥＵ堅牢回路６０はノードＢ ７６
とノードＣ ７８との間に配置されるが、ＳＥＵ堅牢回路６０はまたノードＡと
インバータＧ２ ７０との間にあるいはその両方に配置できることも考えられる
。
バータＧ３ ７２を含む。特定のデータ状態が記憶されるときイネーブルにされ
る相補イネーブル信号ｃｌ、ｃｌｎを有したインバータＧ３ ７２が図示される
。書込み動作を行うため、インバータＧ３ ７２がディスエーブルにされ、イン
バータＧ１ ７４はイネーブルにされる。ＳＥＵ堅牢回路６０はノードＢ ７６
とノードＣ ７８との間に配置されるが、ＳＥＵ堅牢回路６０はまたノードＡと
インバータＧ２ ７０との間にあるいはその両方に配置できることも考えられる
。
【００３３】 ＳＥＵ堅牢回路６０の堅牢抵抗器６６の目的はデータ記憶素子のあるインバー
タ段の感応領域（ドレイン）及び次の段への入力間に増加したＲＣ遅延を与える
ことにある。粒子がノードＡ ８０やノードＢ ７６上の感応領域に当ると、堅
牢抵抗器６６はノードＣ ７８上の電圧状態変化を大きく遅延させ、インバータ
Ｇ３ ７２またはインバータＧ２ ７０が多くの時間それぞれノードＡ ８０や
ノードＢ ７６上の付与電荷を除去し最初に記憶されたデータ状態を復活させる
抵抗器が大きくなると（ＳＥＵ堅牢回路の複数の配置のためフィードバックルー
プの全ＲＣ遅延が大きくなると）、回路が故障することのない許容の付与電荷を
大にできる。
タ段の感応領域（ドレイン）及び次の段への入力間に増加したＲＣ遅延を与える
ことにある。粒子がノードＡ ８０やノードＢ ７６上の感応領域に当ると、堅
牢抵抗器６６はノードＣ ７８上の電圧状態変化を大きく遅延させ、インバータ
Ｇ３ ７２またはインバータＧ２ ７０が多くの時間それぞれノードＡ ８０や
ノードＢ ７６上の付与電荷を除去し最初に記憶されたデータ状態を復活させる
抵抗器が大きくなると（ＳＥＵ堅牢回路の複数の配置のためフィードバックルー
プの全ＲＣ遅延が大きくなると）、回路が故障することのない許容の付与電荷を
大にできる。
【００３４】 ｎ−チャンネル及びｐ−チャンネルのトランジスタ６２、６４の目的は書込み
動作中堅牢抵抗器６６を短絡することにある。トランジスタＰ１ ６２及びトラ
ンジスタＮ１ ６４の両方を設けることにより、フルレイル駆動が両方の電圧方
向に与え、データ記憶素子の書込み時間が潜在的に減少される。
動作中堅牢抵抗器６６を短絡することにある。トランジスタＰ１ ６２及びトラ
ンジスタＮ１ ６４の両方を設けることにより、フルレイル駆動が両方の電圧方
向に与え、データ記憶素子の書込み時間が潜在的に減少される。
【００３５】 トランジスタＰ１ ６２及びトランジスタＮ１ ６４の基板がＶＤＤ及びＶＳ
Ｓに接続されると考えられる。このバイアス構成によりデータ記憶素子のＳＥＲ
が減少されるが、結果として感応領域が実質的に増加される。即ちノードＣ ７
８がハイ状態にあるとき、ノードＣ ７８とトランジスタＮ１ ６４の基板（Ｎ
１Ｂ）との間のＰＮ接合が逆バイアスさえる。この感応領域に粒子が当ると、ノ
ードＣ ７８がロー状態へ放電する。
Ｓに接続されると考えられる。このバイアス構成によりデータ記憶素子のＳＥＲ
が減少されるが、結果として感応領域が実質的に増加される。即ちノードＣ ７
８がハイ状態にあるとき、ノードＣ ７８とトランジスタＮ１ ６４の基板（Ｎ
１Ｂ）との間のＰＮ接合が逆バイアスさえる。この感応領域に粒子が当ると、ノ
ードＣ ７８がロー状態へ放電する。
【００３６】 同様にノードＣがロー状態にあるとノードＣ ７８とトランジスタ６２の基板
（Ｐ１Ｂ）間のＰＮ接合が逆バイアスされる。この結果としての欠乏領域により
ノードＣ ７８上に感応領域が形成される。この感応領域に粒子が当ると、ノー
ドＣ ７８がハイ状態へ充電する。いずれの場合でもノードＣ ７８上のデータ
状態変化が迅速にノードＡ ８０へ通過し、ノードＢ ７６へ迅速通過してノー
ドＣ ７８上のデータ状態変化が再度強化されるので、堅牢抵抗器６６の有効性
が減少される。
（Ｐ１Ｂ）間のＰＮ接合が逆バイアスされる。この結果としての欠乏領域により
ノードＣ ７８上に感応領域が形成される。この感応領域に粒子が当ると、ノー
ドＣ ７８がハイ状態へ充電する。いずれの場合でもノードＣ ７８上のデータ
状態変化が迅速にノードＡ ８０へ通過し、ノードＢ ７６へ迅速通過してノー
ドＣ ７８上のデータ状態変化が再度強化されるので、堅牢抵抗器６６の有効性
が減少される。
【００３７】 Ｐ１／Ｐ２基板をＶＤＤ／ＶＳＳへの接続はＳＥＵ堅牢の理想的オプションで
はないが、それぞれインバータＧ３ ７２及びインバータＧ２ ７０と連係する
ノードＢ ７６及びノードＡ ７８の感応領域上の粒子衝突に対しあるレベルの
ＳＥＵ保護が与えられる。従って本実施形態によりデータ記憶セルの実質的ＳＥ
Ｒが減少できる。
はないが、それぞれインバータＧ３ ７２及びインバータＧ２ ７０と連係する
ノードＢ ７６及びノードＡ ７８の感応領域上の粒子衝突に対しあるレベルの
ＳＥＵ保護が与えられる。従って本実施形態によりデータ記憶セルの実質的ＳＥ
Ｒが減少できる。
【００３８】 ｐ−チャンネルトランジスタ６２及びｎ−チャンネルトランジスタ６４の基板
もまたフロート状態にできると考えられる。これをＳＯＩで行うことは比較的容
易であるが、バルク技術で達成することは困難である。このバイアス構成により
データ記憶素子の総合ＳＥＲが減少されるが、結果としてノードＣ上が感応領域
となる。更にこの結果ノードＢ ７６上あるいはノードＡ ８０上に当る粒子の
ためノードＢ ７６上の電圧が変化すると、ｐ−チャンネルトランジスタＰ１
６２あるいはｎ−チャンネルトランジスタＮ１ ６４の寄生バイポーラ接合トラ
ンジスタが付勢される。
もまたフロート状態にできると考えられる。これをＳＯＩで行うことは比較的容
易であるが、バルク技術で達成することは困難である。このバイアス構成により
データ記憶素子の総合ＳＥＲが減少されるが、結果としてノードＣ上が感応領域
となる。更にこの結果ノードＢ ７６上あるいはノードＡ ８０上に当る粒子の
ためノードＢ ７６上の電圧が変化すると、ｐ−チャンネルトランジスタＰ１
６２あるいはｎ−チャンネルトランジスタＮ１ ６４の寄生バイポーラ接合トラ
ンジスタが付勢される。
【００３９】 ノードＣ ７８及びノードＢ ７６がハイ状態にある場合を考える。Ｐ−チャ
ンネルトランジスタＰ１ ６２及びｎ−チャンネルトランジスタＮ１ ６４のダ
イオードが理想的（即ち、Ｉｓａｔ＝０）である場合、ｎ−チャンネル基板Ｎ１
ＢはＶＳＳ＋Ｖｄｒｗｒ （Ｖｄｆｗｒは約０．７Ｖのダイオードの順方向バイ
アス電圧）にあり、ｐ−チャンネル基板Ｐ１ＢはＶＤＤ−Ｖｄｆｗｒにある。ノ
ードＢ ７６及びノードＣ ７８以前にハイ状態（ＶＤＤ）からロー状態（ＶＳ
Ｓ）へ変化したとき、ｎ−チャンネルトランジスタＮ１のノードＢ ７６ダイオ
ードへのｎ−チャンネル基板Ｎ１Ｂが順バイアスされｎ−チャンネル基板Ｎ１Ｂ
がＶＳＳ＋Ｖｄｆｗｒの最大電圧へ変化されるので、ｎ−チャンネル基板Ｎ１Ｂ
はＶＳＳ＋Ｖｄｆｗｒにある。Ｎ−チャンネルトランジスタＮ１ ６４がオフす
ると（ｃ１ｎがローになると）、ゲート（ｃｌｎ）と基板（Ｎ１Ｂ）間が容量で
結合され、ｎ−チャンネル基板Ｎ１ＢがＶＳＳ＋Ｖｄｆｗｒより小さくされ、こ
の場合この量はｃｌｎとｎ−チャンネル基板Ｎ１Ｂとの容量比及びｎ−チャンネ
ル基板Ｎ１Ｂの全容量に左右されることに留意する。一方この負の電圧シフトは
ｃｌｎが次のデータ状態変化に対しハイ状態になると逆にされ、この場合ノード
Ｂ ７６及びノードＣ ７８はロー状態からハイ状態へ変化する。ノードＢ ７
６、ｎ−チャンネル基板Ｎ１Ｂ、ノードＣ ７８及びｎ−チャンネル基板Ｎ１Ｂ
間のＰＮ接合は逆バイアスのままであるが、結合容量が存在しｎ−チャンネル基
板Ｎ１Ｂの電圧をＶＳＳ＋Ｖｄｆｗｒより大きくなるよう駆動される。一方ｃｌ
ｎが再びロー状態になると、ゲート結合容量のためｎ−チャンネル基板Ｎ１Ｂの
電圧が再び負に駆動される。ゲート・基板の結合容量は一般にソース・ドレイン
・基板結合容量より大きい。従って一般にｎ−チャンネル基板Ｎ１Ｂの電圧はほ
ぼＶＳＳ＋Ｖｄｆｗｒに留まる。同様に相補電圧で、ｐ−チャンネル基板Ｐ１Ｂ
は同様に動作する。
ンネルトランジスタＰ１ ６２及びｎ−チャンネルトランジスタＮ１ ６４のダ
イオードが理想的（即ち、Ｉｓａｔ＝０）である場合、ｎ−チャンネル基板Ｎ１
ＢはＶＳＳ＋Ｖｄｒｗｒ （Ｖｄｆｗｒは約０．７Ｖのダイオードの順方向バイ
アス電圧）にあり、ｐ−チャンネル基板Ｐ１ＢはＶＤＤ−Ｖｄｆｗｒにある。ノ
ードＢ ７６及びノードＣ ７８以前にハイ状態（ＶＤＤ）からロー状態（ＶＳ
Ｓ）へ変化したとき、ｎ−チャンネルトランジスタＮ１のノードＢ ７６ダイオ
ードへのｎ−チャンネル基板Ｎ１Ｂが順バイアスされｎ−チャンネル基板Ｎ１Ｂ
がＶＳＳ＋Ｖｄｆｗｒの最大電圧へ変化されるので、ｎ−チャンネル基板Ｎ１Ｂ
はＶＳＳ＋Ｖｄｆｗｒにある。Ｎ−チャンネルトランジスタＮ１ ６４がオフす
ると（ｃ１ｎがローになると）、ゲート（ｃｌｎ）と基板（Ｎ１Ｂ）間が容量で
結合され、ｎ−チャンネル基板Ｎ１ＢがＶＳＳ＋Ｖｄｆｗｒより小さくされ、こ
の場合この量はｃｌｎとｎ−チャンネル基板Ｎ１Ｂとの容量比及びｎ−チャンネ
ル基板Ｎ１Ｂの全容量に左右されることに留意する。一方この負の電圧シフトは
ｃｌｎが次のデータ状態変化に対しハイ状態になると逆にされ、この場合ノード
Ｂ ７６及びノードＣ ７８はロー状態からハイ状態へ変化する。ノードＢ ７
６、ｎ−チャンネル基板Ｎ１Ｂ、ノードＣ ７８及びｎ−チャンネル基板Ｎ１Ｂ
間のＰＮ接合は逆バイアスのままであるが、結合容量が存在しｎ−チャンネル基
板Ｎ１Ｂの電圧をＶＳＳ＋Ｖｄｆｗｒより大きくなるよう駆動される。一方ｃｌ
ｎが再びロー状態になると、ゲート結合容量のためｎ−チャンネル基板Ｎ１Ｂの
電圧が再び負に駆動される。ゲート・基板の結合容量は一般にソース・ドレイン
・基板結合容量より大きい。従って一般にｎ−チャンネル基板Ｎ１Ｂの電圧はほ
ぼＶＳＳ＋Ｖｄｆｗｒに留まる。同様に相補電圧で、ｐ−チャンネル基板Ｐ１Ｂ
は同様に動作する。
【００４０】 ノードＢ ７６及びノードＣ ７８がハイ状態にありｎ−チャンネル基板Ｎ１
ＢがＶＳＳ＋Ｖｄｆｗｒにあるとき、ノードＣとｎ−チャンネル基板Ｎ１Ｂ間の
ＰＮ接合が逆バイアスされる。Ｎ−チャンネルトランジスタＮ１ ６４内の結果
としての欠乏領域によりノードＣ ７８上に感応領域が形成できる。この領域に
粒子が当ると、特にｎ−チャンネル基板Ｎ１Ｂが活発にロー状態に駆動されない
ので、ノードＣが放電されｎ−チャンネル基板Ｎ１Ｂが充電される。最終的な電
圧値はノードＣ ７８あとｎ−チャンネル基板Ｎ１Ｂとの間の相対容量に左右さ
れる。Ｎ−チャンネル基板容量がノードＣ ７８の容量と同じ桁上にあるとき、
ノードＣの電圧は約ＶＤＤ／２以下まで放電されよう。インバータＧ３ ７２の
電圧切替点がＶＤＤ／２より大きいとき、ハイがノードＡ ８０へ送られ次にロ
ーがノードＢ ７６へ送られてノードＣ ７８上の電圧状態が減少されるので、
ハイからローへのＳＥＵ衝突が補強される。同一のことが相補電圧でのトランジ
スタ６２に対しても生じる。
ＢがＶＳＳ＋Ｖｄｆｗｒにあるとき、ノードＣとｎ−チャンネル基板Ｎ１Ｂ間の
ＰＮ接合が逆バイアスされる。Ｎ−チャンネルトランジスタＮ１ ６４内の結果
としての欠乏領域によりノードＣ ７８上に感応領域が形成できる。この領域に
粒子が当ると、特にｎ−チャンネル基板Ｎ１Ｂが活発にロー状態に駆動されない
ので、ノードＣが放電されｎ−チャンネル基板Ｎ１Ｂが充電される。最終的な電
圧値はノードＣ ７８あとｎ−チャンネル基板Ｎ１Ｂとの間の相対容量に左右さ
れる。Ｎ−チャンネル基板容量がノードＣ ７８の容量と同じ桁上にあるとき、
ノードＣの電圧は約ＶＤＤ／２以下まで放電されよう。インバータＧ３ ７２の
電圧切替点がＶＤＤ／２より大きいとき、ハイがノードＡ ８０へ送られ次にロ
ーがノードＢ ７６へ送られてノードＣ ７８上の電圧状態が減少されるので、
ハイからローへのＳＥＵ衝突が補強される。同一のことが相補電圧でのトランジ
スタ６２に対しても生じる。
【００４１】 ｐ−チャンネルトランジスタＰ１ ６２及びｎ−チャンネルトランジスタＮ１
６４の基板容量がノードＣ ７８の容量より大幅に小さいとき、粒子がノードＣ
７８の感応領域に当ってもインバータＧ３ ７２の切替点を経た電圧が変化し、
ＳＥＵは生じない。
６４の基板容量がノードＣ ７８の容量より大幅に小さいとき、粒子がノードＣ
７８の感応領域に当ってもインバータＧ３ ７２の切替点を経た電圧が変化し、
ＳＥＵは生じない。
【００４２】 トランジスタＰ１ ６２及びｎ−チャンネルトランジスタＮ１ ６４のダイオ
ードが理想的でない（即ちＩｓａｔが０より大きい）ので、ノードＢ ７６及び
ノードＣ ７８は十分長い間ハイ状態であるときｎ−チャンネル基板Ｎ１Ｂ及び
ｐ−チャンネル基板Ｐ１Ｂもまたハイ状態である。従ってノードＢ ７６あるい
はノードＡ ８０に理想的が衝突してノードＢ ７６がロー状態になると、ｎ−
チャンネル基板Ｎ１Ｂ及びノードＢ ７６間のＰＮ接合が順バイアスされｎ−チ
ャンネルトランジスタＮ１ ６４と連係する寄生ＢＪＴ（バイポーラ接合トラン
ジスタ）がオンとなり堅牢抵抗器６６が短絡される。これによりノードＣ ７８
がロー状態に変化しディスエーブル故障が生じる。
ードが理想的でない（即ちＩｓａｔが０より大きい）ので、ノードＢ ７６及び
ノードＣ ７８は十分長い間ハイ状態であるときｎ−チャンネル基板Ｎ１Ｂ及び
ｐ−チャンネル基板Ｐ１Ｂもまたハイ状態である。従ってノードＢ ７６あるい
はノードＡ ８０に理想的が衝突してノードＢ ７６がロー状態になると、ｎ−
チャンネル基板Ｎ１Ｂ及びノードＢ ７６間のＰＮ接合が順バイアスされｎ−チ
ャンネルトランジスタＮ１ ６４と連係する寄生ＢＪＴ（バイポーラ接合トラン
ジスタ）がオンとなり堅牢抵抗器６６が短絡される。これによりノードＣ ７８
がロー状態に変化しディスエーブル故障が生じる。
【００４３】 ベース電流の供給源はｎ−チャンネル基板Ｎ１Ｂの容量からである。ノードＣ
７８からノードＢ ７６へのバイポーラ電流の量はベース電流の量及び寄生ＢＪ
Ｔのゲインに左右される。同一のことが相補電圧でのｐ−チャンネルトランジス
タＰ１ ６２に対し生じる。
７８からノードＢ ７６へのバイポーラ電流の量はベース電流の量及び寄生ＢＪ
Ｔのゲインに左右される。同一のことが相補電圧でのｐ−チャンネルトランジス
タＰ１ ６２に対し生じる。
【００４４】 ｐ−チャンネルトランジスタＰ１ ６２及びｎ−チャンネルトランジスタＮ１
６４の基板領域内で十分高いホール・電子再結合が存在する、ないしは小さい量
の基板容量のため不十分なベース電流が存在するとき、ＢＪＴ作用は不十分であ
り、ノードＢ ７６に電圧変化が存在すると堅牢抵抗器６６が短絡されない。
６４の基板領域内で十分高いホール・電子再結合が存在する、ないしは小さい量
の基板容量のため不十分なベース電流が存在するとき、ＢＪＴ作用は不十分であ
り、ノードＢ ７６に電圧変化が存在すると堅牢抵抗器６６が短絡されない。
【００４５】 ｐ−チャンネルトランジスタＰ１ ６２及びｎ−チャンネルトランジスタＮ１
６４の基板が１以上の中間電圧に接続されると考えられる。図６はこのようなＳ
ＥＵ堅牢回路の１つの略図である。中間電圧を与えるため、抵抗素子は第１の分
圧器９０と第１の分圧器９２の両方を含む。第１の分圧器９０は中間電圧をｐ−
チャンネルトランジスタ９６の基板Ｐ１Ｂに与えるタップ端子９４を有する。同
様に第２の分圧器９２はｎ−チャンネルトランジスタＮ１ １００の基板Ｎ１Ｂ
に中間電圧を与えるタップ端子９８を有する。各分圧器は２以上の抵抗素子を含
んでいる。各抵抗素子はポリシリコン、ドーピングされたシリコンあるいは他の
抵抗性材料、元素から作られる。抵抗器は１９９８年１２月２３日出願され、「
集積回路インピーダンス装置及びその製造方法」の名称で、参考のためここに示
す米国同時継続出願第０９／２１９，８０４号に従い製造可能である。
６４の基板が１以上の中間電圧に接続されると考えられる。図６はこのようなＳ
ＥＵ堅牢回路の１つの略図である。中間電圧を与えるため、抵抗素子は第１の分
圧器９０と第１の分圧器９２の両方を含む。第１の分圧器９０は中間電圧をｐ−
チャンネルトランジスタ９６の基板Ｐ１Ｂに与えるタップ端子９４を有する。同
様に第２の分圧器９２はｎ−チャンネルトランジスタＮ１ １００の基板Ｎ１Ｂ
に中間電圧を与えるタップ端子９８を有する。各分圧器は２以上の抵抗素子を含
んでいる。各抵抗素子はポリシリコン、ドーピングされたシリコンあるいは他の
抵抗性材料、元素から作られる。抵抗器は１９９８年１２月２３日出願され、「
集積回路インピーダンス装置及びその製造方法」の名称で、参考のためここに示
す米国同時継続出願第０９／２１９，８０４号に従い製造可能である。
【００４６】 好ましくは図６のＳＥＵ堅牢回路は、バルク技術ではなくＳＯＩ法を用いてｐ
−チャンネルトランジスタＰ１ ９６及びｎ−チャンネルトランジスタＮ１ １
００と連係するｎ井戸（ｐ井戸）を除去することにより製造される。Ｐ−チャン
ネルトランジスタＰ１ ９６及びｎ−チャンネルトランジスタＮ１ １００がオ
フのとき、抵抗回路が感応領域を生じることなくノードＢ １０２とノードＣ
１０４との間に与えられる。更にＰ１及びＮ１がオンのとき、フルレイル駆動（
即ちノードＢによりノードＣがＶＤＤあるいはＶＳＳに駆動される）が与えられ
る。
−チャンネルトランジスタＰ１ ９６及びｎ−チャンネルトランジスタＮ１ １
００と連係するｎ井戸（ｐ井戸）を除去することにより製造される。Ｐ−チャン
ネルトランジスタＰ１ ９６及びｎ−チャンネルトランジスタＮ１ １００がオ
フのとき、抵抗回路が感応領域を生じることなくノードＢ １０２とノードＣ
１０４との間に与えられる。更にＰ１及びＮ１がオンのとき、フルレイル駆動（
即ちノードＢによりノードＣがＶＤＤあるいはＶＳＳに駆動される）が与えられ
る。
【００４７】 ｐ−チャンネルトランジスタＰ１ ９６及びｎ−チャンネルトランジスタＮ１
１００がオフであり、ノードＢ １０２及びノードＣ １０４はハイのとき、分
圧器９０、９２によりｐ−チャンネル基板Ｐ１Ｂ及びｎ−チャンネル基板Ｎ１Ｂ
がまた確実にハイにされる。Ｐ−チャンネルトランジスタＰ１ ９６及びｎ−チ
ャンネルトランジスタＮ１ １００と連係するシリコン内では接合部が逆バイア
スされず、電圧勾配が存在しない。同一のことがノードＢ １０２及びノードＣ
１０４がローの場合にも当てはまる。従ってｐ−チャンネルトランジスタＰ１
９６及びｎ−チャンネルトランジスタＮ１ １００と連係する感応領域は存在し
ない。
１００がオフであり、ノードＢ １０２及びノードＣ １０４はハイのとき、分
圧器９０、９２によりｐ−チャンネル基板Ｐ１Ｂ及びｎ−チャンネル基板Ｎ１Ｂ
がまた確実にハイにされる。Ｐ−チャンネルトランジスタＰ１ ９６及びｎ−チ
ャンネルトランジスタＮ１ １００と連係するシリコン内では接合部が逆バイア
スされず、電圧勾配が存在しない。同一のことがノードＢ １０２及びノードＣ
１０４がローの場合にも当てはまる。従ってｐ−チャンネルトランジスタＰ１
９６及びｎ−チャンネルトランジスタＮ１ １００と連係する感応領域は存在し
ない。
【００４８】 粒子がノードＢ １０２またはノードＡ １０６上の感応領域に当たりノード
Ｂ １０２がハイ状態からロー状態へ変化すると、例えばｎ−チャンネルトラン
ジスタの基板Ｎ１ＢがノードＢ １０２の電圧より高い約１Ｖｄｆｗｒになるま
で、電流は分圧器９２を流れる。同時にｎ−チャンネルトランジスタＮ１ １０
０の基板Ｎ１ＢとノードＢとの間のダイオードはは順バイアスされて、ｎ−チャ
ンネルトランジスタＮ１ １００の寄生ＢＪＴがオンされる。Ｐ−チャンネルト
ランジスタＰ１ ９６の寄生ＢＪＴは同様に動作する。
Ｂ １０２がハイ状態からロー状態へ変化すると、例えばｎ−チャンネルトラン
ジスタの基板Ｎ１ＢがノードＢ １０２の電圧より高い約１Ｖｄｆｗｒになるま
で、電流は分圧器９２を流れる。同時にｎ−チャンネルトランジスタＮ１ １０
０の基板Ｎ１ＢとノードＢとの間のダイオードはは順バイアスされて、ｎ−チャ
ンネルトランジスタＮ１ １００の寄生ＢＪＴがオンされる。Ｐ−チャンネルト
ランジスタＰ１ ９６の寄生ＢＪＴは同様に動作する。
【００４９】 ｐ−チャンネルトランジスタＰ１ ９６ないしはｎ−チャンネルトランジスタ
Ｎ１ １００の寄生ＢＪＴを流れる電流の量は基板に供給できるベース電流の量
に左右される。Ｐ−チャンネルトランジスタＰ１ ９６及びｎ−チャンネルトラ
ンジスタＮ１ １００の基板容量が望ましい。Ｃ上の全容量より小さいとき、ベ
ース電流は主に分圧器９０、９２により供給される。従って寄生ＢＪＴベース電
流はＩｂ＝（ノードＣ電圧−ノードＢ電圧）／（分圧器９０、９２の有効抵抗）
に限定される。しかして寄生ＢＪＴ作用は分圧器回路９０、９２に対し好適な抵
抗値を選択することにより管理されると考えられる。
Ｎ１ １００の寄生ＢＪＴを流れる電流の量は基板に供給できるベース電流の量
に左右される。Ｐ−チャンネルトランジスタＰ１ ９６及びｎ−チャンネルトラ
ンジスタＮ１ １００の基板容量が望ましい。Ｃ上の全容量より小さいとき、ベ
ース電流は主に分圧器９０、９２により供給される。従って寄生ＢＪＴベース電
流はＩｂ＝（ノードＣ電圧−ノードＢ電圧）／（分圧器９０、９２の有効抵抗）
に限定される。しかして寄生ＢＪＴ作用は分圧器回路９０、９２に対し好適な抵
抗値を選択することにより管理されると考えられる。
【００５０】 別の図示実施形態の場合、第１及び第２の分圧器９０、９２は、図７に示すよ
うにｎ−チャンネル基板Ｎ１Ｂ に対しｐ−チャンネル基板Ｐ１Ｂを接続するこ
とにより組み合わせられる。図７に示す回路はｐ−チャンネル及びｎ−チャンネ
ル基板ＰＮ１Ｂがそれぞれ約１Ｖｄｆｗｒに等しい電圧に達するまで、図６と同
様に動作する。これはノードＣ １０４とノードＢ １０２間の電圧が約２Ｖｄ
ｆｗｒに等しいときに生じる。
うにｎ−チャンネル基板Ｎ１Ｂ に対しｐ−チャンネル基板Ｐ１Ｂを接続するこ
とにより組み合わせられる。図７に示す回路はｐ−チャンネル及びｎ−チャンネ
ル基板ＰＮ１Ｂがそれぞれ約１Ｖｄｆｗｒに等しい電圧に達するまで、図６と同
様に動作する。これはノードＣ １０４とノードＢ １０２間の電圧が約２Ｖｄ
ｆｗｒに等しいときに生じる。
【００５１】 一度これが発生すると、ｎ−チャンネルトランジスタＮ１ １２０の寄生ＢＪ
Ｔベース電流がノードＣ １２４とｐ−チャンネルトランジスタＰ１ １２６と
の間のＲ１ １２２及びＰＮダイオードの両方から供給される。従ってベース電
流は抵抗器ネットワークのみにより制御されない。この結果ベース電流が大きく
なり図６に示すような回路に対しノードＣ １２４とノードＢ １２８との間の
寄生ＢＪＴ電流が大きくなる。一方ＶＤＤが減少するに伴い、図７に示す回路は
増加すると考えられる。これは電圧２ｘ ＶｄｆｗｒＶＤＤ〜ＶＳＳ電圧期間の
大きな割合を占めるようになり、これによりｎ−チャンネルトランジスタＮ１
１２０及びｐ−チャンネルトランジスタＰ１ １２６のダイオードがインバータ
Ｇ３ １３０を経てノードＣ １０４を引くことがより困難となるためである。
Ｔベース電流がノードＣ １２４とｐ−チャンネルトランジスタＰ１ １２６と
の間のＲ１ １２２及びＰＮダイオードの両方から供給される。従ってベース電
流は抵抗器ネットワークのみにより制御されない。この結果ベース電流が大きく
なり図６に示すような回路に対しノードＣ １２４とノードＢ １２８との間の
寄生ＢＪＴ電流が大きくなる。一方ＶＤＤが減少するに伴い、図７に示す回路は
増加すると考えられる。これは電圧２ｘ ＶｄｆｗｒＶＤＤ〜ＶＳＳ電圧期間の
大きな割合を占めるようになり、これによりｎ−チャンネルトランジスタＮ１
１２０及びｐ−チャンネルトランジスタＰ１ １２６のダイオードがインバータ
Ｇ３ １３０を経てノードＣ １０４を引くことがより困難となるためである。
【００５２】 図８はＳＥＵ堅牢回路のトランジスタの寄生バイポーラ作用を減少あるいは除
去するための本発明の一実施形態の略図である。図９〜図１１は図８の実施形態
の複数の変更例の略図である。特に図８を参照するに、２以上の抵抗器１３０、
１３２が直列に接続され、ｎ−チャンネルトランジスタＮ １３４が抵抗器１３
２に対し並列に接続され、ｐ−チャンネルトランジスタＰ１ １３６は抵抗器１
３０に対し並列に接続される。またｎ−チャンネルトランジスタＮ １３４のソ
ースはインバータＧ２ １４２の出力と接続され、ｐ−チャンネルトランジスタ
Ｐ１ １３６のソースはインバータＧ２ １４４の入力と接続される。最後にｎ
−チャンネルトランジスタＮ １３４のドレインはｐ−チャンネルトランジスタ
Ｐ１ １３６のドレインと接続される。
去するための本発明の一実施形態の略図である。図９〜図１１は図８の実施形態
の複数の変更例の略図である。特に図８を参照するに、２以上の抵抗器１３０、
１３２が直列に接続され、ｎ−チャンネルトランジスタＮ １３４が抵抗器１３
２に対し並列に接続され、ｐ−チャンネルトランジスタＰ１ １３６は抵抗器１
３０に対し並列に接続される。またｎ−チャンネルトランジスタＮ １３４のソ
ースはインバータＧ２ １４２の出力と接続され、ｐ−チャンネルトランジスタ
Ｐ１ １３６のソースはインバータＧ２ １４４の入力と接続される。最後にｎ
−チャンネルトランジスタＮ １３４のドレインはｐ−チャンネルトランジスタ
Ｐ１ １３６のドレインと接続される。
【００５３】 ｎ−チャンネルトランジスタＮ １３４のバイポーラ作用を防止するため、ｎ
−チャンネルトランジスタＮ １３４の胴部及びソースは図示のように共に接続
される。同様にｐ−チャンネルトランジスタＰ１ １３６のバイポーラ作用を防
止するため、ｐ−チャンネルトランジスタＰ１ １３６の胴部及びドレインが図
示のように共に接続される。この構成の場合ｎ−チャンネルトランジスタＮ １
３４はその胴部とドレイン間に寄生ダイオード１５０を有する。同様にｐ−チャ
ンネルトランジスタＰ１ １３６はそのソースと胴部間に寄生ダイオード１５２
を有する。一方寄生ダイオード１５０、１５２は互いに整合されていないので、
電流は寄生ダイオード１５０、１５２を経てｎ−チャンネルトランジスタＮ １
３４及びｐ−チャンネルトランジスタＰ１ １３６を直接流れない。電流は抵抗
器１３０、１３２の少なくとも１のを流れる必要がある。以下詳しく説明するが
、この基本実施形態の他の多くの設計変更も考えられる。
−チャンネルトランジスタＮ １３４の胴部及びソースは図示のように共に接続
される。同様にｐ−チャンネルトランジスタＰ１ １３６のバイポーラ作用を防
止するため、ｐ−チャンネルトランジスタＰ１ １３６の胴部及びドレインが図
示のように共に接続される。この構成の場合ｎ−チャンネルトランジスタＮ １
３４はその胴部とドレイン間に寄生ダイオード１５０を有する。同様にｐ−チャ
ンネルトランジスタＰ１ １３６はそのソースと胴部間に寄生ダイオード１５２
を有する。一方寄生ダイオード１５０、１５２は互いに整合されていないので、
電流は寄生ダイオード１５０、１５２を経てｎ−チャンネルトランジスタＮ １
３４及びｐ−チャンネルトランジスタＰ１ １３６を直接流れない。電流は抵抗
器１３０、１３２の少なくとも１のを流れる必要がある。以下詳しく説明するが
、この基本実施形態の他の多くの設計変更も考えられる。
【００５４】 ｐ−チャンネルトランジスタＰ１ １３６及びｎ−チャンネルトランジスタＮ
１３４がオフでノードＢ １５６及びノードＣ １５８がハイのとき、ｐ−チ
ャンネルトランジスタＰ１ １３６及びｎ−チャンネルトランジスタＮ １３４
の基板もハイである。Ｐ−チャンネルトランジスタＰ１ １３６及びｎ−チャン
ネルトランジスタＮ １３４と関連するシリコン内には逆バイアス接合は存在せ
ずまた電圧勾配の存在しない。同一のことがノードＢ、Ｃがローの場合に当ては
まる。従ってｐ−チャンネルトランジスタＰ１ １３６及びｎ−チャンネルトラ
ンジスタＮ １３４と関連する感応領域は存在しない。
１３４がオフでノードＢ １５６及びノードＣ １５８がハイのとき、ｐ−チ
ャンネルトランジスタＰ１ １３６及びｎ−チャンネルトランジスタＮ １３４
の基板もハイである。Ｐ−チャンネルトランジスタＰ１ １３６及びｎ−チャン
ネルトランジスタＮ １３４と関連するシリコン内には逆バイアス接合は存在せ
ずまた電圧勾配の存在しない。同一のことがノードＢ、Ｃがローの場合に当ては
まる。従ってｐ−チャンネルトランジスタＰ１ １３６及びｎ−チャンネルトラ
ンジスタＮ １３４と関連する感応領域は存在しない。
【００５５】 ｎ−チャンネルトランジスタＮ １３４の 基板はノードＢ １５６と直接接
続されるので、粒子がノードＢ １５６あるいはノードＡ １６０上の感応領域
に当たりノードＢ １５６がハイ状態からロー状態へ変化すると、ｎ−チャンネ
ルトランジスタＮ １３４の基板が直ちに放電されＢＪＴがオンすることが確実
に防止される。従って電流は抵抗器１３２を流れる。ノードＰＮ１Ｂ １６２が
Ｒ１Ｎ １３２を経て放電するに応じ、ｐ−チャンネルトランジスタＰ１ １３
６のダイオード１５２は順バイアスされＲ１Ｐ １３０が短絡される。その結果
本質的にＲＣ遅延が抵抗器Ｒ１Ｎ １３２を経てノードＢ １５６とノードＣ
１５８間にそのまま残る。ノードＢ １５６でロー状態からハイ状態へ切り替わ
るときも、抵抗器及びダイオードのペア形成切替役割り以外は同様なことが生じ
る。従って有効抵抗はＲ１Ｎ １３２あるいはＲ１Ｐ １３０の単一値である。
続されるので、粒子がノードＢ １５６あるいはノードＡ １６０上の感応領域
に当たりノードＢ １５６がハイ状態からロー状態へ変化すると、ｎ−チャンネ
ルトランジスタＮ １３４の基板が直ちに放電されＢＪＴがオンすることが確実
に防止される。従って電流は抵抗器１３２を流れる。ノードＰＮ１Ｂ １６２が
Ｒ１Ｎ １３２を経て放電するに応じ、ｐ−チャンネルトランジスタＰ１ １３
６のダイオード１５２は順バイアスされＲ１Ｐ １３０が短絡される。その結果
本質的にＲＣ遅延が抵抗器Ｒ１Ｎ １３２を経てノードＢ １５６とノードＣ
１５８間にそのまま残る。ノードＢ １５６でロー状態からハイ状態へ切り替わ
るときも、抵抗器及びダイオードのペア形成切替役割り以外は同様なことが生じ
る。従って有効抵抗はＲ１Ｎ １３２あるいはＲ１Ｐ １３０の単一値である。
【００５６】 図９〜図１１は図８と同様の実施形態である。例えば図９のＳＥＵ堅牢回路で
はｎ−チャンネルトランジスタＮ １３４の胴部及びドレインが共に接続され、
ｐ−チャンネルトランジスタＰ１ １３６の胴部及びソースは共に接続される。
この構成の場合、ｎ−チャンネルトランジスタＮ １３４はその胴部及びソース
間に寄生ダイオード１７０を有する。同様にｐ−チャンネルトランジスタＰ１
１３６はそのドレインと胴部間に寄生ダイオード１７２を有する。寄生ダイオー
ド１７０、１７２は互いに整合されていないので電流が抵抗器１３０、１３２の
一方を流れることに留意する。図１０及び図１１のＳＥＵ堅牢回路は図８及び図
９と同様であるが、ｎ−チャンネルトランジスタ及びｐ−チャンネルトランジス
タの位置は逆である。
はｎ−チャンネルトランジスタＮ １３４の胴部及びドレインが共に接続され、
ｐ−チャンネルトランジスタＰ１ １３６の胴部及びソースは共に接続される。
この構成の場合、ｎ−チャンネルトランジスタＮ １３４はその胴部及びソース
間に寄生ダイオード１７０を有する。同様にｐ−チャンネルトランジスタＰ１
１３６はそのドレインと胴部間に寄生ダイオード１７２を有する。寄生ダイオー
ド１７０、１７２は互いに整合されていないので電流が抵抗器１３０、１３２の
一方を流れることに留意する。図１０及び図１１のＳＥＵ堅牢回路は図８及び図
９と同様であるが、ｎ−チャンネルトランジスタ及びｐ−チャンネルトランジス
タの位置は逆である。
【００５７】 Ｐ−チャンネルトランジスタＰ１ １３６及びｎ−チャンネルトランジスタＮ
１３４が並列ではなく直列に接続されているので、ノードＢ １５６からノード
Ｃ １５８へのフルレイル駆動が与えられないと考えられる。従って図８〜図１
１のＳＥＵ堅牢回路に関連する書込み時間は図５〜図７に沿って説明した回路の
書込み時間より長い。
１３４が並列ではなく直列に接続されているので、ノードＢ １５６からノード
Ｃ １５８へのフルレイル駆動が与えられないと考えられる。従って図８〜図１
１のＳＥＵ堅牢回路に関連する書込み時間は図５〜図７に沿って説明した回路の
書込み時間より長い。
【００５８】 本発明を好ましい実施形態に沿って説明したが、ここでの開示は添付の請求項
の範囲内の他の実施形態にも適用可能であることは当業者には理解されよう。
の範囲内の他の実施形態にも適用可能であることは当業者には理解されよう。
【図１】 図１はクロスカップリングされた抵抗器を用いる従来のデータ記憶回路の簡略
説明図である。
説明図である。
【図２】 図２はクロスカップリングされたトランジスタを用いる従来のデータ記憶回路
の簡略説明図である。
の簡略説明図である。
【図３】 図３はクロスカップリングされたトランジスタ結合素子を用いる従来のデータ
記憶回路の簡略説明図である。
記憶回路の簡略説明図である。
【図４】 図４は図３のトランジスタ結合素子の１の詳細図である。
【図５】 図５は本発明のＳＥＵ堅牢回路を含むデータ記憶回路の簡略説明図である。
【図６】 図６は本発明の別のＳＥＵ堅牢回路を含むデータ記憶回路の簡略説明図である
。
。
【図７】 図７は本発明の別のＳＥＵ堅牢回路を含むデータ記憶回路の簡略説明図である
。
。
【図８】 図８はＳＥＵ堅牢回路のトランジスタの寄生バイポーラ作用を減少あるい除去
するための本発明の実施形態の簡略説明図である。
するための本発明の実施形態の簡略説明図である。
【図９】 図９は図８の実施形態の３変更例の１を示す簡略説明図である。
【図１０】 図１０は図８の実施形態の３変更例の１を示す簡略説明図である。
【図１１】 図１１は図８の実施形態の３変更例の１を示す簡略説明図である。
Claims (1)
- 【請求項１】 ＳＥＵ堅牢回路の第１の端子と接続される第１の端子及び第
２の端子を有する抵抗性手段と、ソース端子、ドレイン端子及びゲート端子を有
するｐ−チャンネルトランジスタと、ソース端子、ドレイン端子及びゲート端子
を有するｎ−チャンネルトランジスタとを備え、ｐ−チャンネルトランジスタ及
びｎ−チャンネルトランジスタのソース端子は抵抗性手段の第１の端子と電気的
に接続され、ｐ−チャンネルトランジスタ及びｎ−チャンネルトランジスタのド
レイン端子は抵抗性手段の第２の端子と電気的に接続され、ｐ−チャンネルトラ
ンジスタ及びｎ−チャンネルトランジスタのゲート端子が相補イネーブル信号を
受け接続され、記憶セルがクロスカップリングされた一対のインバータを含み、
ＳＥＵ堅牢回路は第１及び第２の端子を有し、第１の端子はクロスカップリング
されたインバータの一方の出力と接続され、第１の端子はクロスカップリングさ
れたインバータの他方の入力に接続され、記憶セルに使用可能なＳＥＵ堅牢回路
。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/219,807 US6058041A (en) | 1998-12-23 | 1998-12-23 | SEU hardening circuit |
| US09/219,807 | 1998-12-23 | ||
| PCT/US1999/029053 WO2000041181A2 (en) | 1998-12-23 | 1999-12-07 | Seu hardening circuit |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002534879A true JP2002534879A (ja) | 2002-10-15 |
| JP2002534879A5 JP2002534879A5 (ja) | 2007-02-08 |
| JP4382290B2 JP4382290B2 (ja) | 2009-12-09 |
Family
ID=22820867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000592834A Expired - Fee Related JP4382290B2 (ja) | 1998-12-23 | 1999-12-07 | Ｓｅｕ堅牢回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6058041A (ja) |
| EP (1) | EP1141962B1 (ja) |
| JP (1) | JP4382290B2 (ja) |
| DE (1) | DE69905615T2 (ja) |
| WO (1) | WO2000041181A2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008136192A (ja) * | 2006-10-27 | 2008-06-12 | Honeywell Internatl Inc | Ｓｅｔ耐性レジスタ |
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|---|---|---|---|---|
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| US6632686B1 (en) * | 2000-09-29 | 2003-10-14 | Intel Corporation | Silicon on insulator device design having improved floating body effect |
| US6519177B1 (en) | 2001-12-10 | 2003-02-11 | Ami Semiconductor, Inc. | Circuits and methods for initializing memory cells |
| US6608512B2 (en) | 2001-12-28 | 2003-08-19 | Honeywell International Inc. | Full rail drive enhancement to differential SEU hardening circuit |
| US6735110B1 (en) * | 2002-04-17 | 2004-05-11 | Xilinx, Inc. | Memory cells enhanced for resistance to single event upset |
| US6794908B2 (en) * | 2002-05-31 | 2004-09-21 | Honeywell International Inc. | Radiation-hard circuit |
| US6909637B2 (en) * | 2002-11-27 | 2005-06-21 | Honeywell International, Inc. | Full rail drive enhancement to differential SEU hardening circuit while loading data |
| DE60327527D1 (de) * | 2003-09-23 | 2009-06-18 | St Microelectronics Srl | Ein verbessertes feldprogrammierbares Gate-Array |
| FR2872356B1 (fr) * | 2004-06-25 | 2007-01-19 | St Microelectronics Sa | Circuit bistable protege contre les aleas et rapide, bascule latch et bascule flip-flop utilisant un tel circuit bistable |
| GB2417588B (en) * | 2004-08-23 | 2008-06-04 | Seiko Epson Corp | Memory cell |
| US20060119410A1 (en) * | 2004-12-06 | 2006-06-08 | Honeywell International Inc. | Pulse-rejecting circuit for suppressing single-event transients |
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| US7200031B2 (en) * | 2005-03-16 | 2007-04-03 | Honeywell International, Inc. | Proton and heavy ion SEU resistant SRAM |
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