KR19990064138A - 저 전압 단일 전원 공급 플래시 메모리용 프로그램 알고리즘 - Google Patents

저 전압 단일 전원 공급 플래시 메모리용 프로그램 알고리즘 Download PDF

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Abstract

프로그래밍 회로가 개별적으로 제어 가능한 한세트의 그룹으로 세분되는 플래시 메모리용 프로그래밍 알고리즘이 제공된다. 상기 알고리즘은, 각 그룹에 의해 플래시 셀 어레이내로 프로그램될 논리 0의 수를 검출하고, 플래시 셀 어레이내의 동시 프로그램된 셀의 수가 미리 정해진 수를 초과하지 않고, 최대 이용 가능한 프로그래밍 전류가 프로그래밍 속도를 증진하는 데 이용되도록 그룹중에서 스위치한다.

Description

저 전압 단일 전원 공급 플래시 메모리용 프로그램 알고리즘
플래시 메모리는 통상적으로 비휘발성 정보 저장을 위해 많은 컴퓨터 시스템내에 채용되어 왔다. 종래의 플래시 메모리는 통상적으로 메모리 셀을 소거하는 소거 회로 뿐만 아니라 플래시 메모리 셀내로 정보를 프로그램하는 프로그램 회로를 포함한다. 그러나, 그런 프로그램 및 소거 회로에 의해 요구된 전압 공급 레벨은 통상적으로 컴퓨터 시스템 전원 공급 장치로 부터 이용 가능한 전압 공급 레벨과 다르다.
종래의 플래시 메모리의 몇몇은 프로그램 및 소거 회로를 내장한 다중 전압 공급 장치를 필요로 한다. 예를 들면, 종래의 한 플래시 메모리는 VCC 공급 전압 및, 프로그램 회로용 개별 VPP 공급 전압을 필요로 한다. 결점으로, 이중(dual) 전압 공급 장치에 대한 그런 요구 사항은 통상적으로 그런 이중 공급 플래시 메모리를 채용한 컴퓨터 시스템에 대한 전력 시스템 설계를 더욱 복잡하게 하고, 그런 시스템의 전체 비용을 증가시킨다.
다른 한편, 단일 전원 공급 플래시 메모리는 통상적으로 적당한 전압 레벨 및, 프로그램하는 데 요구된 전기 전류 레벨을 발생시키는 특정 회로를 포함하여, 개별 플래시 메모리 셀을 소거한다. 예를 들면, 그런 플래시 메모리는 통상적으로 프로그래밍 동안 입력을 플래시 메모리 셀로 구동하는 데에 요구된 적당한 전압 레벨로 단일 전기 공급 전압을 변환시키는 충전 펌프 회로를 포함한다.
휴대용 컴퓨터와 같은 최근의 컴퓨터 시스템은 이전의 시스템과 비교하여 비교적 저 전압 공급(VCC) 레벨로 작용하는 집적 회로 및 다른 소자를 채용한다. 예를 들면, 5v VCC 공급 장치를 채용한 종래의 노트북 컴퓨터 시스템은 3v 이하의 VCC 공급 장치로 작용하도록 발전하고 있다.
결점으로, 그런 저 레벨의 전기 공급 전압은 플래시 메모리상에서 충전 펌프 회로에 의해 발생될 수 있는 전기적 프로그래밍 전류량을 실제로 제한한다는 것이다. 이용 가능한 프로그래밍 전류상의 그런 제한은 동시에 프로그램 될 수 있는 플래시 셀의 수를 제한함으로써 그런 플래시 메모리의 전체 속도를 줄일 수 있다.
이론상, 더욱 크고, 더욱 복잡한 충전 펌프 회로의 구현으로, 플래시 메모리 셀의 전 바이트 또는 워드를 동시에 프로그램하는 데 요구된 필요한 전류가 제공된다. 그러나, 더욱 크고, 더욱 복잡한 그런 충전 펌프 회로는 통상적으로 집적 회로 다이의 큰 영역을 다 차지한다. 충전 펌프에 제공된 그런 큰 집적 회로 다이 공간으로 통상적으로 플래시 메모리 셀 및, 그런 플래시 메모리의 전체 저장 용량을 제한하는 관련 액세스 회로에 이용 가능한 가용 다이 공간이 줄어들게 된다. 다른 한편, 그런 큰 다이 공간으로 제조 비용을 높이는 집적 회로의 전체 사이즈를 상당히 크게 할 필요가 있다.
발명의 요약
본 발명의 한 목적은 단일 전원 공급 플래시 메모리용 신규 프로그램 알고리즘을 제공하는 것이다.
본 발명의 다른 목적은 프로그래밍을 필요로 하는 플래시 메모리 셀에만 이용 가능한 프로그래밍 전류를 효율적으로 공급하는 프로그램 알고리즘을 제공하는 것이다.
본 발명의 다른 목적은 이용 가능한 프로그래밍 전류가 제한될 경우 최고속 프로그래밍 속도를 가능하게 하는 프로그래밍 알고리즘을 제공하는 것이다.
본 발명의 또다른 목적은 바이트 모드 및 워드 모드 양자로 동작하는 저 전압 단일 전원 공급 플래시 메모리용 프로그램 알고리즘을 제공하는 것이다.
이런 및 다른 목적은 플래시 메모리용 프로그래밍 알고리즘에 의해 제공된다. 플래시 메모리내의 데이터 입력 버퍼 및 프로그래밍 회로는 개별 제어 가능 그룹의 세트로 세분된다. 이런 알고리즘은 각 그룹에 의해 플래시 셀 어레이 내로 프로그램되도록 많은 논리 0을 검출한다. 플래시 셀 어레이 내의 동시 프로그램된 셀의 수가 미리 정해진 수를 초과하지 않도록 하여, 최대 전류 용량이 이용되고, 최대 전류 가능 출력이 프로그래밍에 이용되도록 알고리즘은 그룹 중에서 스위치한다. 예정된 수를 선택하여, 최대 프로그래밍 속도를 성취할 동안 플래시 메모리내의 충전 펌프 회로의 오버택싱(overtaxing)을 방지한다.
본 발명의 다른 목적, 특성 및 잇점은 아래의 상세한 설명으로 부터 명백해진다.
본 발명은 플래시 메모리 분야에 관한 것으로서, 특히, 저 전압 단일 전원 공급 플래시 메모리용 프로그램 알고리즘에 관한 것이다.
본 발명의 도면을 참조로 일예의 특성 실시예에 대해 기술된다.
도 1은 프로그램 회로 및 플래시 셀 어레이를 포함하는 단일 전원 공급 플래시 메모리를 설명한 것이다.
도 2는 워드 검출기가 플래시 셀 어레이내에서 프로그램될 5개이하의 0을 검출할 시에 프로그램 제어 상태 머신이 프로그램밍 그룹 0 내지 3을 선택하는 시퀀스를 설명한 것이다.
도 3은 프로그램 제어 상태 머신이 그룹 0 내지 3을 선택하는 시퀀스를 설명한 것으로서, 이때 저 바이트 검출기 및 고 바이트 검출기는 제각기 프로그램을 위해 5개 이하의 0을 검출하며, 여기서 0과 고 및 저 바이트의 합산치가 5이상이다.
도 4는 프로그램 제어 상태 머신이 그룹 0 내지 3을 선택하는 시퀀스를 설명한 것으로서, 이때 저 바이트 검출기는 프로그램될 5개 이하의 0을 검출하고, 고 바이트 검출기는 플래시 셀 어레이내로 프로그램될 5개 이상의 0을 검출한다.
도 5는 프로그램 제어 상태 머신이 그룹 0 내지 3을 선택하는 시퀀스를 설명한 것으로서, 이때 저 바이트 검출기는 프로그램될 5개 이상의 0을 검출하는 반면에, 고 바이트 검출기는 플래시 셀 어레이내로 프로그램될 5개 이하의 0을 검출한다.
도 6은 프로그램 제어 상태 머신이 그룹 0 내지 3을 선택하는 시퀀스를 설명한 것으로서, 저 바이트 검출기는 프로그램될 5개 이상의 0을 검출하는 반면에, 고 바이트 검출기는 또한 플래시 셀 어레이내로 프로그램될 5개 이상의 0을 검출한다.
도 7은 플래시 셀 어레이상에서 프로그램하는 바이트 모드 및 워드 모드 양자에 대한 프로그램 제어 상태 머신의 상태를 설명한 것이다.
도 8은 일 실시예에서의 워드 검출기의 개략도이다.
도 9는 일 실시예에서의 저 바이트 검출기의 개략도이다.
도 10은 일 실시예에서의 고 바이트 검출기의 개략도이다.
도 11은 일 실시예에서의 프로그램 제어 상태 머신의 개략도이다.
도 1은 프로그램 회로(100) 및 플래시 셀 어레이(120)를 포함하는 단일 전원 공급 플래시 메모리(200)를 설명한 것이다. 프로그램 회로(100)는 저 VCC 공급 레벨로 동작 가능하게 하는 단일 전원 공급 플래시 메모리(200)용 프로그램 알고리즘을 구현한다.
프로그램 회로(100)는 프로그램 제어 상태 머신(10), 저 바이트 검출기(20), 고 바이트 검출기(21) 및 워드 검출기(22)를 포함한다. 프로그램 회로(100)는 또한 Dinbuf0 내지 Dinbuf15(Dinbuf0-15)로 언급되는 데이터 입력 버퍼 회로의 세트로 포함한다. Dinbuf0-15 회로는 라인 I/O0 내지 I/O15 (I/O0-15)으로 언급되는 입력/출력 라인의 세트로 통해 입력/출력 포드(pod)의 대응 세트에 결합된다. Dinbuf0-15 회로는 플래시 셀 어레이(120)의 비트 라인을 구동시킨다.
일 실시예에 대해, 플래시 셀 어레이(120)는 폭이 16비트이고, 바이트 및 워드 모드 양자로 액세스 가능하다. Dinbuf0-15 회로에 결합된 플래시 셀 어레이의 각 16 비트 워드는 그룹 0 내지 그룹 3 (그룹 0-3)으로 언급되는 4개의 그룹으로 세분된다. 그룹 0은 데이터 입력 버퍼 Dinbuf0-3을 포함하고, 그룹 1은 Dinbuf4-7을 포함하며, 그룹 2는 Dinbuf8-11을 포함하며, 그룹 3은 Dinbuf12-15을 포함한다.
그룹 0 및 그룹 1 데이터 입력 버퍼는 플래시 및 어레이(120)에 대한 바이트 모드에서 프로그래밍 워드의 저 바이트 또는 프로그래밍 바이트로 조합되는 반면에, 그룹 2 및 그룹 3 입력 버퍼는 프로그래밍 워드의 고 바이트로 조합된다. 플래시 셀 어레이(120)에 대한 바이트 모드에서의 전체 프로그래밍 워드 또는 프로그래밍 바이트는 모드 4개의 데이터 입력 버터 그룹, 즉 그룹 0-3을 포함한다.
프로그램 제어 상태 머신(10)은 프로그래밍 동작 동안 플래시 셀 어레이(120)의 대응 비트 라인을 구동하도록 하나 이상의 데이터 입력 버퍼 그룹 0-3을 선택한다. 프로그램 제어 상태 머신(10)은 한 세트의 제어 신호 S0PGM 내지 S3PGM을 통해 그룹 0-3 중에서 스위치한다. 프로그램 제어 상태 머신(10)은, 플래시 셀 어레이(120)에 타겟된 프로그래밍 데이터의 내용물(content)과, 프로그램 회로(100)가 바이트 모드 또는 워드 모드로 동작하는 지의 여부에 따라 전체 바이트 또는 워드를 프로그램하는 데에 요구되는 만큼 많은 데이터 입력 버퍼 그룹 0-3을 스위치한다.
각 Dinbuf0-15는 플래시 셀 어레이(120)내의 비트 라인의 대응 세트를 구동하는 프로그램 회로를 포함한다. 프로그램 제어 상태 머신(10)은, Dinbufs0-15의 프로그래밍 회로가 프로그래밍 동안 플래시 셀 어레이(120)를 구동하는 (도시되지 않은) 드레인 펌프 회로의 전류 출력을 오버택싱하지 않게 하는 시퀀스로 그룹 0-3을 활성화시킨다.
일 실시예에 대하여, 플래시 메모리(200)용 드레인 펌프 회로는 2.7v 및 3.6v 사이에서 변하는 전압 공급 VCC으로 부터 5v에서의 대략 2.5 밀리암페어의 프로그래밍 전류를 공급할 수 있다. 2.5 밀리암페어는 프로그램 동작 동안 5개 까지의 플래시 메모리 셀의 드레인을 구동하기에 충분하다.
플래시 셀 어레이(120)의 워드 라인 및 Y 통과 게이트는 프로그램 제어 상태 머신(10)이 그룹 0-3 중에서 필요한 스위칭을 완료시켜, 프로그래밍 동작을 완료시킨다. 플래시 메모리(200)내의 어떤 프로그램 검증 동작도 프로그래밍 시간을 절약하기 위하여 그룹 0-3의 스위칭 사이에서 일어나지 않는다. 프로그래밍 검증 동작은 전체 워드 또는 전체 바이트 프로그램 동작의 완료후에 수행된다.
프로그램 검증 동작이 불능일 경우, 전체 워드 또는 바이트는 동일한 프로그램 프로세스에 따라 재프로그램된다. 그런 재프로그래밍 동안, 단지 불능 프로그램 셀이 연이은 프로그램 사이클상에서 프로그램된다. 이는 초기 프로그램 사이클 동안에 정확히 프로그램된 플래시 셀의 초과 프로그래밍을 방지한다.
저 바이트 검출기(20), 고 바이트 검출기(21) 및 워드 검출기(22)는 제각기 한 세트의 제어 신호 X4BL, X4BH 및 X4BW를 발생시킨다. 프로그램 제어 상태 머신(10)은 그룹 0-3에 대한 적당한 스위칭 시퀀스를 결정하도록 다른 정보와 함께 제어 신호 X4BL, X4BH 및 X4BW를 이용한다.
저 바이트의 검출기(20)는 저 바이트의 플래시 셀 어레이(120)내로 프로그램될 실제 논리 "0" 상태를 나타내는 한 세트의 신호 Din(0:7)를 수신한다. 저 바이트의 검출기(20)가 Din(0:7) 데이터내에서 5개 이하의 0을 검출할 경우, 제어 신호 X4BL는 고로 표명(assert)된다. 저 바이트의 검출기(20)가 Din(0:7) 데이터내에서 5개 이상의 0을 검출할 경우, 제어 신호 X4BL는 저로 표명된다.
마찬가지로, 고 바이트 검출기(21)는 고 바이트의 플래시 셀 어레이(120)내로 프로그램될 실제 논리 "0" 상태를 나타내는 한 세트의 신호 Din(8:15)를 수신한다. 고 바이트의 검출기(21)는 5개 이하의 0이 Din(8:15) 데이터내에서 검출될 경우에 제어 신호 X4BH를 고로 표명시키고, 그렇지 않을 경우에는 제어 신호 X4BH를 저로 표명시킨다.
워드 검출기(22)는 신호 Din(0:15)를 수신하여, 워드의 플래시 셀 어레이(120)내로 프로그램될 실제 논리 "0" 상태를 검출한다. 워드 검출기(22)는 5개 이하의 0이 Din(0:15) 데이터내에서 검출될 경우에 제어 신호 X4BW를 고로 표명시키고, 그렇지 않을 경우에는 제어 신호 X4BW를 저로 표명시킨다.
프로그램 제어 상태 머신(10)은 그룹 0-3이 플래시 및 어레이(120)를 프로그램하게 하는 적당한 시퀀스를 결정하도록 BYTE 신호 및 HBYTE 신호와 함께 제어 신호 X4BL, X4BH 및 X4BW를 이용한다. 프로그램 제어 상태 머신(10)은 프로그래밍 클록(PGMCLK)에 의해 클록된다. BYTE 신호는 플래시 메모리(200)가 바이트 또는 워드 모드로 액세스되는 지를 나타낸다. HBYTE 신호는 플래시 셀 어레이(120)내의 고 바이트 또는 저 바이트가 바이트 모드를 나타낼 경우에 프로그램되는 지를 나타낸다.
프로그램 제어 상태 머신(10)은 그룹 0-3에 대한 한세트의 프로그래밍 제어 신호를 발생시킨다. 이런 프로그래밍 제어 신호는 그룹 0을 선택하는 S0PGM 신호, 그룹 1을 선택하는 S1PGM 신호, 그룹 2을 선택하는 S2PGM 신호 및, 그룹 3을 선택하는 S3PGM 제어 신호를 포함한다. S0 내지 S3PGM 제어 신호는 또한 프로그램 제어 상태 머신(10)이 플래시 셀 어레이(120)상에서 프로그램 동작의 완료후에 프로그램 프로세스를 종료시킬 시기를 결정한다.
도 2는 프로그램 제어 상태 머신(10)이 그룹 0-3을 선택하는 워드 모드 프로그래밍하는 시퀀스를 설명한 것으로, 이때 워드 검출기(22)는 플래시 셀 어레이(120)내에서 프로그램될 5개 이하의 0을 검출한다. 이런 프로그래밍 시퀀스에서, S0PGM 내지 S3PGM 신호는 그룹 0-3에 의해 플래시 셀 어레이(120)를 동시에 프로그래밍하도록 시간 t1 및 t2 사이에서 동시에 활성화된다.
도 3은 프로그램 제어 상태 머신(10)이 그룹 0-3을 선택하는 워드 모드 프로그래밍하는 시퀀스를 설명한 것으로, 이때 저 바이트 검출기(20)는 프로그래밍하는 5개 이하의 0을 검출하고, 고 바이트 검출기(21)는 프로그래밍하는 5개 이하의 0을 검출하는 데, 여기서, 0과 고 및 저 바이트의 조합치는 5이상이다. 이런 프로그래밍 시퀀스에서, 프로그램 제어 상태 머신은 플래시 셀 어레이(120)상에서 그룹 0 및 1을 프로그래밍하도록 시간 t3 및 t4 사이의 S0PGM 및 S1PGM 제어 신호를 활성화시킨다. 시간 t4 및 t5 사이에서, 프로그램 제어 상태 머신(10)은 S2PGM 및 S3PGM 제어 신호를 활성화시켜, 그룹 2 및 3 에 의해 프로그래밍을 활성화시킨다.
도 4는 프로그램 제어 상태 머신(10)이 그룹 0-3을 선택하는 워드 모드 프로그래밍 하는 시퀀스를 설명한 것으로, 이때 저 바이트 검출기(20)는 프로그램될 5개 이하의 0을 검출하고, 고 바이트 검출기(21)는 플래시 셀 어레이(120)내로 프로그램될 5개 이상의 0을 검출한다. 이런 시퀀스에서, 프로그램 제어 상태 머신(10)은 시간 t6 및 t7 사이에서 그룹 0 및 1을 활성화시키고 나서, 시간 t7 및 t8 사이에서 그룹 2을 활성화시키며, 그후 시간 t8 및 t9 사이에서 그룹 3을 활성화시킨다.
도 5은 프로그램 제어 상태 머신(10)이 그룹 0-3을 선택하는 워드 모드 프로그래밍하는 시퀀스를 설명한 것으로, 이때 저 바이트 검출기(20)는 프로그래밍될 5개 이상의 0을 검출하는 반면에, 고 바이트 검출기(21)는 플래시 셀 어레이(120)내로 프로그래밍될 5개 이하의 0을 검출한다. 이런 시퀀스에서, 프로그램 제어 상태 머신(10)은 시간 t10 및 t11 사이에서 그룹 0을 활성화시키고 나서, 시간 t11 및 t12 사이에서 그룹 1을 활성화시킨다. 그룹 0 및 1의 프로그래밍 완료 후에, 프로그램 제어 상태 머신(10)은 프로그래밍 시퀀스를 완성하도록 시간 t12 및 t12 사이에서 그룹 2 및 3을 동시에 활성화시킨다.
도 6은 프로그램 제어 상태 머신(10)이 그룹 0-3을 선택하는 워드 모드 프로그래밍하는 시퀀스를 설명한 것으로, 이때 저 바이트 검출기(20)는 프로그래밍될 5개 이상의 0을 검출하는 반면에, 고 바이트 검출기(21)는 또한 플래시 셀 어레이(120)내로 프로그래밍될 5개 이상의 0을 검출한다. 이런 경우에, 프로그램 제어 상태 머신(10)은 개별 구간내에서 그룹 0-3을 순차적으로 활성화시킨다. 프로그램 제어 상태 머신(10)은 시간 t14 및 t15 사이에서의 그룹 0, 시간 t15 및 t16 사이에서의 그룹 1, 시간 t16 및 t17 사이에서의 그룹 2과, 시간 t17 및 t18 사이에서의 그룹 3을 활성화시킨다.
도 7은 플래시 셀 어레이(120)상에서 바이트 모드 및 워드 모드 양자를 프로그래밍하는 프로그램 제어 상태 머신(10)의 상태를 설명한 것이다. 저 바이트 det. 열은 X4BL 제어 신호의 상태를 나타내고, 고 바이트 det. 열은 X4BH 제어 신호의 상태를 나타내며, 워드 det. 열은 X4BW 제어 신호의 상태를 나타낸다. 각 프로그래밍 시퀀스는 제 1 PGM 서브펄스내지 제 4 PGM 서브펄스로 언급되는 4개의 프로그램 서브펄스를 포함할 수 있다. 각 서브펄스 동안, 프로그램 제어 상태 머신(10)의 상태는 제어 신호 S0PGM 내지 S3PGM에 대응하는 상태 S0 내지 S3로 표시된다.
도 2 내지 6에 대해 전술된 바와 같이, 프로그램 제어 상태 머신(10)의 워드 모드는 5개의 가능한 프로그래밍 시퀀스를 생성시킨다. 바이트 모드에서, 고 바이트 프로그래밍 및 저 바이트 프로그래밍은 제각기 제 7에서 표시된 바와 같은 2개의 가능한 프로그래밍 시퀀스를 포함한다.
도 8은 일 실시예에서의 워드 검출기(22)의 개략도이다. 워드 검출기(22)는 DIN(15:0) 신호 라인상에 표시된 0의 수를 결정하는 아날로그 합산 회로를 포함한다.
도 9 및 10는 제각기 저 바이트 검출기(20) 및 고 바이트 검출기(21)의 개략도이다. 저 바이트 검출기(20) 및 고 바이트 검출기(21)는 제각기 대응하는 입력 데이터 라인 DIN(7:0) 또는 DIN(15:8)내에서 0의 수를 결정하는 아날로그 합산 회로를 포함한다.
도 11은 일 실시예에서의 프로그램 제어 상태 머신(10)의 개략도이다. 상태 S0 내지 S3는 프로그램 제어 상태 머신에 대한 다음 상태를 나타낸 것이다.
본 발명의 전술한 상세 기술은 설명을 위해 제공된 것이고, 본 발명을 기술된 실시예로 제한하기 위해 의도된 것은 아니다. 따라서, 본 발명의 범주는 첨부한 청구의 범위에 의해 한정된다.

Claims (13)

  1. 메모리용 프로그래밍 방법으로서,
    상기 메모리내의 프로그래밍 회로를 한세트의 그룹으로 세분하는 단계,
    각 그룹에 의해 셀 어레이내로 프로그램될 논리 0의 수를 검출하는 단계,
    셀 어레이내의 동시 프로그램된 셀의 수가 최대 이용 가능한 프로그래밍 전류를 사용할 동안 미리 정해진 수를 초과하지 않도록 그룹중에서 스위치하는 단계로 이루어지는 것을 특징으로 하는 메모리용 프로그래밍 방법.
  2. 제 1 항에 있어서,
    논리 0의 수를 검출하는 상기 단계는 셀 어레이에 타겟된(targeted) 프로그램 바이트내에 포함된 논리 0의 수를 검출하는 단계를 포함하는 것을 특징으로 하는 메모리용 프로그래밍 방법.
  3. 제 2 항에 있어서,
    상기 프로그램 바이트는 셀 어레이의 고 바이트로 이루어지는 것을 특징으로 하는 메모리용 프로그래밍 방법.
  4. 제 2 항에 있어서,
    상기 프로그램 바이트는 셀 어레이의 저 바이트로 이루어지는 것을 특징으로 하는 메모리용 프로그래밍 방법.
  5. 제 1 항에 있어서,
    논리 0의 수를 검출하는 상기 단계는 셀 어레이에 타겟된 프로그램 워드내에 포함된 논리 0의 수를 검출하는 단계를 포함하는 것을 특징으로 하는 메모리용 프로그래밍 방법.
  6. 제 1 항에 있어서,
    상기 메모리는 저 전압 단일 전원 공급 플래시 메모리인 것을 특징으로 하는 메모리용 프로그래밍 방법.
  7. 개별적으로 제어 가능한 한세트의 그룹으로 배치된 프로그래밍 회로,
    각 그룹에 의해 셀 어레이내로 프로그램될 논리 0의 수를 검출하는 검출 회로,
    셀 어레이내의 동시 프로그램된 셀의 수가 최대 이용 가능한 프로그래밍 전류를 사용할 동안에 미리 정해진 수를 초과하지 않도록 그룹중에서 스위치하는 회로를 구비하는 것을 특징으로 하는 메모리.
  8. 제 7 항에 있어서,
    그룹중에서 스위치하는 상기 회로는 상태 머신을 포함하는 것을 특징으로 하는 메모리.
  9. 제 7 항에 있어서,
    상기 검출 회로는 셀 어레이에 타겟된 프로그램 바이트내에 포함된 논리 0의 수를 결정하는 것을 특징으로 하는 메모리.
  10. 제 9 항에 있어서,
    상기 프로그램 바이트는 셀 어레이의 고 바이트로 이루어지는 것을 특징으로 하는 메모리.
  11. 제 9 항에 있어서,
    상기 프로그램 바이트는 셀 어레이의 저 바이트로 이루어지는 것을 특징으로 하는 메모리.
  12. 제 7 항에 있어서,
    상기 검출 회로는 셀 어레이에 타겟된 프로그램 워드내에 포함된 논리 0의 수를 결정하는 것을 특징으로 하는 메모리.
  13. 제 7 항에 있어서,
    상기 셀 어레이는 저 전압 단일 전원 공급 플래시 메모리용 플래시 셀 어레이를 포함하는 것을 특징으로 하는 메모리.
KR10-1998-0702619A 1995-11-01 1996-07-19 메모리,메모리를위한프로그래밍방법및프로그램회로 KR100433686B1 (ko)

Applications Claiming Priority (3)

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