KR19990062937A

KR19990062937A - 과부하의 경우에 저전압 차동 스윙을 이용하는 출력 고전압 클램핑 회로

Info

Publication number: KR19990062937A
Application number: KR1019980054014A
Authority: KR
Inventors: 피터 싱
Original assignee: 클라크 3세 존 엠; 내셔널 세미콘덕터 코포레이션
Priority date: 1997-12-10
Filing date: 1998-12-09
Publication date: 1999-07-26
Also published as: DE19856850A1; US6005438A; DE19856850C2; KR100297045B1

Abstract

저전압 차동 스윙 회로는 클램핑 회로를 포함하여 출력 고전압이 기준 전압을 초과하는 것을 방지한다. 저전압 차동 스윙 회로는 제어 노드에 결합된 전류원 및 제어 노드와 제 1 및 제 2 출력 노드에 결합된 전류 조종 회로를 포함한다. 전류원은 구동 정전류를 제공하고, 제 1 및 제 2 입력 신호에 따라 전류 조종 회로는 제 1 및 제 2 구동 전류를 생성하며 제 1 및 제 2 구동 전류는 함께 제 1 및 제 2 출력 노드에 차동 출력 신호를 형성한다. 클램핑 회로는 연산 증폭기와 분지 회로를 포함한다. 연산 증폭기는 기준 전압과 제어 노드에서의 전압 레벨간의 차를 감지하며, 전압 레벨은 차동 출력 신호의 전압 레벨에 따라 변한다. 제어 노드에서의 전압 레벨이 기준 전압 값을 초과하면, 초과 구동 전류 또는 과부하 전류는 분지 회로에 의하여 제 1 및 제 2 출력 노드로부터 멀어지는 방향으로 분지 된다. 그러므로, 과부하 전류가 제 1 및 제 2 출력 노드에 도달하는 것이 방지된다.

Description

과부하의 경우에 저전압 차동 스윙을 이용하는 출력 고전압 클램핑 회로

본 발명은 트랜지스터 구동 회로 분야에 관한 것이고, 특히 과부하의 경우에 저전압 차동 스윙 응용을 위하여 고전압으로 클램핑된 회로에 관한 것이다.

많은 양의 정보를 고속으로 전송하려는 지속적인 필요성은 데이터 처리 능력의 증가와 더불어 예전에 가능했던 것보다 더 고속의 데이터 전송 속도로의 확장을 수반했다. 이 결과 100 Base-T 로 불리는 프로토콜은 IEEE Standard 802.3을 확장하여 트위스트 페어 (twisted-pair) 케이블을 통해 100 Mbps 의 효과적인 전송 속도에서 데이터 이동을 수용하도록 개발되었다. 100 Base-T 프로토콜 하에서는, 특정 제어 비트는 데이터가 트위스트 페어 케이블에 위치되기 전에 데이터에 추가된다. 그 결과, 데이터와 제어 신호는 실제적으로 125 Mbps 로 트위스트 페어 케이블을 통과한다.

데이터 전송의 한 형태는 두 신호선 사이의 전압 레벨의 차이가 전송 신호를 형성하는 차동 데이터 전송이다. 차동 데이터 전송은 장거리용 100 Mbps 이상의 데이터 전송 속도에 통상적으로 사용된다. 잡음 신호는 접지 레벨전압을 쉬프트하고 공통 모드 전압으로 생각된다. 그러므로, 잡음의 유해한 영향은 굉장히 줄어든다.

이런 데이터 전송을 표준화하기 위하여 다양한 표준이 공표 되었다. 예를 들어 Electronics Industry of America (EIA)에 의하여 정의된 권장 표준 422 (RS422)가 한 예이다. 이 표준은 신호선인 트위스트 페어 신호선에서 10,000,000 baud 까지의 데이터 전송 속도를 허가한다. 구동 회로는 신호선에 신호를 위치시킨다. 이 구동 회로는 통상적으로 100 Ω 의 저항으로 끝나는 트위스트 페어 케이블상에 2 내지 3 V 범위 내의 최소의 차동 신호를 전송할 수 있어야만 한다.

RS422의 문제는 트위스트 페어 케이블은 종종 신호원인 다수의 구동 회로가 부속되는 버스로 사용된다는 것이다. 종래 회로의 한 형태에서는, 복수의 구동 회로가 하나의 공통 버스에 접속되면, 한 시점에서는 하나의 구동 회로만이 데이터를 전송할 수 있다. 버스에 부하를 주지 않기 위하여 잔류 구동 회로는 고 임피던스 상태에 있어야만 한다. 버스 시스템에 접속된 구동 회로의 출력 단자에 큰 양과 음 공통 모드 신호가 나타날 수도 있으므로, 구동 회로의 온·오프 상태와 관계없이 넓은 공통 모드 전압 범위에 걸쳐 고 임피던스를 유지하는 것이 바람직하다.

종래의 저전압 차동 스윙 (LVDS) 구동 회로 (100)의 일례는 도 1 에 도시되어 있다. 출력 단자 (103,105)의 출력 신호 (OUT-,OUT+) 사이의 전압차는 한 쌍의 차동 신호를 형성한다. 한 쌍의 차동 신호는 전류 파형이 서로 동상이 아닌 2 개의 신호를 의미한다. 한 쌍의 차동 신호의 개개의 신호는 예를 들어 S+ 와 S- 같이 각각 + 와 -로 끝나는 참조 부호로 표시된다. 예를 들어 S+/- 의 복합 표기 +/-는 하나의 참조 부호를 사용하여 양 차동 신호를 나타내기 위하여 도입되었다.

LVDS 구동 회로 (100)는 전압 공급원 (VDD)에 결합된 직류 정전류원 (I1), 4개의 n-채널 금속 산화 반도체 (NMOS) 스위치 (M11 내지 M14), 및 공통 노드 (COM)와 전압 공급원 (VSS) 사이에 결합된 저항 (R1)을 포함한다. 4개의 트랜지스터 스위치 (M11 내지 M14)는 입력 전압 신호 (VIN1,VIN2)에 의하여 제어되고 화살표 (A,B)가 지시하는 방향으로 부하 저항 (Rt)에 전류를 통과시킨다. 입력 전압 신호 (VIN1,VIN2)는 통상적으로 레일 대 레일 (rail-to-rail) 전압 스윙이다.

NMOS 스위치 (M11,M14)의 게이트는 서로 결합되어 입력 전압 신호 (VIN1)를 수신한다. 이와 유사하게, NMOS 스위치 (M12,M13)의 게이트는 결합되어 입력 전압 신호 (VIN2)를 수신한다.

LVDS 구동 회로 (100)의 동작은 다음과 같다. 4 개의 NMOS 스위치 (M11 내지 M14)중 2 개는 한 시점에서 턴-온 되어 전류원 (I1)으로부터의 전류를 조종하여 부하 저항 (Rt)에 전압을 생성한다. 화살표 (A)가 지시하는 방향으로 부하 저항 (Rt)으로 전류를 조종하기 위해서는, 입력 전압 신호 (VIN2)는 하이 레벨이 되어 NMOS 스위치 (M12,M13)를 턴 온 시킨다. 입력 전압 신호 (VIN2)가 하이 레벨이 되면, 입력 전압 신호 (VIN1)는 로우 레벨이 되어 NMOS 스위치 (M12,M13)가 온 상태일 동안 NMOS 스위치 (M11,M14)를 오프 상태로 유지한다. 반대로, 화살표 (B)가 지시하는 방향으로 부하 저항 (Rt)을 통해 전류를 조정하기 위해서는, 입력 전압 신호 (VIN1)는 하이 레벨이 되며 NMOS 스위치(M11,M14)에 적용되어 이들을 도통하도록 만든다. 입력 전압 신호 (VIN2)는 로우 레벨이 되어 NMOS 스위치 (M12,M13)를 이 시간동안 오프 상태로 유지한다. 이 결과, 완전 차동 출력 전압 스윙은 완성될 수 있다.

LVDS 구동 회로 (100)는 출력 전압 스윙이 통상적으로 수 볼트인 허용 가능한 공통 모드 전압 범위 안에 있는 한 잘 작동한다. 일반적으로, LVDS 구동 회로 (100)는 한정된 범위의 부하 전압 이상에서 부하 저항 (Rt)에 전류를 공급 할 수 있다. LVDS 구동 회로 (100)가 제대로 작동하는 출력전압 이상의 범위는 출력 컴플라이언스로 알려져 있다.

그렇지만, 복수의 LVDS 구동 회로 (100)가 후면(back plane) 버스와 같은 버스에 접속되어 있을 때 LVDS 구동 회로 (100)에 과전류가 흐르는 문제가 종종 발생한다. 출력 고전압 (VOH)은 NMOS 스위치 (M11,M13) 중 하나의 출력 전압이고, 각 LVDS 구동 회로 (100)의 출력 고전압 (VOH)은 부하 저항 (Rt)에 공급되는 전류에 따라 변한다. 복수의 LVDS 구동 회로 (100)의 각각이 한 시점에서 버스를 통해 통신을 시도하면, 전압차는 LVDS 구동 회로 (100)를 통해 직류를 생성한다. 이 직류는 버스상으로 전송되고 부하 저항 (Rt)에서 종단된다. 이 결과, 출력 고전압 (VOH)은 LVDS 구동 회로 (100) 각각이 전압 출력 컴플라이언스의 범위를 넘을 때까지 증가하고, 이는 실질적으로 부하 저항 (Rt)으로 흐르는 전류를 차단한다.

통상적으로, 전압 출력 컴플라이언스에 대한 규격에 제한이 있다. 예를 들어, 각 구동 회로의 출력 고전압 (VOH)은 2.4 V를 초과해서는 안된다. 각 구동 회로의 출력 고전압 (VOH)이 2.4 V 를 초과하면, 과전류는 후면 버스에 제공된다. 이 결과, 디바이스는 자체 파괴될 수 있으며 낮은 신뢰도를 갖는다.

LVDS 구동 회로 (100)의 다른 단점은 출력 임피던스의 부정합이다. LVDS 구동 회로 (100)의 최상단에 위치한 직류 정전류원 (I1)은 높은 출력 임피던스를 가진다. 이와 반대로 LVDS 구동 회로 (100) 의 최하단에 위치한 통상적으로 작은 저항 값을 가지는 저항 (R1)은 낮은 임피던스를 가진다. 이런 임피던스 부정합은 LVDS 구동 회로 (100)의 상승과 하강 시간의 부정합을 일으키고 이는 버스 상에서 전력의 반송을 일으켜 공통 모드 전압에 전자기 방해 (EMI)와 같은 원치 않는 잡음을 발생시킨다.

다른 단점은 LVDS 구동 회로 (100)의 스위칭 속도를 감소시키는 저속 상승 시간이다. NMOS 스위치 (M11,M13)중 하나가 온 상태로 스위칭 되면, 직류 정전류원 (I1)은 높은 출력 임피던스를 가지기 때문에 드레인 전류는 천천히 반응한다. 그러므로, 예를 들어, NMOS 스위치 (M13)가 온 상태로 스위칭되면, NMOS 스위치 (M13)의 드레인이 직류 정전류원 (I1)에 의하여 전압 공급원 (VDD)까지 풀업되는 시간까지는 굉장한 지연이 있다. 이런 지연은 직류 정전류원 (I1)의 고 출력 임피던스의 결과이다.

그러므로, 출력 전류를 제한하고, 임피던스 부정합을 제거하고, 상승 시간을 감소시켜 고속 동작에 유용한 LVDS 구동 회로가 필요하다.

출력 전류를 제한하고 임피던스 부정합을 제거하며 상승 시간을 감소시킬 수 있는 LVDS 구동 회로는 직류 정전류원, 4 개의 전압 제어된 스위치를 포함하는 전류 조종 회로, 및 클램핑 회로를 포함한다. 클램핑 회로는 분지 트랜지스터와 전압 폴로어를 포함한다.

4 개의 스위치는 하이 (약 5 V 또는 전압 공급원)와 로우 (약 -5 V 또는 접지)전압 레벨 사이를 교번하는 2 개의 전압 신호에 의하여 구동된다. 제 1 전압 신호가 하이 레벨이 되면 4 개의 스위치중 2 개는 턴 온 되어 제 1 출력 노드에서의 전압을 강하시키고 제 2 출력 노드에서의 전압을 상승시키는 부하 저항으로 정전류원으로부터의 전류를 흐르게 한다. 이 결과로, 출력 전압은 음전압이다.

반대로, 다른 전압 신호가 하이 레벨이면 상기 2 개의 스위치는 턴 오프 상태가 되고 다른 2 개의 스위치는 턴 온 상태가 된다. 그러므로, 제 1 출력 노드에서의 전압은 하이 레벨로 되고 제 2 출력 노드에서의 전압은 로우 레벨로 된다. 이 결과, 출력 전압은 양전압이다. 이는 고출력 전압이다.

제어 노드는 전압 폴로어, 분지 회로, 및 전류 조종 회로와 직류 정전류원 사이에 결합한다. 제어 노드에서의 전압은 출력 신호의 고 출력 전압 레벨을 포함한다.

전압 폴로어는 제어 노드에서의 전압 레벨을 기준 신호 값과 비교한다. 제어 노드에서의 전압 레벨이 기준 신호 값을 초과하면, 분지 회로는 직류 정전류원으로부터의 구동 과전류를 제 1 및 제 2 출력 노드로부터 멀어지는 방향으로 분지 한다. 이런 식으로, 초과 구동 전류가 제 1 및 제 2 출력 노드에 도달하는 것이 방지되며 LVDS 구동 회로가 컴플라이언스의 범위를 벗어나는 것이 방지된다.

본 발명의 이러한 특징과 이점 및 다른 특징과 장점은 하기의 본 발명의 상세한 설명과 첨부 도면을 고려하여 이해될 것이다.

도 1 은 종래의 저전압 차동 스윙 회로를 나타내는 도면.

도 2 는 본 발명에 따르는 저전압 차동 스윙 회로를 나타내는 도면.

도면과 실시예의 설명에 나타나는 동일 또는 유사한 것을 나타내기 위하여 비슷한 참조 부호가 사용되었다.

※도면의 주요부분에 대한 부호의 설명※

M11,M12,M13,M14,M21,M22,M23,M24 : n-채널 금속 산화 반도체 스위치

VDD, VDD^-, VSS : 전압 공급원 I1, I2 : 직류 정전류원

COM : 공통 노드 R1,R21, R22 : 저항

RL,Rt : 부하 저항 VOH : 출력 고전압

VOL : 출력 저전압 VCTL : 전압 제어 노드

N2 : 노드 203, 205 : 출력 노드

vDS : 드레인-소스 전압 VCM : 공통 모드 전압

M25 : 분지 트랜지스터 VREF : 기준 전압

ISHUNT : 과전류

본 발명의 실시예에 따르면, 고전압으로 클램핑된 LVDS 구동 회로 (200)가 도 2 에 도시되어 있다. LVDS 구동 회로 (200)는 전압 공급원 (VDD)과 전압 제어 노드 (VCTL) 사이에 결합된 직류 정전류원 (I2)과 전압 제어 노드 (VCTL)와 노드 (N2) 사이에 결합된 저항 (R21)을 포함한다.

LVDS 구동 회로 (200)는 개량된 일반 H-브리지형 회로 구조를 가지는 전류 조정 회로 (201)를 구비한다. 부하 세그먼트 (LO)는 수평으로 연장되어 있고 부하 저항 (RL)을 포함한다. 이 부하 세그먼트 (LO)는 출력 노드 (203,205) 사이에 결합되어 있다. 수직 세그먼트 (V1)는 좌출력 노드 (203)와 노드 (N2) 사이에 연장되어 있다. 수직 세그먼트 (V2)는 우출력 노드 (205)와 노드 (N2) 사이에 연장되어 있다. 수직 세그먼트 (V3)는 좌출력 노드 (203)와 공통 노드 (COM) 사이에 접속되어 있고, 수직 세그먼트 (V4)는 우출력 노드 (205)와 공통 노드 (COM) 사이에 연장되어 있다. 저항 (R22)은 공통 노드 (COM)와 전압 공급원 (VSS) 사이에 결합되어 있다. 개량된 H-브리지 회로 (200)의 세그먼트의 방향으로서 수직과 수평의 용어는 설명을 돕기 위한 목적이고 회로 (200)의 실제 배치를 나타내지는 않는다. 각 수직 세그먼트 (V1 내지 V4)는 NMOS 스위치 (M21 내지 M24)를 각각 포함한다.

NMOS 스위치 (M21 내지 M24)는 입력 전압 신호 (VIN1,VIN2)에 의하여 제어된다. 이 입력 전압 신호 (VIN1,VIN2)는 레일 대 레일 전압 레벨이므로 신호는 하이 레벨 또는 로우 레벨이다. 동작 중에는, 이 입력 전압 신호 (VIN1,VIN2)는 NMOS 스위치 (M11 내지 M14)의 게이트에 인가되고, 화살표 (A,B)가 지시하는 방향으로 부하 저항 (RL)에 직류 정전류원 (I2)으로 부터의 전류를 흐르게 한다. 여기에서 사용된 것처럼, 게이트란 용어는 넓은 의미에서 디바이스의 스위칭 상태를 변환하기 위한 모든 형태의 제어 리드를 의미한다. 이처럼 게이트란 용어는 예를 들어 바이폴러 트랜지스터의 베이스의 동의어로 볼 수 있다.

화살표 (A)가 지시하는 방향으로 부하 저항 (RL)에 직류 정전류원 (I2)으로 부터의 전류를 조정하기 위하여서는, 입력 전압 신호 (VIN1)로 부터의 고 전압 레벨이 NMOS 스위치 (M21,M24)에 인가되어 이 스위치를 턴-온 시키고, 입력 전압 신호 (VIN2)로 부터의 로우 전압 레벨은 NMOS 스위치 (M22,M23)에 인가되어 이 스위치는 이 시간 동안 스위치를 오프 상태로 유지된다. 전류 조정 회로 (201)가 이 방향으로 전류를 조정할 경우, 출력 노드 (205)에서의 전압은 로우 레벨이 되고 출력 노드 (203)에서의 전압은 하이 레벨이 된다. 그러므로, NMOS 스위치 (M21)가 온 상태이므로, 출력 고전압 (VOH)은 출력 노드 (203)에서의 전압이고 출력 저전압 (VOL)은 출력 노드 (205)에서의 전압이다.

반대로, 화살표 (B)가 지시하는 방향으로 부하 저항 (RL)에 전류를 흐르게 하려면, 입력 전압 신호 (VIN2)로부터의 하이 전압 레벨은 NMOS 스위치 (M22,M23)에 인가되어 이들을 도통하게 하고 다른 NMOS 스위치 (M21,M24)는 이 시간 동안에 오프 상태로 유지된다. 전류 조정 회로 (201)가 이 방향으로 전류를 조정할 경우, 출력 노드 (205)에서의 전압은 하이 레벨이 되고 출력 노드 (203)에서의 전압은 로우 레벨이 된다. 그러므로 NMOS 스위치 (M23)가 온 상태이므로, 출력 고전압 (VOH)은 출력 노드 (205)에서의 전압이고 출력 저전압 (VOL)은 출력 노드 (203)에서의 전압이다.

LVDS 구동 회로 (200)는 전압 제어 노드 (VCTL)와 전압 공급원 (VDD^-) 사이에 결합된 분지 트랜지스터 (M25) 및 분지 트랜지스터 (M25)에 결합된 연산 증폭기 (OPAMP)를 포함하는 클램핑 회로 (207)를 포함한다. 연산 증폭기 (OPAMP)는 전압 폴로어 회로의 역할을 하고, 직류 정전류원 (I2)을 폴로잉하여 직류 정전류원 (I2)의 출력이 내부 생성된 기준 전압 (VREF)에 의하여 제어되도록 한다. 기준 전압 (VREF)은 연산 증폭기 (OPAMP)의 비반전 입력 단자에 입력되고 전압 제어 노드 (VCTL)에서의 전압은 연산 증폭기 (OPAMP)의 반전 입력 단자에 입력된다. 연산 증폭기 (OPAMP)는 양 입력 단자에 인가된 기준 전압 (VREF)과 전압 제어 노드 (VCTL)에서의 전압차를 감지한다. 이 실시예에서, 전압 제어 노드 (VCTL)에서의 전압은 출력 고전압 (VOH), 저항 (R21)에 발생되는 전압, 및 전압 공급원 (VSS)에 관하여 NMOS 스위치(M21,M22)중 활성화된 스위치의 드레인-소스 전압 (vDS)의 합과 동일하다.

분지 트랜지스터 (M25)는 연산 증폭기 (OPAMP)의 출력에 결합되어 있어, 과부하가 발생할 경우 분지 트랜지스터 (M25)가 직류 정전류원 (I2)으로 부터의 과전류 (ISHUNT)를 흡수하도록 하는 피드백 매커니즘을 제공한다. 이런 식으로, 연산 증폭기 (OPAMP)가 전압 제어 노드 (VCTL)에서의 전압이 기준 전압 (VREF)레벨에 달했다고 판단하면, 분지 트랜지스터 (M25)는 직류 정전류원 (I2)으로 부터의 과전류를 소모하여 과전류가 출력 부하 (RL)에 도달하는 것을 방지한다. 그러므로 LVDS 구동 회로 (200)의 출력 고전압 (VOH)은 기준 전압 (VREF)을 초과하지 않는다. 출력 고전압 (VOH)을 기준 전압 (VREF)으로 클램핑 함으로써, LVDS 구동 회로 (200)가 출력 컴플라이언스의 범위를 벗어나는 것이 방지된다.

동작 중에는, 복수의 LVDS 구동 회로 (200)는 부하 저항 (RL)에 전류를 공급할 수도 있다. 부하 저항 (RL)에 많은 전류가 공급됨으로써, 출력 고전압 (VOH)은 증가하고, 이는 전압 제어 노드 (VCTL)에서의 전압을 증가시킨다. 연산 증폭기 (OPAMP)가 전압 노드 (VCTL)에서의 전압이 기준 전압 (VREF)에 달한다고 판단하면, 부하 저항 (RL)으로 향하도록 의도된 직류 정전류원 (I2)으로 부터 공급되는 과전류는 대신 분지 트랜지스터 (M25)에 의하여 도통된다. 그러므로 전압 제어 노드 (VCTL)에서의 전압이 증가하면 분지 트랜지스터 (M25)는 더 많은 전류를 도통한다. 분지 경로를 제공함으로써, 분지 트랜지스터 (M25)는 NMOS 스위치(M21,M23)가 과전류를 도통하도록 하기보다는 대신 과전류를 도통한다. 이런 식으로 출력 고전압 (VOH)의 컴플라이언스는 유지된다.

다음 2.4 V 의 출력 고전압 (VOH), 3.3 V 의 전압 공급원 (VDD), 10 mA를 제공하는 직류 정전류원을 필요로 하는 전압 컴플라이언스 규격을 고려해 보자. 이 예에서의 저항 (R21,R22)은 약 100 Ω이다. 이 예에서, 전압의 기준 전위는 회로 접지와 같은 전압 공급원 (VSS)이다. 하나의 구동 회로가 10 mA의 전류를 27Ω의 부하 저항 (RL)에 공급하면 출력 고전압 (VOH)은 270 mV 이다. 이는 2.4 V 의 전압 컴플라이언스 요구 조건 보다 훨씬 낮으므로 아무 문제없다. 그렇지만 각각 10 mA의 전류를 27Ω의 부하 저항 (RL)에 공급하는 20 개의 각기 다른 구동 회로가 동일한 버스를 구동하려 할 경우 LVDS 구동 회로 (100)와 같은 종래의 회로에서는 문제가 발생할 수도 있다. 20 개의 구동 회로에서는 각 전류원으로부터의 10 mA 가 곱하여지고 부하 저항 27 Ω 이 곱하여 지기 때문에, 전압은 5.4 V 이고, 이 전압은 전압 공급원 (VDD)보다 크다. 이런 큰 출력 고전압 (VOH)은 LVDS 구동 회로 (100)를 손상 시킬 수도 있다.

반대로, 이런 문제들은 20 개의 구동 회로가 LVDS 구동 회로 (200)의 구조를 가지면 이런 문제들을 피할 수 있다. 이 경우, 기준 전압 (VREF)은 2.4 V 로 설정된다. 동작 중에, 복수의 구동 회로 (200)가 부하 저항 (RL)에 전류를 공급함으로써 출력 고전압 (VOH)은 증가한다. 그렇지만, 전압 제어 노드 (VCTL)에서의 전압이 2.4 V 의 기준 전압을 초과하면, 부하 저항 (RL)으로 향하도록 의도된 직류 정전류원 (I2)으로 부터의 전류는 분지 트랜지스터 (M25)에 의하여 도통된다. 분지 트랜지스터 (M25)에 의하여 제공되는 전류 과부하 보호 때문에, 출력 고전압 (VOH)은 2.4 V 의 기준 전압(VREF)을 초과하지 않으므로 LVDS 구동 회로 (200)는 컴플라이언스의 범위를 벗어나지 않는다.

LVDS 구동 회로 (200)는 종래의 LVDS 구동 회로 (100)의 임피던스 부정합의 문제 역시 해결한다. LVDS 구동 회로 (200)의 상부를 보면, 비록 직류 정전류원 (I2)은 고 출력 임피던스를 구비하지만, 연산 증폭기 (OPAMP)는 전압원의 역할을 하므로 저 출력 임피던스를 가진다. 기준 전압 (VREF)은 연산 증폭기 (OPAMP)의 비반전 입력 단자에 입력되고 전압 제어 노드 (VCTL)에서의 전압은 연산 증폭기 (OPAMP)의 반전 입력 단자에 입력됨으로써 전압 제어 노드 (VCTL)에서의 출력 전압은 입력 기준 전압 (VREF)을 폴로우한다. 이 결과, 연산 증폭기 (OPAMP)에 입력되는 기준 전압 (VREF)은 전압 제어 노드 (VCTL)에 나타난다. 이런 식으로, 연산 증폭기 (OPAMP)는 전압원의 역할을 수행하고, 전압원은 통상적으로 저 출력 임피던스를 가진다.

LVDS 구동 회로 (200)의 하단을 보면, 저항 (R22)은 낮은 임피던스를 구비한다. 그러므로, LVDS 구동 회로 (200)의 출력 임피던스를 보면, 전압 폴로어 연산 증폭기(OPAMP), 분지 트랜지스터 (M25), 및 저항 (R21)의 출력 임피던스는 실질적으로 저항 (R22)의 출력 임피던스와 대응하다.

LVDS 구동 회로 (200)는 더욱 잘 정합된 출력 임피던스를 가지므로, LVDS 구동 회로 (200)의 상승 및 하강 시간은 더 긴밀히 대응하고 NMOS 스위치 (M21 내지 M24)가 스위칭 전환을 수행할 경우 공통 모드 전압 (VCM)은 실질적으로 변하지 않은 상태를 유지한다.

본 발명은 출력 전류를 제한하고, 임피던스 부정합을 제거하고, 상승 시간을 감소시켜 고속 동작에 유용한 LVDS 구동 회로를 제공한다.

이상의 설명에 따르면, 본 발명의 구조와 동작 방법의 다양한 개량과 변조가 가능하다는 것은 본 발명의 범위와 사상을 벗어나지 않으면서 당업자에게 분명할 것이다. 비록 본 발명은 특정 실시예와 관련하여 설명되었지만 청구된 본 발명은 이런 특정 실시예에 한정되지 않는다는 것이 이해될 것이다.

Claims

외부 회로에 차동 신호를 제공하는 전류 구동 회로를 포함하는 장치로서, 상기 전류 구동 회로는,

제 1 구동 전류를 생성하도록 구성된 전류원;

상기 외부 회로에 결합되며 제 2 및 제 3 구동 전류를 전달하도록 구성된 제 1 및 제 2 출력 노드;

상기 전류원과 상기 제 1 및 제 2 출력 노드 사이에 결합되며, 제 1 및 제 2 입력 신호를 수신하고 상기 제 1 및 제 2 입력 신호에 따라 제 1 및 제 2 방향으로 상기 제 1 구동 전류를 흐르게 하여 상기 제 2 및 제 3 구동 전류를 제공하도록 구성되며, 상기 제 2 및 제 3 구동 전류는 함께 상기 제 1 및 제 2 출력 노드에서 차동 출력 신호를 형성하는 전류 조종 회로;

상기 전류원과 상기 전류 조정 회로 사이에 결합되며, 상기 차동 출력 신호에 따라 변하는 값을 가진 제어 신호를 수신하도록 구성된 제어 노드; 및

상기 제어 노드에 결합되며, 상기 제어 신호의 값과 기준 신호 값을 비교하여, 상기 제어 신호의 값이 상기 기준 신호 값을 초과할 경우, 상기 제 1 및 제 2 출력 노드로부터 상기 제 1 구동 전류의 일 부분을 분지하는 클램핑 회로를 포함하는 것을 특징으로 하는 외부 회로에 차동 신호를 제공하는 전류 구동 회로를 포함하는 장치.
제 1 항에 있어,

상기 제 1 구동 전류의 일 부분이 상기 제어 신호의 값과 상기 기준 신호 값의 차에 비례하는 것을 특징으로 하는 장치.
제 1 항에 있어,

상기 클램핑 회로는 분지 회로와 연산 증폭기를 포함하는 것을 특징으로 하는 장치.
부하에 차동 신호를 제공하는 전류 구동 회로를 포함하는 장치로서, 상기 전류 구동 회로는,

제 1 구동 전류를 생성하도록 구성된 전류원;

외부 회로에 결합되며 제 2 및 제 3 구동 전류를 전달하도록 구성된 제 1 및 제 2 출력 노드;

상기 전류원과 상기 제 1 출력 노드 사이에 결합되며, 제 1 입력 신호를 수신하고 상기 제 1 입력 신호에 따라 상기 제 1 구동 전류를 소싱하여 상기 제 2 구동 전류를 생성하도록 구성된 제 1 전류 소싱 회로;

상기 전류원과 상기 제 2 출력 노드 사이에 결합되며, 제 2 입력 신호를 수신하고 상기 제 2 입력 신호에 따라 상기 제 1 구동 전류를 소싱하여 상기 제 3 구동 전류를 생성하도록 구성되고, 상기 제 2 및 제 3 구동 전류는 함께 상기 제 1 및 제 2 출력 노드에서 차동 출력 신호를 형성하는 제 2 전류 소싱 회로;

상기 전류원과 상기 전류 소싱 회로 사이에 결합되며, 상기 차동 출력 신호의 신호 레벨을 포함하는 제어 신호에 따라 변하는 값을 가진 상기 제어 신호를 수신하도록 구성된 제어 노드;

상기 제어 노드에 결합되며, 상기 제어 신호의 값과 기준 신호 값을 비교하도록 구성되며, 상기 제어 신호의 값이 상기 기준 신호 값을 초과할 때 초과 신호를 제공하는 연산 증폭기; 및

상기 연산 증폭기와 상기 제어 노드 사이에 결합되며, 상기 제 1 및 제 2 출력 노드로부터 멀어지는 방향으로 상기 초과 신호를 분지하여, 상기 차동 출력 신호의 상기 신호 레벨이 상기 기준 신호 값을 초과하지 않도록 구성된 분지 회로를 포함하는 것을 특징으로 하는 부하에 차동 신호를 제공하는 전류 구동 회로를 포함하는 장치.
제어 노드에 의한 제어 신호를 수신하고, 상기 제어 노드를 통하여 제 1 구동 전류를 전달하는 단계;

외부 회로에 결합되어 있는 제 1 및 제 2 출력 노드를 통하여 제 2 및 제 3 구동 전류를 전달하는 단계로서, 상기 제 2 및 제 3 구동 전류가 함께 제 1 및 제 2 출력 노드에 차동 출력 신호를 형성하고, 상기 제어 신호의 값이 상기 차동 출력 신호의 신호 레벨에 따라 변하게 되는 단계;

상기 제어 신호의 값과 기준 신호 값을 비교하는 단계; 및

상기 차동 출력 신호의 값이 상기 기준 신호 값을 초과하는 경우, 상기 제 1 구동 전류의 일부분이 상기 제 1 및 제 2 출력 노드에 도달하는 것을 방지하도록 상기 제 1 및 제 2 출력 노드에서 멀어지는 방향으로 상기 제 1 구동 전류의 일 부분을 분지하는 단계를 포함하는 것을 특징으로 하는 저전압 차동 스윙 출력을 클램핑하는 방법.